JPS63194348A - ゲ−トアレイ - Google Patents
ゲ−トアレイInfo
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- JPS63194348A JPS63194348A JP62027785A JP2778587A JPS63194348A JP S63194348 A JPS63194348 A JP S63194348A JP 62027785 A JP62027785 A JP 62027785A JP 2778587 A JP2778587 A JP 2778587A JP S63194348 A JPS63194348 A JP S63194348A
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- JP
- Japan
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- gate
- cell
- channel transistor
- cells
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000003491 array Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲートアレイの配線領域に、ハスドライバ用のトランス
ミッションゲートを形成するための特定セルを埋込んで
おくことにより、バスドライバの構成に必要な基本セル
の数を、半分以下に減少することができる。このような
特定セルが埋込まれている領域は、トランスミッション
ゲートを形成しないときは、通常の配線領域と同様に使
用できる。
ミッションゲートを形成するための特定セルを埋込んで
おくことにより、バスドライバの構成に必要な基本セル
の数を、半分以下に減少することができる。このような
特定セルが埋込まれている領域は、トランスミッション
ゲートを形成しないときは、通常の配線領域と同様に使
用できる。
本発明はゲートアレイに係り、とくに、ゲートアレイに
おける配線領域の有効利用に関する。
おける配線領域の有効利用に関する。
ゲートアレイは、比較的低コストかつ短期間で、セミカ
スタム半導体集積回路を開発できるという特徴から、需
要が増大しつつある。これと同時に、多機能化および高
集積化に対する要求も、高まりつつある。このために、
配線領域の有効利用を計る必要がある。
スタム半導体集積回路を開発できるという特徴から、需
要が増大しつつある。これと同時に、多機能化および高
集積化に対する要求も、高まりつつある。このために、
配線領域の有効利用を計る必要がある。
従来のゲートアレイの構造を第４図に示す。すなわち、
シリコンウェハ等のチップ４ｏの上には、おのおのが複
数の基本セルがら成る基本セル列４１が互いに平行に配
列されている。隣接する基本セル列４１どうしは、所定
幅の空き領域、すなわち、配線領域４２で隔てられてい
る。配線領域４２は、主として基本セル列４１の間を接
続する配線層を形成するために、設けられている。チッ
プ４ｏの周辺部には、チップ４０の内部に形成される回
路と外部回路とのインターフェースを形成するための、
複数のＩ １０セル４３が設けられている。
シリコンウェハ等のチップ４ｏの上には、おのおのが複
数の基本セルがら成る基本セル列４１が互いに平行に配
列されている。隣接する基本セル列４１どうしは、所定
幅の空き領域、すなわち、配線領域４２で隔てられてい
る。配線領域４２は、主として基本セル列４１の間を接
続する配線層を形成するために、設けられている。チッ
プ４ｏの周辺部には、チップ４０の内部に形成される回
路と外部回路とのインターフェースを形成するための、
複数のＩ １０セル４３が設けられている。
基本セル列４１を構成している各基本セルは、第５図に
示す構造を有している。すなわち、基本セル列４１に直
交する方向に伸びる、平行な二つのゲート電極５１およ
び５２と、これらのゲート電極から成るＰチャネルトラ
ンジスタＰｉとＰ２およびＮチャネルトランジスタＮ１
とＮ２の、それぞれのソースもしくはドレイン領域を形
成するＰ型拡散領域５３およびＮ型拡散領域５４が設け
られている。このようにして、ゲート５１を共有するＰ
チャネルトランジスタＰＬとＮチャネルトランジスタＮ
ｌとから成るトランジスタ対と、ゲート５２を共有する
ＰチャネルトランジスタＰ２とＮチャネルトランジスタ
Ｎ２とから成るトランジスタ対とが形成される。図に示
すように、おのおののトランジス多のゲート幅はＷまた
はゲート幅／ゲート長比はＷ／Ｌである。
示す構造を有している。すなわち、基本セル列４１に直
交する方向に伸びる、平行な二つのゲート電極５１およ
び５２と、これらのゲート電極から成るＰチャネルトラ
ンジスタＰｉとＰ２およびＮチャネルトランジスタＮ１
とＮ２の、それぞれのソースもしくはドレイン領域を形
成するＰ型拡散領域５３およびＮ型拡散領域５４が設け
られている。このようにして、ゲート５１を共有するＰ
チャネルトランジスタＰＬとＮチャネルトランジスタＮ
ｌとから成るトランジスタ対と、ゲート５２を共有する
ＰチャネルトランジスタＰ２とＮチャネルトランジスタ
Ｎ２とから成るトランジスタ対とが形成される。図に示
すように、おのおののトランジス多のゲート幅はＷまた
はゲート幅／ゲート長比はＷ／Ｌである。
第４図に示す従来のゲートアレイにおいては、チップ４
０の上の回路は、第５図に示す基本セルを用いて構成さ
れる。このために、この基本セルを構成するトランジス
タの駆動能力が小さすぎることが問題になる場合には、
複数の基本セルを用い、等価的に大きなゲート幅／ゲー
］・長比を有するトランジスタを形成することが行われ
る。
０の上の回路は、第５図に示す基本セルを用いて構成さ
れる。このために、この基本セルを構成するトランジス
タの駆動能力が小さすぎることが問題になる場合には、
複数の基本セルを用い、等価的に大きなゲート幅／ゲー
］・長比を有するトランジスタを形成することが行われ
る。
その−例として、バスドライバを構成するトランスミッ
ションゲートがある。トランスミッションゲートは、パ
スラインとドライバ間を接続・切断するスイッチとして
機能し、その信号遅延時間が、できるだけ小さいことが
要求される。このために、トランスミッションゲートを
構成するトランジスタのゲート幅／ゲート長比を充分大
きくとり、トランスミッションゲートのオン時における
抵抗値を下げる。通常、第５図に示す基本セルのトラン
ジスタの２〜３倍のゲート幅／ゲート長比が必要とされ
、このために、基本セルが並列接続して用いられる。
ションゲートがある。トランスミッションゲートは、パ
スラインとドライバ間を接続・切断するスイッチとして
機能し、その信号遅延時間が、できるだけ小さいことが
要求される。このために、トランスミッションゲートを
構成するトランジスタのゲート幅／ゲート長比を充分大
きくとり、トランスミッションゲートのオン時における
抵抗値を下げる。通常、第５図に示す基本セルのトラン
ジスタの２〜３倍のゲート幅／ゲート長比が必要とされ
、このために、基本セルが並列接続して用いられる。
しかしながら、第５図の基本セルを構成するトランジス
タは、ゲートあるいは、ドレインもしくはソース領域の
いずれかを共有しているために、並列接続された基本セ
ル内には、使用されない無効なトランジスタが生じる。
タは、ゲートあるいは、ドレインもしくはソース領域の
いずれかを共有しているために、並列接続された基本セ
ル内には、使用されない無効なトランジスタが生じる。
したがって、多数のバスドライバを組み込む回路では、
このような無効トランジスタによるチップ面積利用効率
の低下が無視できなくなる。
このような無効トランジスタによるチップ面積利用効率
の低下が無視できなくなる。
上記のような、従来のゲートアレイにおける問題は、お
のおのが複数の基本セルから成る複数の基本セル列が、
半導体基板上において、互いに平行に、かつ、隣接する
該基本セル列相互間に設けられた配線領域を隔てて、配
置されており、おのおのの該基本セルは、所定のゲート
幅またはゲート幅／ゲート長比を有するＰチャネルトラ
ンジスタとＮチャネルトランジスタから成るゲートアレ
イにおいて、 バスドライバ用のトランスミッションゲートを形成する
ために、基本セル列に平行なゲートを有し、かつ、その
ゲート幅またはゲート幅／ゲート長比が、基本セルを構
成するトランジスタのゲート幅またはゲート幅／ゲート
長比の二倍以上である一対のＰチャネルトランジスタと
Ｎチャネルトランジスタから成る特定セルが、所定の配
線領域に、埋込まれていることを特徴とするゲートアレ
イを提供することにより、解決される。
のおのが複数の基本セルから成る複数の基本セル列が、
半導体基板上において、互いに平行に、かつ、隣接する
該基本セル列相互間に設けられた配線領域を隔てて、配
置されており、おのおのの該基本セルは、所定のゲート
幅またはゲート幅／ゲート長比を有するＰチャネルトラ
ンジスタとＮチャネルトランジスタから成るゲートアレ
イにおいて、 バスドライバ用のトランスミッションゲートを形成する
ために、基本セル列に平行なゲートを有し、かつ、その
ゲート幅またはゲート幅／ゲート長比が、基本セルを構
成するトランジスタのゲート幅またはゲート幅／ゲート
長比の二倍以上である一対のＰチャネルトランジスタと
Ｎチャネルトランジスタから成る特定セルが、所定の配
線領域に、埋込まれていることを特徴とするゲートアレ
イを提供することにより、解決される。
バスドライバ用のトランスミッションゲートは、新たに
配線領域に埋込まれた、基本セルにおけるトランジスタ
より大きなゲート幅またはゲート幅／ゲート長比を有す
るトランジスタから成る特定セルにより形成され、基本
セルを用いて構成する必要がなくなる。その結果、無効
トランジスタが生じず、また、バスドライバを形成する
ために必要な基本セル数が、従来のゲートアレイの半分
以下に低減される。
配線領域に埋込まれた、基本セルにおけるトランジスタ
より大きなゲート幅またはゲート幅／ゲート長比を有す
るトランジスタから成る特定セルにより形成され、基本
セルを用いて構成する必要がなくなる。その結果、無効
トランジスタが生じず、また、バスドライバを形成する
ために必要な基本セル数が、従来のゲートアレイの半分
以下に低減される。
第２図はバスドライバの構成を示す回路図である。図示
のバスドライバは、ドライバ２１に、Ｐチャネルトラン
ジスタ２２とＮチャネルトランジスタ２３とから成るト
ランスミッションゲートを直列に接続して、構成される
。このトランスミッションゲートが、トランジスタ２２
および２３のゲートへ入力する制御信号ＣＮＴおよびａ
下にしたがって、バスドライバの人力（ＩＮ）側に接続
されている回路と出力（ＯＵＴ ）側に接続されている
パスライン（いずれも図示省略）との間の接続をオン・
オフする。
のバスドライバは、ドライバ２１に、Ｐチャネルトラン
ジスタ２２とＮチャネルトランジスタ２３とから成るト
ランスミッションゲートを直列に接続して、構成される
。このトランスミッションゲートが、トランジスタ２２
および２３のゲートへ入力する制御信号ＣＮＴおよびａ
下にしたがって、バスドライバの人力（ＩＮ）側に接続
されている回路と出力（ＯＵＴ ）側に接続されている
パスライン（いずれも図示省略）との間の接続をオン・
オフする。
第２図において、ドライバ２１は、例えば、通常のＣＭ
ＯＳインバータ接続のバッファ回路であり、第５図の基
本セル一つから、二つのドライバ２１が構成できる。一
方、Ｐチャネルトランジスタ２２およびＮチャネルトラ
ンジスタ２３は、それぞれ独立のゲートを有している必
要があるので、第５図の基本セル一つから、一つのトラ
ンスミッションゲートしか構成できない。すなわち、第
５図において、ＰチャネルトランジスタＰ１とＮチャネ
ルトランジスタＮ２が、トランスミッションゲートを構
成するために使用されたとすると、Ｐチャネルトランジ
スタＰ２とＮチャネルトランジスタＮ１は無効となる。
ＯＳインバータ接続のバッファ回路であり、第５図の基
本セル一つから、二つのドライバ２１が構成できる。一
方、Ｐチャネルトランジスタ２２およびＮチャネルトラ
ンジスタ２３は、それぞれ独立のゲートを有している必
要があるので、第５図の基本セル一つから、一つのトラ
ンスミッションゲートしか構成できない。すなわち、第
５図において、ＰチャネルトランジスタＰ１とＮチャネ
ルトランジスタＮ２が、トランスミッションゲートを構
成するために使用されたとすると、Ｐチャネルトランジ
スタＰ２とＮチャネルトランジスタＮ１は無効となる。
第１図は、本発明のゲートアレイの構造を示す、半導体
チップの平面図である。第４図に示した従来のゲートア
レイにおけると同様に、チップ１０の上に、複数の基本
セル列１１が、相互に配線領域１２を隔てて、平行に配
列されている。また、チップ１０の周辺部に、Ｉ１０セ
ル１３が形成されていることも同様である。しかしなが
ら、チップ１０においては、所定の配線領域１２１に、
トランスミッションゲートを形成するための特定セル１
４が、通常は複数個、埋込まれている。
チップの平面図である。第４図に示した従来のゲートア
レイにおけると同様に、チップ１０の上に、複数の基本
セル列１１が、相互に配線領域１２を隔てて、平行に配
列されている。また、チップ１０の周辺部に、Ｉ１０セ
ル１３が形成されていることも同様である。しかしなが
ら、チップ１０においては、所定の配線領域１２１に、
トランスミッションゲートを形成するための特定セル１
４が、通常は複数個、埋込まれている。
第３図は、上記特定セル１４、および、これに隣接する
基本セル列１１の拡大図である。図において、一つの特
定セル１４と、この特定セル１４と共にバスドライバを
形成する、基本セル列１１の中の一つの基本セル１１１
とを、斜線を付して示しである。図示のように、特定セ
ル１４は、基本セル列１１に平行な方向に伸びた細長い
形状を有する。
基本セル列１１の拡大図である。図において、一つの特
定セル１４と、この特定セル１４と共にバスドライバを
形成する、基本セル列１１の中の一つの基本セル１１１
とを、斜線を付して示しである。図示のように、特定セ
ル１４は、基本セル列１１に平行な方向に伸びた細長い
形状を有する。
おのおのの特定セル１４は、第６図に示すように、セル
の長手方向に平行なゲート電極６１および６２とＰ型拡
散領域６３およびＮ型拡散領域６４とから、それぞれ形
成される、一対のＰチャネルトランジスタＰ３とＮチャ
ネルトランジスタＮ３とを有する。ゲート電極６１およ
び６２が基本セル列１１に平行な方向に伸びているので
、ＰチャネルトランジスタＰ３とＮチャネルトランジス
タＮ３は、基本セルを構成するＰチャネルトランジスタ
およびＮチャネルトランジスタのゲート幅Ｗ（第５図参
照）より大きな、例えば３Ｗに相当するゲート幅、を待
つことができる。
の長手方向に平行なゲート電極６１および６２とＰ型拡
散領域６３およびＮ型拡散領域６４とから、それぞれ形
成される、一対のＰチャネルトランジスタＰ３とＮチャ
ネルトランジスタＮ３とを有する。ゲート電極６１およ
び６２が基本セル列１１に平行な方向に伸びているので
、ＰチャネルトランジスタＰ３とＮチャネルトランジス
タＮ３は、基本セルを構成するＰチャネルトランジスタ
およびＮチャネルトランジスタのゲート幅Ｗ（第５図参
照）より大きな、例えば３Ｗに相当するゲート幅、を待
つことができる。
Ｐ型拡散領域６３およびＮ型拡散領域６４は、アルミニ
ウム（ＡＩ）等の金属配線６５および６６により接続さ
れるとともに、それらの共通ノードが、第３図に示すよ
うに、隣接する基本セル列１１の中の基本セル１１１と
１１２に、それぞれ接続される。なお、第６図において
、ゲート電極６１および６２は、金属配線により、制御
信号ＣＮＴおよびＴの信号源（図示省略）に、それぞれ
接続される。このようにして、基本セル列間の配線領域
に埋込まれた特定セルを用いて、第２図に示したと等価
なバスドライバが構成される。
ウム（ＡＩ）等の金属配線６５および６６により接続さ
れるとともに、それらの共通ノードが、第３図に示すよ
うに、隣接する基本セル列１１の中の基本セル１１１と
１１２に、それぞれ接続される。なお、第６図において
、ゲート電極６１および６２は、金属配線により、制御
信号ＣＮＴおよびＴの信号源（図示省略）に、それぞれ
接続される。このようにして、基本セル列間の配線領域
に埋込まれた特定セルを用いて、第２図に示したと等価
なバスドライバが構成される。
この特定セルが用いられない場合には、その埋込まれて
いる領域は、通常の配線領域と同様に使用することがで
きる。したがって、任意の複数の配線領域に特定セルを
埋込んでおくことが可能であり、このうちから、必要な
特定セルを適宜選択して使用し、その他の特定セル埋込
領域を配線領域として使用することも可能である。また
、特定セルが使用されている場合でも、特定セルと基本
セルとの間の領域は、通常の配線領域と同様に使用でき
る。
いる領域は、通常の配線領域と同様に使用することがで
きる。したがって、任意の複数の配線領域に特定セルを
埋込んでおくことが可能であり、このうちから、必要な
特定セルを適宜選択して使用し、その他の特定セル埋込
領域を配線領域として使用することも可能である。また
、特定セルが使用されている場合でも、特定セルと基本
セルとの間の領域は、通常の配線領域と同様に使用でき
る。
本発明によれば、ゲートアレイを用いてバスドライバを
含む回路を形成する際に、トランスミッションゲートは
配線領域に形成されるので、このために基本セルを使用
する必要がなくなる。その結果、基本セルおよび配線領
域の有効利用が可能となり、チップの利用効率の向上で
きる。
含む回路を形成する際に、トランスミッションゲートは
配線領域に形成されるので、このために基本セルを使用
する必要がなくなる。その結果、基本セルおよび配線領
域の有効利用が可能となり、チップの利用効率の向上で
きる。
第１図は、本発明のゲートアレイの構造を示す、半導体
チップの平面図、 第２図は、バスドライバの構成例を示す回路図、第３図
は、トランスミッションゲート、および、これに隣接す
る基本セル列の拡大図、 第４図は、従来のゲート・アレイの構造を示す、半導体
チップ平面図、 第５図は、従来のゲートアレイにおける基本セル列を構
成している基本セルのバルクパターンを示す平面図、 第６図は、本発明のゲートアレイにおけるトランスミッ
ションゲートのバルクパターンの一例を示す平面図であ
る。 図において、１０はチップ、１１は基本セル列、１１１
と１１２は基本セル、１２と１２１は配線領域、１３は
Ｉ１０セル、１４はトランスミッションゲートを形成す
るための特定セル、２１はドライバ、２２はＰチャネル
トランジスタ、２３はＮチャネルＩ・ランジスタ、６１
および６２はゲート電極、６３はＰ型拡散領域、６４は
Ｎ型拡散領域、６５および６６は金属配線、Ｐ３はＰチ
ャネルトランジスタ、Ｎ３はＮチャネルトランジスタ、
ＣＮＴおよびＴは制御信号とその反転信号である。 ＄２図
チップの平面図、 第２図は、バスドライバの構成例を示す回路図、第３図
は、トランスミッションゲート、および、これに隣接す
る基本セル列の拡大図、 第４図は、従来のゲート・アレイの構造を示す、半導体
チップ平面図、 第５図は、従来のゲートアレイにおける基本セル列を構
成している基本セルのバルクパターンを示す平面図、 第６図は、本発明のゲートアレイにおけるトランスミッ
ションゲートのバルクパターンの一例を示す平面図であ
る。 図において、１０はチップ、１１は基本セル列、１１１
と１１２は基本セル、１２と１２１は配線領域、１３は
Ｉ１０セル、１４はトランスミッションゲートを形成す
るための特定セル、２１はドライバ、２２はＰチャネル
トランジスタ、２３はＮチャネルＩ・ランジスタ、６１
および６２はゲート電極、６３はＰ型拡散領域、６４は
Ｎ型拡散領域、６５および６６は金属配線、Ｐ３はＰチ
ャネルトランジスタ、Ｎ３はＮチャネルトランジスタ、
ＣＮＴおよびＴは制御信号とその反転信号である。 ＄２図
Claims (2)
- （１）おのおのが複数の基本セルから成る複数の基本セ
ル列が、半導体基板上において、互いに平行に、かつ、
隣接する該基本セル列相互間に設けられた配線領域を隔
てて、配置されており、おのおのの該基本セルは、所定
のゲート幅またはゲート幅／ゲート長比を有するＰチャ
ネルトランジスタとＮチャネルトランジスタから成るゲ
ートアレイにおいて、バスドライバ用のトランスミッシ
ョンゲートを形成するための特定セルが、所定の該配線
領域に、埋込まれていることを特徴とするゲートアレイ
。 - （２）該特定セルは、該基本セル列に平行なゲートを有
し、かつ、そのゲート幅またはゲート幅／ゲート長比が
、該基本セルを構成する該トランジスタの該ゲート幅ま
たはゲート幅／ゲート長比の二倍以上である一対のＰチ
ャネルトランジスタとＮチャネルトランジスタから成る
ことを得徴とする特許請求の範囲第１項記載のゲートア
レイ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027785A JPS63194348A (ja) | 1987-02-09 | 1987-02-09 | ゲ−トアレイ |
| DE3850790T DE3850790T2 (de) | 1987-02-09 | 1988-02-08 | Gatematrix mit in Verbindungsgebiet begrabenem Transistor. |
| EP88101818A EP0278463B1 (en) | 1987-02-09 | 1988-02-08 | Gate array having transistor buried in interconnection region |
| US07/154,104 US4851891A (en) | 1987-02-09 | 1988-02-09 | Gate array having transistor buried in interconnection region |
| KR8801182A KR900008025B1 (en) | 1987-02-09 | 1988-02-09 | A gate array with transistor in wiring region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027785A JPS63194348A (ja) | 1987-02-09 | 1987-02-09 | ゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194348A true JPS63194348A (ja) | 1988-08-11 |
Family
ID=12230630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62027785A Pending JPS63194348A (ja) | 1987-02-09 | 1987-02-09 | ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63194348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148754A (ja) * | 1988-11-29 | 1990-06-07 | Nec Corp | ゲートアレー型半導体装置 |
| JP2006142664A (ja) * | 2004-11-19 | 2006-06-08 | Tohoku Ricoh Co Ltd | 印刷装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851536A (ja) * | 1981-09-24 | 1983-03-26 | Ricoh Co Ltd | マスタスライスチツプ |
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6020532A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60108093A (ja) * | 1983-11-17 | 1985-06-13 | 三洋電機株式会社 | 循環式乾燥機 |
-
1987
- 1987-02-09 JP JP62027785A patent/JPS63194348A/ja active Pending
Patent Citations (4)
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| JPH02148754A (ja) * | 1988-11-29 | 1990-06-07 | Nec Corp | ゲートアレー型半導体装置 |
| JP2006142664A (ja) * | 2004-11-19 | 2006-06-08 | Tohoku Ricoh Co Ltd | 印刷装置 |
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