JPH02148754A - ゲートアレー型半導体装置 - Google Patents
ゲートアレー型半導体装置Info
- Publication number
- JPH02148754A JPH02148754A JP30160488A JP30160488A JPH02148754A JP H02148754 A JPH02148754 A JP H02148754A JP 30160488 A JP30160488 A JP 30160488A JP 30160488 A JP30160488 A JP 30160488A JP H02148754 A JPH02148754 A JP H02148754A
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- JP
- Japan
- Prior art keywords
- wiring
- region
- gate
- type semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 2
- 239000000872 buffer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレー型半導体装置に利用され、特に、
その配線領域の有効利用を図ったゲートアレー型半導体
装置に関する。
その配線領域の有効利用を図ったゲートアレー型半導体
装置に関する。
本発明は、内部ゲートがアレー状に配列された内部ゲー
ト群領域と、この内部ゲート群領域を囲んで設けられた
配線領域とを備えたゲートアレー型半導体装置において
、 前記配線領域の少なくとも一部分に、前記内部ゲートと
異なる構成で、かつその入出力配線が当該配線領域の長
辺に平行して配列された特殊ブロックを配列することに
より、 配線効率およびレイアウト効率を向上し、チップの小形
化とコスト低減を図ったものである。
ト群領域と、この内部ゲート群領域を囲んで設けられた
配線領域とを備えたゲートアレー型半導体装置において
、 前記配線領域の少なくとも一部分に、前記内部ゲートと
異なる構成で、かつその入出力配線が当該配線領域の長
辺に平行して配列された特殊ブロックを配列することに
より、 配線効率およびレイアウト効率を向上し、チップの小形
化とコスト低減を図ったものである。
従来、この種のゲートアレー型半導体装置は、第４図に
示すように、半導体基板１上に、内部ゲート２および周
辺人出力バッファ４をそれぞれ並べ、内部ゲート２間な
らびに内部ゲート２と周辺人出力バッファ４間に配線領
域３を設けて設計されるのが一般的である。この従来の
ゲートアレー型半導体装置の場合、自動配線で内部ゲー
ト２間を配線することが可能なように、配線領域３とし
てかなり広い領域を占める。また、自動配線結果が、内
部ゲート２に組み込む回路によって、非常に密な部分ま
たは粗な部分がでてくる。ここで粗な部分が生じた場合
には、レイアウト効率が低下するし、密な部分が生じる
場合には、配線が物理的に引けなくなる可能性が高くな
る。
示すように、半導体基板１上に、内部ゲート２および周
辺人出力バッファ４をそれぞれ並べ、内部ゲート２間な
らびに内部ゲート２と周辺人出力バッファ４間に配線領
域３を設けて設計されるのが一般的である。この従来の
ゲートアレー型半導体装置の場合、自動配線で内部ゲー
ト２間を配線することが可能なように、配線領域３とし
てかなり広い領域を占める。また、自動配線結果が、内
部ゲート２に組み込む回路によって、非常に密な部分ま
たは粗な部分がでてくる。ここで粗な部分が生じた場合
には、レイアウト効率が低下するし、密な部分が生じる
場合には、配線が物理的に引けなくなる可能性が高くな
る。
一方、ゲートアレー型半導体装置には、シーオブゲート
と呼ばれる内部ゲート２をすき間なく内部に並べたもの
もある。この種のゲートアレー半導体装置は、ブロック
位置やチャネル領域が自由に選べる利点があるが、イン
バーターなどの単純な回路を信号ライン上に設ける場合
など、配線領域が断続的となり、長い信号ライン等が引
けなくなる可能性が大きくなる。
と呼ばれる内部ゲート２をすき間なく内部に並べたもの
もある。この種のゲートアレー半導体装置は、ブロック
位置やチャネル領域が自由に選べる利点があるが、イン
バーターなどの単純な回路を信号ライン上に設ける場合
など、配線領域が断続的となり、長い信号ライン等が引
けなくなる可能性が大きくなる。
前述した第一のゲートアレー型半導体装置は、配線領域
をかなり広くとる必要があるので、自動配線結果で配線
が密な部分と粗な部分が生じレイアウト効率が悪くなる
とともに、セル使用率も低くなる欠点がある。
をかなり広くとる必要があるので、自動配線結果で配線
が密な部分と粗な部分が生じレイアウト効率が悪くなる
とともに、セル使用率も低くなる欠点がある。
また、前述した第二のゲートアレー型半導体装置は、内
部セル使用率が高くなると、長い配線などの自由度がか
なり低くなるために未配線が生じる可能性が高くなる欠
点がある。
部セル使用率が高くなると、長い配線などの自由度がか
なり低くなるために未配線が生じる可能性が高くなる欠
点がある。
すなわち、従来のゲートアレー型半導体装置には、配線
を効率よく配列することができないため、チップの小形
化が阻害されコストを上昇させる欠点がある。
を効率よく配列することができないため、チップの小形
化が阻害されコストを上昇させる欠点がある。
本発明の目的は、前記の欠点を除去することにより、配
線専用領域の有効利用を図り、結果としてチップの小形
化およびコスト低減ができるゲートアレー型半導体装置
を提供することにある。
線専用領域の有効利用を図り、結果としてチップの小形
化およびコスト低減ができるゲートアレー型半導体装置
を提供することにある。
本発明は、内部ゲートがアレー状に配列された内部ゲー
ト群領域と、この内部ゲート群領域を囲んで設けられた
配線領域とを備えたゲートアレー型半導体装置において
、前記配線領域の少なくとも一部分に、前記内部ゲート
とは異なる構成であり、かつ当該配線領域の長辺に平行
してその入出力配線が配列された特殊ブロックを備えた
ことを特徴とする。
ト群領域と、この内部ゲート群領域を囲んで設けられた
配線領域とを備えたゲートアレー型半導体装置において
、前記配線領域の少なくとも一部分に、前記内部ゲート
とは異なる構成であり、かつ当該配線領域の長辺に平行
してその入出力配線が配列された特殊ブロックを備えた
ことを特徴とする。
特殊ブロックは、内部ゲートとは異なる構成で、装置と
して回路構成上多く必要とされる回路、例えばインバー
タを、その入出力配線を当該配線領域の長辺に平行して
配列される。
して回路構成上多く必要とされる回路、例えばインバー
タを、その入出力配線を当該配線領域の長辺に平行して
配列される。
すなわち、前記特殊ブロックとして必要とされる入出力
配線を、当該配線領域の長辺と平行させて設けることに
より、その配線により当該配線領域を横断することをな
くし、前記特殊ブロックとして占有する面積を必要最小
限とし、当該配線領域の本来の配線領域を十分に確保し
、配線の自由度を下げないようにする。
配線を、当該配線領域の長辺と平行させて設けることに
より、その配線により当該配線領域を横断することをな
くし、前記特殊ブロックとして占有する面積を必要最小
限とし、当該配線領域の本来の配線領域を十分に確保し
、配線の自由度を下げないようにする。
従って、特殊ブロックを用いることによるセルレイアウ
ト効率および配線効率の向上が図れ、配線領域の有効利
用により、チップの小形化とコスト低減を図ることが可
能となる。
ト効率および配線効率の向上が図れ、配線領域の有効利
用により、チップの小形化とコスト低減を図ることが可
能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す模式的レイアウト図
で、第２図はその特殊ブロックの一例を示すレイアウト
図である。
で、第２図はその特殊ブロックの一例を示すレイアウト
図である。
本実−実施例は、内部ゲート２がアレー状に配列された
内部ゲート群領域２ａと、この内部ゲート群領域２ａを
囲んで設けられた配線領域３とを備えたゲートアレー型
半導体装置において、配線領域３の内部ゲート群領域２
ａ間の部分に、内部ゲート２とは異なる構成で、かつそ
の入出力配線方向が第２図に示すように、当該配線領域
３の長辺に平行して配列された特殊ブロック５ （図中
では斜線を施して示しである）を備えている。
内部ゲート群領域２ａと、この内部ゲート群領域２ａを
囲んで設けられた配線領域３とを備えたゲートアレー型
半導体装置において、配線領域３の内部ゲート群領域２
ａ間の部分に、内部ゲート２とは異なる構成で、かつそ
の入出力配線方向が第２図に示すように、当該配線領域
３の長辺に平行して配列された特殊ブロック５ （図中
では斜線を施して示しである）を備えている。
第２図によると、このインバータを構成する特殊ブロッ
ク５は、拡散層６および７の上に多結晶シリコンゲート
８を連結した形で配置して入力とし、コンタクト１１を
介してそれぞれ出力ＡＩ配線９および入力ＡＩ配線１０
を布線することにより、人出力配線領域がせまくなるよ
うにしである。すなわち、特殊ブロック５の人出力ＡＩ
配線９および１０が配線領域３の長辺に平行して配列さ
れている。換言すると、特殊ブロック５のゲート方向が
内部ゲート２のゲート方向と９０度をなすように配列さ
れる。
ク５は、拡散層６および７の上に多結晶シリコンゲート
８を連結した形で配置して入力とし、コンタクト１１を
介してそれぞれ出力ＡＩ配線９および入力ＡＩ配線１０
を布線することにより、人出力配線領域がせまくなるよ
うにしである。すなわち、特殊ブロック５の人出力ＡＩ
配線９および１０が配線領域３の長辺に平行して配列さ
れている。換言すると、特殊ブロック５のゲート方向が
内部ゲート２のゲート方向と９０度をなすように配列さ
れる。
本第二実施例では、パスラインやコントロール信号など
で、反転論理値が必要なときに、不要な迂回をせずに直
接信号ラインを得られ、配線の自由度もそれほど低下さ
せることなく、配線領域３の有効利用を図ることができ
る。
で、反転論理値が必要なときに、不要な迂回をせずに直
接信号ラインを得られ、配線の自由度もそれほど低下さ
せることなく、配線領域３の有効利用を図ることができ
る。
本発明の特徴は、第１図において第２図に示す特殊ブロ
ック５を設けたことにある。
ック５を設けたことにある。
第３図は本発明の第二実施例の要部を示す模式的レイア
ウト図である。本第二実施例は、半導体基板１上に、内
部ゲート２および周辺人出力バッファ４を配列し、内部
ゲート２と周辺人出力バッファ４間の配線領域３に、第
２図に示したインバータを構成する特殊ブロック３をチ
ップ各辺とそのゲートが平行に、すなわち、特殊ブロッ
ク５の入出力配線が配線領域３の長辺に平行になるよう
に配列したものである。
ウト図である。本第二実施例は、半導体基板１上に、内
部ゲート２および周辺人出力バッファ４を配列し、内部
ゲート２と周辺人出力バッファ４間の配線領域３に、第
２図に示したインバータを構成する特殊ブロック３をチ
ップ各辺とそのゲートが平行に、すなわち、特殊ブロッ
ク５の入出力配線が配線領域３の長辺に平行になるよう
に配列したものである。
本第二実施例では、自動配線結果で、最も長い配線の通
る可能性の高い内部ゲート２と周辺人出カバ１フ１４間
の配線領域３に、インバータを構成する特殊ブロック５
を並べであるので、内部ゲート２内の複雑な短い配線を
引いた後で、距離のある内部ゲート２間の配線をこの領
域で引けば、複雑な回路構成が可能となる。また、長い
配線の自由度が高いために、内部で構成した回路のレイ
アウトにとられれず、自由な周辺人出力バッファ４の選
択が可能となる。
る可能性の高い内部ゲート２と周辺人出カバ１フ１４間
の配線領域３に、インバータを構成する特殊ブロック５
を並べであるので、内部ゲート２内の複雑な短い配線を
引いた後で、距離のある内部ゲート２間の配線をこの領
域で引けば、複雑な回路構成が可能となる。また、長い
配線の自由度が高いために、内部で構成した回路のレイ
アウトにとられれず、自由な周辺人出力バッファ４の選
択が可能となる。
また、必要に応じ第一実施例と第二実施例を併せて特殊
ブロックを配線領域全体に配置してもよく、配線専用領
域の任意の一部分に配置することができる。さらに、特
殊ブロックとしては、インバータの他にバッファ、遅延
回路など簡単な構成で所要配線領域の小さい回路を用い
ることができる。
ブロックを配線領域全体に配置してもよく、配線専用領
域の任意の一部分に配置することができる。さらに、特
殊ブロックとしては、インバータの他にバッファ、遅延
回路など簡単な構成で所要配線領域の小さい回路を用い
ることができる。
以上説明したように、本発明は、配線領域に論理回路で
多用される例えばインバータ回路を設けることにより、
配線効率およびレイアウト効率が向上する効果がある。
多用される例えばインバータ回路を設けることにより、
配線効率およびレイアウト効率が向上する効果がある。
従って、本発明によれば、チップ面積を縮小し、コスト
低減を図ることが可能となり、その効果は大である。
低減を図ることが可能となり、その効果は大である。
８・・・多結晶シリコンゲート、９・・・出力Ａ１配線
、１０・・・人力ＡＩ既配線１１・・・コンタクト。
、１０・・・人力ＡＩ既配線１１・・・コンタクト。
Claims (1)
- 【特許請求の範囲】 １、内部ゲートがアレー状に配列された内部ゲート群領
域と、この内部ゲート群領域を囲んで設けられた配線領
域とを備えたゲートアレー型半導体装置において、 前記配線領域の少なくとも一部分に、前記内部ゲートと
は異なる構成であり、かつ当該配線領域の長辺に平行し
てその入出力配線が配列された特殊ブロックを備えた ことを特徴とするゲートアレー型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30160488A JPH02148754A (ja) | 1988-11-29 | 1988-11-29 | ゲートアレー型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30160488A JPH02148754A (ja) | 1988-11-29 | 1988-11-29 | ゲートアレー型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148754A true JPH02148754A (ja) | 1990-06-07 |
Family
ID=17898949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30160488A Pending JPH02148754A (ja) | 1988-11-29 | 1988-11-29 | ゲートアレー型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148754A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JPS60113943A (ja) * | 1983-11-25 | 1985-06-20 | Hitachi Ltd | 半導体集積回路装置のレイアウト方式 |
| JPS63194348A (ja) * | 1987-02-09 | 1988-08-11 | Fujitsu Ltd | ゲ−トアレイ |
-
1988
- 1988-11-29 JP JP30160488A patent/JPH02148754A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JPS60113943A (ja) * | 1983-11-25 | 1985-06-20 | Hitachi Ltd | 半導体集積回路装置のレイアウト方式 |
| JPS63194348A (ja) * | 1987-02-09 | 1988-08-11 | Fujitsu Ltd | ゲ−トアレイ |
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