JP2997479B2 - ゲートアレイ - Google Patents
ゲートアレイInfo
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- JP2997479B2 JP2997479B2 JP1148933A JP14893389A JP2997479B2 JP 2997479 B2 JP2997479 B2 JP 2997479B2 JP 1148933 A JP1148933 A JP 1148933A JP 14893389 A JP14893389 A JP 14893389A JP 2997479 B2 JP2997479 B2 JP 2997479B2
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- Japan
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- gate
- wiring
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- input
- source
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は論理ゲートを構成するためのトランジスタ
をアレイ状に配したマスタスライス方式のCMOS型集積回
路装置に関するものである。
をアレイ状に配したマスタスライス方式のCMOS型集積回
路装置に関するものである。
短期間に多くの品種の論理集積回路装置を実現する方
法としてマスタスライス方式の製造方式によるゲートア
レイが知られている。マスタスライス方式とはマスタ工
程で予め各品種共通のトランジスタを形成しておき、ス
ライス工程でトランジスタ間に品種毎の所要の結線を施
して所望の論理集積回路装置を実現するものである。
法としてマスタスライス方式の製造方式によるゲートア
レイが知られている。マスタスライス方式とはマスタ工
程で予め各品種共通のトランジスタを形成しておき、ス
ライス工程でトランジスタ間に品種毎の所要の結線を施
して所望の論理集積回路装置を実現するものである。
第７図はゲートアイソレーション方式を採用した従来
のゲートアレイの基本セルを配列した図であり、図にお
いて、51は基本セル、52はｐ型MOSトランジスタのゲー
ト、53はｐ型ソース／ドレイン領域、54はｎ型MOSトラ
ンジスタのゲート、55はｎ型ソース／ドレイン領域であ
る。基本セル51は１個のｐ型MOSトランジスタと１個の
ｎ型MOSトランジスタのペアとからなり、規則正しく同
一ピッチで配列されている。この方式において、第２図
に示すような３入力NANDゲート回路を実現する場合、第
８図に示すレイアウトパターンになる。
のゲートアレイの基本セルを配列した図であり、図にお
いて、51は基本セル、52はｐ型MOSトランジスタのゲー
ト、53はｐ型ソース／ドレイン領域、54はｎ型MOSトラ
ンジスタのゲート、55はｎ型ソース／ドレイン領域であ
る。基本セル51は１個のｐ型MOSトランジスタと１個の
ｎ型MOSトランジスタのペアとからなり、規則正しく同
一ピッチで配列されている。この方式において、第２図
に示すような３入力NANDゲート回路を実現する場合、第
８図に示すレイアウトパターンになる。
第８図において、56,57,58,59はそれぞれ第１層配線
によるＡ入力端子,B入力端子,C入力端子,Y出力端子であ
り、60は第１層配線による電源、61は第１層配線による
接地、62,63,64,65はそれぞれＡ入力端子,B入力端子,C
入力端子,Y出力端子から配線領域へ引き出すための第２
層配線、66は第１層配線とソースまたはドレインまたは
ゲートとコンタクトをとるためのホール、67は第１層配
線と第２層配線とのコンタクトをとるためのホール（ス
ルホール）、68は３入力NANDゲートのマクロセル領域で
ある。第２層配線62,63,64,65のピッチは基本セル１の
配列ピッチと同一であるので、このマクロセル領域68内
では入出力端子分の縦配線領域しかない。
によるＡ入力端子,B入力端子,C入力端子,Y出力端子であ
り、60は第１層配線による電源、61は第１層配線による
接地、62,63,64,65はそれぞれＡ入力端子,B入力端子,C
入力端子,Y出力端子から配線領域へ引き出すための第２
層配線、66は第１層配線とソースまたはドレインまたは
ゲートとコンタクトをとるためのホール、67は第１層配
線と第２層配線とのコンタクトをとるためのホール（ス
ルホール）、68は３入力NANDゲートのマクロセル領域で
ある。第２層配線62,63,64,65のピッチは基本セル１の
配列ピッチと同一であるので、このマクロセル領域68内
では入出力端子分の縦配線領域しかない。
第８図はゲートアイソレーション方式による３入力NA
NDゲートのレイアウトパターンであるが、酸化膜分離方
式による従来の３入力NANDゲートのレイアウトパターン
を第９図に示す。72はｐ型MOSトランジスタのゲート、7
3はｐ型ソース／ドレイン領域、74はｎ型MOSトランジス
タのゲート、75はｎ型ソース／ドレイン領域、76,77,7
8,79はそれぞれ第１層配線による３入力NANDゲートのＡ
入力端子,B入力端子,C入力端子,Y出力端子,80は第１層
配線による電源線、81は第１層配線による接地線、82,8
3,84,85はそれぞれＣ入力端子,Y出力端子,B入力端子,A
入力端子から配線チャネル領域へ引き出すための第２層
配線、86は第１層配線とソース／ドレイン領域とのコン
タクトをとるためのホール、、87は第１層配線と第２層
配線をつなぐためのホール（スルーホール）、88は酸化
膜分離方式による３入力NANDゲートのマクロセル領域で
ある。第２層配線82,83,84,85のピッチはソース／ドレ
イン領域のピッチと同一であり、第９図において３入力
NANDゲートのマクロセル領域内には入出力端子分の縦配
線領域しかない。
NDゲートのレイアウトパターンであるが、酸化膜分離方
式による従来の３入力NANDゲートのレイアウトパターン
を第９図に示す。72はｐ型MOSトランジスタのゲート、7
3はｐ型ソース／ドレイン領域、74はｎ型MOSトランジス
タのゲート、75はｎ型ソース／ドレイン領域、76,77,7
8,79はそれぞれ第１層配線による３入力NANDゲートのＡ
入力端子,B入力端子,C入力端子,Y出力端子,80は第１層
配線による電源線、81は第１層配線による接地線、82,8
3,84,85はそれぞれＣ入力端子,Y出力端子,B入力端子,A
入力端子から配線チャネル領域へ引き出すための第２層
配線、86は第１層配線とソース／ドレイン領域とのコン
タクトをとるためのホール、、87は第１層配線と第２層
配線をつなぐためのホール（スルーホール）、88は酸化
膜分離方式による３入力NANDゲートのマクロセル領域で
ある。第２層配線82,83,84,85のピッチはソース／ドレ
イン領域のピッチと同一であり、第９図において３入力
NANDゲートのマクロセル領域内には入出力端子分の縦配
線領域しかない。
第10図は配置配線後のゲートアレイの内部領域の一部
分を示す。89はマクロセルが配置されるマクロセル段、
90は配線チャネル領域、91はマクロセル入出力端子、92
はフィードスルー配線、93は信号配線である。第８図，
第９図に示したように３入力NANDゲートのようなプリミ
ティブゲートは縦にマクロセルを横切る配線（第２層配
線によるフィードスルー）がほとんどないので、これら
プリミティブゲートがすき間なく配置されると第10図の
ようにほとんど入出力端子分の領域しかなく、配線が集
中して配線チャネル領域が増えたり、長く迂回してしま
う配線93などが生じてしまう。これは集積度の低下や配
線長の増加による遅延時間の増大につながってしまう。
分を示す。89はマクロセルが配置されるマクロセル段、
90は配線チャネル領域、91はマクロセル入出力端子、92
はフィードスルー配線、93は信号配線である。第８図，
第９図に示したように３入力NANDゲートのようなプリミ
ティブゲートは縦にマクロセルを横切る配線（第２層配
線によるフィードスルー）がほとんどないので、これら
プリミティブゲートがすき間なく配置されると第10図の
ようにほとんど入出力端子分の領域しかなく、配線が集
中して配線チャネル領域が増えたり、長く迂回してしま
う配線93などが生じてしまう。これは集積度の低下や配
線長の増加による遅延時間の増大につながってしまう。
また、第７図，第８図に示したゲートアレイソレーシ
ョン方式においては基本セル配列方向にマクロセルのセ
ル側が連続的に変わる構造であり、第２層配線によるフ
ィードスルー領域が十分にはないので、第11図に示すよ
うに太い第２層配線による電源，接地配線が必要であ
る。ここで、46は半導体チップ、47は入出力領域、94は
基本セルが配列されている内部領域、95は第２層配線に
よる電源，接地線、96は機能ブロックである。電源配線
95がチップ内部94上に数本走っているので、大きいマク
ロセルやビッグセルのような機能ブロック96のサイズや
配置される位置はこれら電源配線間に制約を受ける。
ョン方式においては基本セル配列方向にマクロセルのセ
ル側が連続的に変わる構造であり、第２層配線によるフ
ィードスルー領域が十分にはないので、第11図に示すよ
うに太い第２層配線による電源，接地配線が必要であ
る。ここで、46は半導体チップ、47は入出力領域、94は
基本セルが配列されている内部領域、95は第２層配線に
よる電源，接地線、96は機能ブロックである。電源配線
95がチップ内部94上に数本走っているので、大きいマク
ロセルやビッグセルのような機能ブロック96のサイズや
配置される位置はこれら電源配線間に制約を受ける。
従来のゲートアレイにおける基本セルは以上のように
構成されているので、マクロセル上を横切る第２層配線
のフィードスルー領域が少なく、配線の局所混雑が起こ
って配線チャネル領域が増加したり、配線が迂回して長
くなることが生じるため、プリミティブゲートのような
マクロセルでも十分なフィードスルー領域を確保する必
要がある。また、太い第２層配線による電源，接地線が
必要な構造であったため、フレキシブルなチップレイア
ウトができないなどの問題点があった。
構成されているので、マクロセル上を横切る第２層配線
のフィードスルー領域が少なく、配線の局所混雑が起こ
って配線チャネル領域が増加したり、配線が迂回して長
くなることが生じるため、プリミティブゲートのような
マクロセルでも十分なフィードスルー領域を確保する必
要がある。また、太い第２層配線による電源，接地線が
必要な構造であったため、フレキシブルなチップレイア
ウトができないなどの問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、フィードスルー領域を十分確保できるとと
もに、網目状の電源配線構造ができる基本セルを配列し
たゲートアレイを得ることを目的とする。
れたもので、フィードスルー領域を十分確保できるとと
もに、網目状の電源配線構造ができる基本セルを配列し
たゲートアレイを得ることを目的とする。
この発明に係るゲートアレイは基本セル又は基本セル
内のトランジスタの配列ピッチを多少広げてマクロセル
上を横切るフィードスルー領域を増やすとともに、増加
したフィードスルー領域の一部を電源，接地配線にして
網目状の電源配線構造をとったものである。
内のトランジスタの配列ピッチを多少広げてマクロセル
上を横切るフィードスルー領域を増やすとともに、増加
したフィードスルー領域の一部を電源，接地配線にして
網目状の電源配線構造をとったものである。
この発明におけるマクロセルは基本セルの配列ピッチ
が多少広がることにより、セル領域は大きくなるが入出
力端子以外の縦にマクロセルを通過する配線が増加し、
ゲート当たりの配線領域が増加する。また増加するフィ
ードスルー領域の一部を電源配線にすることにより、チ
ップ内部に走る電源は細かい網目状の構造となる。
が多少広がることにより、セル領域は大きくなるが入出
力端子以外の縦にマクロセルを通過する配線が増加し、
ゲート当たりの配線領域が増加する。また増加するフィ
ードスルー領域の一部を電源配線にすることにより、チ
ップ内部に走る電源は細かい網目状の構造となる。
以下、この発明の一実施例を図に説明する。
第１図において、１は基本セル領域、２はｐ型MOSト
ランジスタのゲート、３はｐ型MOSトランジスタのソー
ス／ドレイン領域、４はｎ型MOSトランジスタのゲー
ト、５はｎ型MOSトランジスタのソース／ドレイン領域
である。
ランジスタのゲート、３はｐ型MOSトランジスタのソー
ス／ドレイン領域、４はｎ型MOSトランジスタのゲー
ト、５はｎ型MOSトランジスタのソース／ドレイン領域
である。
基本セル１は１個のｐ型MOSトランジスタと１個のｎ
型MOSトランジスタから構成されており、従来の基本セ
ル51に比べてその配列ピッチは大きくなっている。この
基本セル１はチップ内部の領域にアレイ状に配列されて
おり、第２図に示すような３入力NANDゲートのマクロセ
ルを実現すると、第３図に示すようなレイアウトパター
ンになる。
型MOSトランジスタから構成されており、従来の基本セ
ル51に比べてその配列ピッチは大きくなっている。この
基本セル１はチップ内部の領域にアレイ状に配列されて
おり、第２図に示すような３入力NANDゲートのマクロセ
ルを実現すると、第３図に示すようなレイアウトパター
ンになる。
第３図はゲートアイソレーション方式を使った本発明
による３入力NANDゲートである。6,7,8,9はそれぞれ第
１層配線による３入力NANDゲートのＡ入力端子,B入力端
子,C入力端子,Y出力端子、10は第１層配線による電源
線、11は第１層配線による接地線、12,14,15,17はそれ
ぞれ３入力NANDのマクロセルの入出力端子から配線領域
へ引き出すための第２層配線、13,16はマクロセル20上
を通過する第２層配線によるフィードスルー、18は第１
層配線とソース／ドレイン領域またはトランジスタのゲ
ートとコンタクトをとるためのホール、19は第１層配線
と第２層配線とをつなぐためのホール（スルーホール）
である。
による３入力NANDゲートである。6,7,8,9はそれぞれ第
１層配線による３入力NANDゲートのＡ入力端子,B入力端
子,C入力端子,Y出力端子、10は第１層配線による電源
線、11は第１層配線による接地線、12,14,15,17はそれ
ぞれ３入力NANDのマクロセルの入出力端子から配線領域
へ引き出すための第２層配線、13,16はマクロセル20上
を通過する第２層配線によるフィードスルー、18は第１
層配線とソース／ドレイン領域またはトランジスタのゲ
ートとコンタクトをとるためのホール、19は第１層配線
と第２層配線とをつなぐためのホール（スルーホール）
である。
また上記実施例ではゲートアイソレーション方式のマ
クロセルについて述べたが、酸化膜分離方式のマクロセ
ルについても本発明は適用できる。第４図は酸化膜分離
方式のゲートアレイの場合に適用した例を示す。第１層
配線26,27,28,29はそれぞれ第２図に示した３入力NAND
ゲートのＡ入力端子,B入力端子,C入力端子,Y出力端子、
30は第１層配線による電源線、31は第１層配線による接
地線、33,34,35,37は第２層配線による３入力NANDゲー
トの入出力端子、32,36はマクロセル40の上を通過する
第２層配線によるフィードスルー、38は第１層配線と各
トランジスタのゲート及びソース／ドレイン領域とコン
タクトをとるためのホール、39はスルーホールである。
クロセルについて述べたが、酸化膜分離方式のマクロセ
ルについても本発明は適用できる。第４図は酸化膜分離
方式のゲートアレイの場合に適用した例を示す。第１層
配線26,27,28,29はそれぞれ第２図に示した３入力NAND
ゲートのＡ入力端子,B入力端子,C入力端子,Y出力端子、
30は第１層配線による電源線、31は第１層配線による接
地線、33,34,35,37は第２層配線による３入力NANDゲー
トの入出力端子、32,36はマクロセル40の上を通過する
第２層配線によるフィードスルー、38は第１層配線と各
トランジスタのゲート及びソース／ドレイン領域とコン
タクトをとるためのホール、39はスルーホールである。
第３図，第４図に示したようにマクロセル20及び40内
には第２層配線による入出力端子領域以外にそれぞれ２
本分の第２層配線フィードスルー領域13,16,32,36が確
保されている。
には第２層配線による入出力端子領域以外にそれぞれ２
本分の第２層配線フィードスルー領域13,16,32,36が確
保されている。
第５図は第１図に示した基本セルの配列を簡略化して
表わしたものである。41はマクロセルが配置される基本
セル段、42はマクロセル間を結ぶ信号配線領域、43は第
２層配線トラック領域、44はマクロセルの入出力端子が
置かれる可能な位置、45はフィードスルーとなり得る領
域である。この場合には２つの基本セルの幅で３本分の
第２層配線が通ることができ、入出力端子用に第２層配
線領域を使ったとしても基本セル２個につき、１本のフ
ィードスルーが必ず確保される。よってどのようなマク
ロセルがすき間なく配置されても必ずフィードスルーが
１本以上あるので、マクロセル上を第２層配線で横切る
ことができ、配線混雑も起こらず、集積度が向上し、ま
た配線長も短くなり、スピードも速くなる。
表わしたものである。41はマクロセルが配置される基本
セル段、42はマクロセル間を結ぶ信号配線領域、43は第
２層配線トラック領域、44はマクロセルの入出力端子が
置かれる可能な位置、45はフィードスルーとなり得る領
域である。この場合には２つの基本セルの幅で３本分の
第２層配線が通ることができ、入出力端子用に第２層配
線領域を使ったとしても基本セル２個につき、１本のフ
ィードスルーが必ず確保される。よってどのようなマク
ロセルがすき間なく配置されても必ずフィードスルーが
１本以上あるので、マクロセル上を第２層配線で横切る
ことができ、配線混雑も起こらず、集積度が向上し、ま
た配線長も短くなり、スピードも速くなる。
第６図は本発明を実施した場合のゲートアレイの一例
である。46はチップ、47は入出力バッファ領域、48は本
発明による基本セル１が配列された内部コア領域、49は
第２層配線による電源接地線、50は機能ブロックであ
る。
である。46はチップ、47は入出力バッファ領域、48は本
発明による基本セル１が配列された内部コア領域、49は
第２層配線による電源接地線、50は機能ブロックであ
る。
第５図に示したようにフィードスルーが十分確保でき
るので、その一部を電源及び接地線49に割り当てること
によって第６図に示すような縦に走る細かい電源，接地
配線構造をゲートアイソレーション方式のゲートアレイ
でも採用することができ、機能ブロック50のような大き
いマクロセルでもチップ内部のどこにでも制約なしに配
置できる。また、どんなサイズのマクロセルも配置でき
る。そのためチップレイアウトがフレキシブルになり、
集積度も向上する。
るので、その一部を電源及び接地線49に割り当てること
によって第６図に示すような縦に走る細かい電源，接地
配線構造をゲートアイソレーション方式のゲートアレイ
でも採用することができ、機能ブロック50のような大き
いマクロセルでもチップ内部のどこにでも制約なしに配
置できる。また、どんなサイズのマクロセルも配置でき
る。そのためチップレイアウトがフレキシブルになり、
集積度も向上する。
なお第１層配線による電源，接地線は各マクロセル段
に走っているので、細かい網目状電源構造となる。
に走っているので、細かい網目状電源構造となる。
以上のように、この発明によれば基本セルの幅を多少
広げ、フィードスルー領域を基本セル２個につき１本必
ず確保するようにしたので、３入力NANDゲートのような
プリミティブゲートでもフィードスルー領域があり、配
線の局所混雑を避けることができ、基本セル領域が広が
る以上に集積度を向上できる効果がある。
広げ、フィードスルー領域を基本セル２個につき１本必
ず確保するようにしたので、３入力NANDゲートのような
プリミティブゲートでもフィードスルー領域があり、配
線の局所混雑を避けることができ、基本セル領域が広が
る以上に集積度を向上できる効果がある。
また、配線長が短くなるというスピード向上の効果や
細かい網目状の電源構造によってチップレイアウトがフ
レキシブルになり、集積度を向上できる効果がある。
細かい網目状の電源構造によってチップレイアウトがフ
レキシブルになり、集積度を向上できる効果がある。
第１図はこの発明の一実施例による基本セルを示す図、
第２図は３入力NANDゲートの回路図、第３図はこの発明
の一実施例によるゲートアイソレーション方式の３入力
NANDゲートのマクロセルを示す図、第４図はこの発明の
他の実施例による酸化膜分離方式の３入力NANDゲートの
マクロセルを示す図、第５図はこの発明における基本セ
ルを配列した部分図、第６図はこの発明のゲートアレイ
の全体図、第７図は従来のゲートアイソレーション方式
の基本セルを示す図、第８図は従来のゲートアイソレー
ション方式を使った３入力NANDゲートのマクロセルを示
す図、第９図は従来の酸化膜分離方式を使った３入力NA
NDゲートのマクロセルを示す図、第10図は従来のゲート
アレイの配置配線結果の部分図、第11図は従来のゲート
アレイのチップ全体図である。 １は基本セル領域、２はｐ型MOSトランジスタのゲー
ト、３はｐ型MOSトランジスタのソース／ドレイン領
域、４はｎ型MOSトランジスタのゲート、５はｎ型MOSト
ランジスタのソース／ドレイン領域である。6,7,8,9は
それぞれ第１層配線による３入力NANDゲートのＡ入力端
子,B入力端子,C入力端子,Y出力端子、10は第１層配線に
よる電源線、11は第１層配線による接地線、12,14,15,1
7はそれぞれ３入力NANDのマクロセルの入出力端子から
配線領域へ引き出すための第２層配線、13,16はマクロ
セル20上を通過する第２層配線によるフィードスルー、
18は第１層配線とソース／ドレイン領域またはトランジ
スタのゲートとコンタクトをとるためのホール、19は第
１層配線と第２層配線とをつなぐためのホール（スルー
ホール）である。26,27,28,29は第１層配線によるそれ
ぞれ第２図に示した３入力NANDゲートのＡ入力端子,B入
力端子,C入力端子,Y出力端子、30は第１層配線による電
源線、31は第１層配線による接地線、33,34,35,37は第
２層配線による３入力NANDゲートの入出力端子、32,36
はマクロセル40の上を通過する第２層配線によるフィー
ドスルー、38は第１層配線と各トランジスタのゲート及
びソース／ドレイン領域とコンタクトをとるためのホー
ル、39はスルーホールである。41はマクロセルが配置さ
れる基本セル段、42はマクロセル間を結ぶ信号配線領
域、43は第２層配線トラック領域、44はマクロセルの入
出力端子が置かれる可能な位置、45はフィードスルーと
なり得る領域である。46はチップ、47は入出力バッファ
領域、48は本発明による基本セル１が配列された内部コ
ア領域、49は第２層配線による電源接地線、50は機能ブ
ロックである。 なお図中同一符号は同一又は相当部分を示す。
第２図は３入力NANDゲートの回路図、第３図はこの発明
の一実施例によるゲートアイソレーション方式の３入力
NANDゲートのマクロセルを示す図、第４図はこの発明の
他の実施例による酸化膜分離方式の３入力NANDゲートの
マクロセルを示す図、第５図はこの発明における基本セ
ルを配列した部分図、第６図はこの発明のゲートアレイ
の全体図、第７図は従来のゲートアイソレーション方式
の基本セルを示す図、第８図は従来のゲートアイソレー
ション方式を使った３入力NANDゲートのマクロセルを示
す図、第９図は従来の酸化膜分離方式を使った３入力NA
NDゲートのマクロセルを示す図、第10図は従来のゲート
アレイの配置配線結果の部分図、第11図は従来のゲート
アレイのチップ全体図である。 １は基本セル領域、２はｐ型MOSトランジスタのゲー
ト、３はｐ型MOSトランジスタのソース／ドレイン領
域、４はｎ型MOSトランジスタのゲート、５はｎ型MOSト
ランジスタのソース／ドレイン領域である。6,7,8,9は
それぞれ第１層配線による３入力NANDゲートのＡ入力端
子,B入力端子,C入力端子,Y出力端子、10は第１層配線に
よる電源線、11は第１層配線による接地線、12,14,15,1
7はそれぞれ３入力NANDのマクロセルの入出力端子から
配線領域へ引き出すための第２層配線、13,16はマクロ
セル20上を通過する第２層配線によるフィードスルー、
18は第１層配線とソース／ドレイン領域またはトランジ
スタのゲートとコンタクトをとるためのホール、19は第
１層配線と第２層配線とをつなぐためのホール（スルー
ホール）である。26,27,28,29は第１層配線によるそれ
ぞれ第２図に示した３入力NANDゲートのＡ入力端子,B入
力端子,C入力端子,Y出力端子、30は第１層配線による電
源線、31は第１層配線による接地線、33,34,35,37は第
２層配線による３入力NANDゲートの入出力端子、32,36
はマクロセル40の上を通過する第２層配線によるフィー
ドスルー、38は第１層配線と各トランジスタのゲート及
びソース／ドレイン領域とコンタクトをとるためのホー
ル、39はスルーホールである。41はマクロセルが配置さ
れる基本セル段、42はマクロセル間を結ぶ信号配線領
域、43は第２層配線トラック領域、44はマクロセルの入
出力端子が置かれる可能な位置、45はフィードスルーと
なり得る領域である。46はチップ、47は入出力バッファ
領域、48は本発明による基本セル１が配列された内部コ
ア領域、49は第２層配線による電源接地線、50は機能ブ
ロックである。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (56)参考文献 特開 昭61−139044（ＪＰ，Ａ) 特開 昭62−183140（ＪＰ，Ａ) 特開 昭63−224238（ＪＰ，Ａ) 特開 昭60−55641（ＪＰ，Ａ) 特開 昭58−127348（ＪＰ，Ａ) 特開 昭61−158159（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体チップ上の中央部に設けられた内部
論理ゲート部と、 複数の入出力バッファセルが前記内部論理ゲート部を取
り囲むように設けられた入出力バッファ部と、 前記複数の入出力バッファセルに対応して前期半導体チ
ップ上の外周部にそれぞれ設けられた複数のボンディン
グパッドとを備え、 前記内部論理ゲート部が１個又は複数個の第１導電型ト
ランジスタと、１個又は複数個の第２導電型トランジス
タから構成される基本セルを規則正しくアレイ状に配列
したゲートアレイにおいて、 上記トランジスタのゲートの配列ピッチと第２層目の金
属配線の配線ピッチが異なることにより上記基本セル内
の第１導電型のソース及びドレイン領域の数または第２
導電型のソース及びドレイン領域の数より、該基本セル
領域内にあるゲート，ソース，ドレインを含むトランジ
スタ部上を基本セルの配列方向と垂直な方向に走ること
が可能な第２層目の金属配線の本数が多く、 上記該基本セル領域内にあるゲート，ソース，ドレイン
を含むトランジスタ部上を基本セルの配列方向と垂直な
方向に走ることが可能な第２層目の金属配線のうち少な
くとも１本は電源線または接地線であり、内部論理ゲー
ト部の電源，接地配線構造は網目状となっていることを
特徴とするゲートアレイ。 - 【請求項２】半導体チップ上の中央部に設けられた内部
論理ゲート部と、 複数の入出力バッファセルが前記内部論理ゲート部を取
り囲むように設けられた入出力バッファ部と、 前記複数の入出力バッファセルに対応して前期半導体チ
ップ上に外周部にそれぞれ設けられた複数のボンディン
グパッドとを備え、 前記内部論理ゲート部が１個又は複数個の第１導電型ト
ランジスタと、１個又は複数個の第２導電型トランジス
タから構成される基本セルを規則正しくアレイ状に配列
したゲートアレイにおいて、 上記トランジスタのゲートの配列ピッチと第２層目の金
属配線の配線ピッチが異なることにより上記基本セル内
の第１導電型のソース及びドレイン領域の数または第２
導電型のソース及びドレイン領域の数より、該基本セル
領域内にあるゲート，ソース，ドレインを含むトランジ
スタ部上を基本セルの配列方向と垂直な方向に走ること
が可能な第２層目の金属配線の本数が多く、 上記該基本セル領域内にあるゲート，ソース，ドレイン
を含むトランジスタ部上を基本セルの配列方向と垂直な
方向に走ることが可能な第２層目の金属配線のうち少な
くとも１本は、通過する下にあるマクロセルの入出力信
号線と電気的に接続しないフィードスルー配線であるこ
とを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148933A JP2997479B2 (ja) | 1989-06-12 | 1989-06-12 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148933A JP2997479B2 (ja) | 1989-06-12 | 1989-06-12 | ゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312963A JPH0312963A (ja) | 1991-01-21 |
| JP2997479B2 true JP2997479B2 (ja) | 2000-01-11 |
Family
ID=15463907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148933A Expired - Lifetime JP2997479B2 (ja) | 1989-06-12 | 1989-06-12 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2997479B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583493B2 (en) | 2015-04-08 | 2017-02-28 | Samsung Electronics Co., Ltd. | Integrated circuit and semiconductor device |
| US10132865B2 (en) | 2015-08-17 | 2018-11-20 | Samsung Electronics Co., Ltd. | Semiconductor chip, test system, and method of testing the semiconductor chip |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004342757A (ja) | 2003-05-14 | 2004-12-02 | Toshiba Corp | 半導体集積回路及びその設計方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127348A (ja) * | 1982-01-25 | 1983-07-29 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
| JPS6055641A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | Ｍｏｓ型シリコン集積回路素子 |
| JPS61139044A (ja) * | 1984-12-12 | 1986-06-26 | Toshiba Corp | 半導体集積回路装置 |
| JPS62183140A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-06-12 JP JP1148933A patent/JP2997479B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583493B2 (en) | 2015-04-08 | 2017-02-28 | Samsung Electronics Co., Ltd. | Integrated circuit and semiconductor device |
| US9905561B2 (en) | 2015-04-08 | 2018-02-27 | Samsung Electronics Co., Ltd. | Integrated circuit and semiconductor device |
| US10132865B2 (en) | 2015-08-17 | 2018-11-20 | Samsung Electronics Co., Ltd. | Semiconductor chip, test system, and method of testing the semiconductor chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312963A (ja) | 1991-01-21 |
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