JPH0312963A - ゲートアレイ - Google Patents
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- JPH0312963A JPH0312963A JP14893389A JP14893389A JPH0312963A JP H0312963 A JPH0312963 A JP H0312963A JP 14893389 A JP14893389 A JP 14893389A JP 14893389 A JP14893389 A JP 14893389A JP H0312963 A JPH0312963 A JP H0312963A
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- 239000002184 metal Substances 0.000 claims abstract 5
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000872 buffer Substances 0.000 claims description 4
- 239000011295 pitch Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 13
- 238000002955 isolation Methods 0.000 description 12
- 230000010354 integration Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は論理ゲートを構成するだめの１〜ランジスタ
をアレイ状に配したマスクスライス方式のＣＭＯ３型Ｏ
３回路装置に関するものである。
をアレイ状に配したマスクスライス方式のＣＭＯ３型Ｏ
３回路装置に関するものである。
短期間に多くの品種の論理集積回路装置を実現する方法
としてマスクスライス方式の製造方式によるゲートアレ
イが知られている。マスクスライス方式とはマスク工程
で予め各品種共通のトランジスタを形成しておき、スラ
イス工程でトランジスタ間に品種毎の所要の結線を施し
て所望の論理集積回路装置を実現するものである。
としてマスクスライス方式の製造方式によるゲートアレ
イが知られている。マスクスライス方式とはマスク工程
で予め各品種共通のトランジスタを形成しておき、スラ
イス工程でトランジスタ間に品種毎の所要の結線を施し
て所望の論理集積回路装置を実現するものである。
第７図はゲートアイソレーション方式を採用した従来の
ゲートアレイの基本セルを配列した図であり、図におい
て、５１は基本セル、５２はｐ型ＭＯ３）ランジスタの
ゲート、５３はｎ型ソース／ドレイン領域、５４はｎ型
ＭＯ３）ランジスタのゲート、５５はｎ型ソース／ドレ
イン領域である。基本セル５１ば１個のｐ型ＭＯ３＋−
ランジスタと１個のｎ型ＭＯＳトランジスタのペアとか
らなり、規則正しく同一ピッチで配列されている。
ゲートアレイの基本セルを配列した図であり、図におい
て、５１は基本セル、５２はｐ型ＭＯ３）ランジスタの
ゲート、５３はｎ型ソース／ドレイン領域、５４はｎ型
ＭＯ３）ランジスタのゲート、５５はｎ型ソース／ドレ
イン領域である。基本セル５１ば１個のｐ型ＭＯ３＋−
ランジスタと１個のｎ型ＭＯＳトランジスタのペアとか
らなり、規則正しく同一ピッチで配列されている。
この方式において、第２図に示すような３人力ＮＡＮＤ
ゲート回路を実現する場合、第８図に示すレイアウトパ
ターンになる。
ゲート回路を実現する場合、第８図に示すレイアウトパ
ターンになる。
第８図において、５６，５７，５８．５９はそれぞれ第
１層配線によるＡ入力端子、Ｂ入力端子Ｃ入力端子、Ｙ
出力端子であり、６０は第１層配線による電源、６１ば
第１層配線による接地、６２．６３，６４．６５はそれ
ぞれへ入力端子、Ｂ入力端子、Ｃ入力端子、Ｙ出力端子
から配線領域へ引き出すための第２層配線、６６は第１
層配線とソースまたはドレインまたはゲートとコンタク
トをとるためのホール、６７は第１層配線と第２層配線
とのコンタクトをとるためのボール（スル６５のピッチ
は基本セル１の配列ピッチと同一であるので、このマク
ロセル領域６８内では入出力端子分の縦配線領域しかな
い。
１層配線によるＡ入力端子、Ｂ入力端子Ｃ入力端子、Ｙ
出力端子であり、６０は第１層配線による電源、６１ば
第１層配線による接地、６２．６３，６４．６５はそれ
ぞれへ入力端子、Ｂ入力端子、Ｃ入力端子、Ｙ出力端子
から配線領域へ引き出すための第２層配線、６６は第１
層配線とソースまたはドレインまたはゲートとコンタク
トをとるためのホール、６７は第１層配線と第２層配線
とのコンタクトをとるためのボール（スル６５のピッチ
は基本セル１の配列ピッチと同一であるので、このマク
ロセル領域６８内では入出力端子分の縦配線領域しかな
い。
第８図はゲートアイソレーション方式による３人力ＮＡ
ＮＤゲートのレイアウトパターンであるが、酸化膜分離
方式による従来の３人力ＮＡＮ Ｄゲートのレイアウト
パターンを第９図に示す。７２はｎ型ＭＯＳトランジス
タのゲート、７３はｎ型ソース／ドレイン領域、７４は
ｎ型ＭＯ３）ランジスタのゲート、７５はｎ型ソース／
ドレイン領域、７６．７７．７８．７９はそれぞれ第１
層配線による３人力ＮＡＮＤゲートのへ入力端子。
ＮＤゲートのレイアウトパターンであるが、酸化膜分離
方式による従来の３人力ＮＡＮ Ｄゲートのレイアウト
パターンを第９図に示す。７２はｎ型ＭＯＳトランジス
タのゲート、７３はｎ型ソース／ドレイン領域、７４は
ｎ型ＭＯ３）ランジスタのゲート、７５はｎ型ソース／
ドレイン領域、７６．７７．７８．７９はそれぞれ第１
層配線による３人力ＮＡＮＤゲートのへ入力端子。
Ｂ入力端子、Ｃ入力端子、Ｙ出力端子、８０は第１層配
線による電源線、８１は第１層配線による接地線、８２
，８３，８４．８５はそれぞれＣ入力端子、Ｙ出力端子
、Ｂ入力端子、Ａ入力端子から配線チャネル領域へ引き
出すための第２層配線、８６は第１層配線とソース／ド
レイン領域とのコンタクトをとるためのホール１．８７
は第１層配線と第２層配線をつなぐためのホール（スル
ーホール）、８８は酸化膜分離方式による３人力ＮＡＮ
Ｄゲートのマクロセル領域である。第２層配線８２．８
３，８４．８５のピッチはソース／ドレイン領域のピッ
チと同一であり、第９図において３人力ＮＡＮＤゲート
のマクロセル領域内には入出力端子分の縦配線領域しか
ない。
線による電源線、８１は第１層配線による接地線、８２
，８３，８４．８５はそれぞれＣ入力端子、Ｙ出力端子
、Ｂ入力端子、Ａ入力端子から配線チャネル領域へ引き
出すための第２層配線、８６は第１層配線とソース／ド
レイン領域とのコンタクトをとるためのホール１．８７
は第１層配線と第２層配線をつなぐためのホール（スル
ーホール）、８８は酸化膜分離方式による３人力ＮＡＮ
Ｄゲートのマクロセル領域である。第２層配線８２．８
３，８４．８５のピッチはソース／ドレイン領域のピッ
チと同一であり、第９図において３人力ＮＡＮＤゲート
のマクロセル領域内には入出力端子分の縦配線領域しか
ない。
第１０図は配置配線後のゲートアレイの内部頭載の一部
分を示す。８９はマクロセルが配置されるマクロセル段
、９０は配線チャネル領域、９１はマクロセル入出力端
子、９２はフィードスルー配線、９３は信号配線である
。第８図、第９図に示したように３人力ＮＡＮＤゲート
のようなプリミティブゲートは縦にマクロセルを横切る
配線（第２層配線によるフィードスルー）がほとんどな
いので、これらプリミティブゲートがすき間なく配置さ
れると第１０図のようにほとんど入出力端子分の領域し
かなく、配線が集中して配線チャネル領域が増えたり、
長く迂回してしまう配線９３などが生じてしまう。これ
は集積度の低下や配線長の増加による遅延時間の増大に
つながってしまう。
分を示す。８９はマクロセルが配置されるマクロセル段
、９０は配線チャネル領域、９１はマクロセル入出力端
子、９２はフィードスルー配線、９３は信号配線である
。第８図、第９図に示したように３人力ＮＡＮＤゲート
のようなプリミティブゲートは縦にマクロセルを横切る
配線（第２層配線によるフィードスルー）がほとんどな
いので、これらプリミティブゲートがすき間なく配置さ
れると第１０図のようにほとんど入出力端子分の領域し
かなく、配線が集中して配線チャネル領域が増えたり、
長く迂回してしまう配線９３などが生じてしまう。これ
は集積度の低下や配線長の増加による遅延時間の増大に
つながってしまう。
また、第７図、第８図に示したゲートアイソレーション
方式においては基本セル配列方向にマクロセルのセル幅
が連続的に変わる構造であり、第２層配線によるフィー
ドスルー領域が十分にはないので、第１１図に示すよう
に太い第２層配線による電源、接地配線が必要である。
方式においては基本セル配列方向にマクロセルのセル幅
が連続的に変わる構造であり、第２層配線によるフィー
ドスルー領域が十分にはないので、第１１図に示すよう
に太い第２層配線による電源、接地配線が必要である。
ここで、４６は半導体チップ、４７は入出力領域、９４
は基本セルが配列されている内部領域、９５は第２層配
線による電源、接地線、９６は機能ブロックである。電
源配線９５がチップ内部９４上に数本走っているので、
大きいマクロセルやビッグセルのような機能ブロック９
６のサイズや配置される位置はこれら電源配線間に制約
を受ける。
は基本セルが配列されている内部領域、９５は第２層配
線による電源、接地線、９６は機能ブロックである。電
源配線９５がチップ内部９４上に数本走っているので、
大きいマクロセルやビッグセルのような機能ブロック９
６のサイズや配置される位置はこれら電源配線間に制約
を受ける。
従来のゲートアレイにおける基本セルは以上のように構
成されているので、マクロセル上を横切る第２層配線の
フィードスルー領域が少なく、配線の局所混雑が起こっ
て配線チャネル領域が増加したり、配線が迂回して長く
なることが生じるため、プリミティブゲートのようなマ
クロセルでも十分なフィードスルー領域を確保する必要
がある。
成されているので、マクロセル上を横切る第２層配線の
フィードスルー領域が少なく、配線の局所混雑が起こっ
て配線チャネル領域が増加したり、配線が迂回して長く
なることが生じるため、プリミティブゲートのようなマ
クロセルでも十分なフィードスルー領域を確保する必要
がある。
また、太い第２層配線による電源１接地線が必要な構造
であったため、フレキシブルなチップレイアウトができ
ないなどの問題点があった。
であったため、フレキシブルなチップレイアウトができ
ないなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、フィードスルー領域を十分確保できるととも
に、網目状の電源配線構造ができる基本セルを配列した
ゲートアレイを得ることを目的とする。
たもので、フィードスルー領域を十分確保できるととも
に、網目状の電源配線構造ができる基本セルを配列した
ゲートアレイを得ることを目的とする。
［課題を解決するための手段］
この発明に係るゲートアレイは基本セル又は基本セル内
のトランジスタの配列ピッチを多少広げてマクロセル上
を横切るフィードスルー領域を増やすとともに、増加し
たフィードスルー領域の一部を電源、接地配線にして網
目状の電源配線構造をとったものである。
のトランジスタの配列ピッチを多少広げてマクロセル上
を横切るフィードスルー領域を増やすとともに、増加し
たフィードスルー領域の一部を電源、接地配線にして網
目状の電源配線構造をとったものである。
この発明におけるマクロセルは基本セルの配列ピッチが
多少広がることにより、セル領域は太きくなるが入出力
端子以外の縦にマクロセルを通過する配線が増加し、ゲ
ート当たりの配線領域が増加する。また増加するフィー
ドスルー領域の一部を電源配線にすることにより、チッ
プ内部に走る電源は細かい網目状の構造となる。
多少広がることにより、セル領域は太きくなるが入出力
端子以外の縦にマクロセルを通過する配線が増加し、ゲ
ート当たりの配線領域が増加する。また増加するフィー
ドスルー領域の一部を電源配線にすることにより、チッ
プ内部に走る電源は細かい網目状の構造となる。
以下、この発明の一実施例を図に説明する。
第１図において、１は基本セル領域、２はｐ型ＭＯ３）
ランジスタのゲート、３はＰ型ＭＯ３Ｉ−ランジスタの
ソース／ドレイン領域、４はｎ型ＭＯＳ）ランジスタの
ゲート、５はｎ型ＭＯＳ）ランジスタのソース／ドレイ
ン領域である。
ランジスタのゲート、３はＰ型ＭＯ３Ｉ−ランジスタの
ソース／ドレイン領域、４はｎ型ＭＯＳ）ランジスタの
ゲート、５はｎ型ＭＯＳ）ランジスタのソース／ドレイ
ン領域である。
基本セル１ば１個のｐ型ＭＯ３）ランジスクと１個のｎ
型ＭＯＳ）ランジスタから構成されており、従来の基本
セル５１に比べてその配列ピッチは大きくなっている。
型ＭＯＳ）ランジスタから構成されており、従来の基本
セル５１に比べてその配列ピッチは大きくなっている。
この基本セル１はチップ内部の領域にアレイ状に配列さ
れており、第２図に示すような３人力ＮＡＮＤゲートの
マクロセルを実現すると、第３図に示すようなレイアウ
トパターンになる。
れており、第２図に示すような３人力ＮＡＮＤゲートの
マクロセルを実現すると、第３図に示すようなレイアウ
トパターンになる。
第３図はゲートアイソレーション方式を使った本発明に
よる３人力ＮＡＮＤゲートである。６７．８．９はそれ
ぞれ第１層配線による３人力ＮＡＮＤゲートのＡ入力端
子、Ｂ入力端子、Ｃ入力端子、Ｙ出力端子、１０は第１
層配線による電源線、１１は第１層配線による接地線、
１２．１４１５１７はそれぞれ３人力ＮＡＮＤのマクロ
セルの入出力端子から配線領域へ引き出すだめの第２層
配線、１３，１６はマクロセル２０」二を通過する第２
層配線によるフィードスルー、１８は第１層配線とソー
ス／ドレイン領域またはトランジスタのゲートとコンタ
クトをとるためのホール、１９は第１層配線と第２層配
線とをつなぐためのホール（スルーホール）である。
よる３人力ＮＡＮＤゲートである。６７．８．９はそれ
ぞれ第１層配線による３人力ＮＡＮＤゲートのＡ入力端
子、Ｂ入力端子、Ｃ入力端子、Ｙ出力端子、１０は第１
層配線による電源線、１１は第１層配線による接地線、
１２．１４１５１７はそれぞれ３人力ＮＡＮＤのマクロ
セルの入出力端子から配線領域へ引き出すだめの第２層
配線、１３，１６はマクロセル２０」二を通過する第２
層配線によるフィードスルー、１８は第１層配線とソー
ス／ドレイン領域またはトランジスタのゲートとコンタ
クトをとるためのホール、１９は第１層配線と第２層配
線とをつなぐためのホール（スルーホール）である。
また上記実施例ではゲートアイソレーション方式のマク
ロセルについて述べたが、酸化膜分離方式のマクロセル
についても本発明は適用できる。
ロセルについて述べたが、酸化膜分離方式のマクロセル
についても本発明は適用できる。
第４図は酸化膜分離方式のゲートアレイの場合に適用し
た例を示す。第１層配線２６．２７．２８２９はそれぞ
れ第２図に示した３人力ＮＡＮＤゲ−トのへ入力端子、
Ｂ入力端子、Ｃ入力端子、Ｙ出力端子、３０は第１層配
線による電源線、３１は第１層配線による接地線、３３
．３４，３５゜３７は第２層配線による３人力ＮＡＮＤ
ゲートの入出力端子、３２．３６はマクロセル４ｏの上
を通過する第２層配線によるフィードスルー、３８は第
１層配線と各トランジスタのゲート及びソース／ドレイ
ン領域とコンタクトをとるためのホール、３９はスルー
ホールである。
た例を示す。第１層配線２６．２７．２８２９はそれぞ
れ第２図に示した３人力ＮＡＮＤゲ−トのへ入力端子、
Ｂ入力端子、Ｃ入力端子、Ｙ出力端子、３０は第１層配
線による電源線、３１は第１層配線による接地線、３３
．３４，３５゜３７は第２層配線による３人力ＮＡＮＤ
ゲートの入出力端子、３２．３６はマクロセル４ｏの上
を通過する第２層配線によるフィードスルー、３８は第
１層配線と各トランジスタのゲート及びソース／ドレイ
ン領域とコンタクトをとるためのホール、３９はスルー
ホールである。
第３図、第４図に示したようにマクロセル２゜及び４０
内には第２層配線による入出力端子領域以外にそれぞれ
２本分の第２層配線フィードスルー領域１３．１６，３
２．３６が確保されている。
内には第２層配線による入出力端子領域以外にそれぞれ
２本分の第２層配線フィードスルー領域１３．１６，３
２．３６が確保されている。
第５図は第１図に示した基本セルの配列を簡略化して表
わしたものである。４１はマクロセルが配置される基本
セル段、４２はマクロセル間を結ぶ信号配線領域、４３
は第２層配線トランク領域、４４はマクロセルの入出力
端子が置かれる可能な位置、４５はフィードスルとなり
得る領域である。
わしたものである。４１はマクロセルが配置される基本
セル段、４２はマクロセル間を結ぶ信号配線領域、４３
は第２層配線トランク領域、４４はマクロセルの入出力
端子が置かれる可能な位置、４５はフィードスルとなり
得る領域である。
この場合には２つの基本セルの幅で３本分の第２層配線
が通ることができ、入出力端子用に第２層配線領域を使
ったとしても基本セル２個につき、１本のフィードスル
ーが必ず確保される。よってどのようなマクロセルがす
き間なく配置されても必ずフィードスルーが１本以上あ
るので、マクロセル上を第２層配線で横切ることができ
、配線混雑も起こらず、集積度が向上し、また配線長も
短くなり、スピードも速くなる。
が通ることができ、入出力端子用に第２層配線領域を使
ったとしても基本セル２個につき、１本のフィードスル
ーが必ず確保される。よってどのようなマクロセルがす
き間なく配置されても必ずフィードスルーが１本以上あ
るので、マクロセル上を第２層配線で横切ることができ
、配線混雑も起こらず、集積度が向上し、また配線長も
短くなり、スピードも速くなる。
第６図は本発明を実施した場合のゲートアレイの一例で
ある。４６はチップ、４７は入出カバソファ領域、４８
は本発明による基本セル１が配列された内部コア領域、
４９は第２層配線による電源接地線、５０は機能ブロッ
クである。
ある。４６はチップ、４７は入出カバソファ領域、４８
は本発明による基本セル１が配列された内部コア領域、
４９は第２層配線による電源接地線、５０は機能ブロッ
クである。
第５図に示したようにフィードスルーが十分確保できる
ので、その一部を電源及び接地線４９に割り当てること
によって第６図に示すような縦に走る細かい電源、接地
配線構造をゲートアイソレーション方式のゲートアレイ
でも採用することができ、機能ブロック５０のような大
きいマクロセルでもチップ内部のどこにでも制約なしに
配置で１ ２ きる。また、どんなサイズのマクロセルも配置できる。
ので、その一部を電源及び接地線４９に割り当てること
によって第６図に示すような縦に走る細かい電源、接地
配線構造をゲートアイソレーション方式のゲートアレイ
でも採用することができ、機能ブロック５０のような大
きいマクロセルでもチップ内部のどこにでも制約なしに
配置で１ ２ きる。また、どんなサイズのマクロセルも配置できる。
そのためチップレイアウトがフレキシブルになり、集積
度も向上する。
度も向上する。
なお第１層配線による電源、接地線は各マクロセル段に
走っているので、細かい網目状電源構造となる。
走っているので、細かい網目状電源構造となる。
〔発明の効果］
以上のように、この発明によれば基本セルの幅を多少広
げ、フィードスルー領域を基本セル２個につき１本必ず
確保するようにしたので、３人力ＮＡＮＤゲートのよう
なプリミティブゲートでもフィートスルー領域があり、
配線の局所混雑を避けることができ、基本セル領域が広
がる以上に集積度を向上できる効果がある。
げ、フィードスルー領域を基本セル２個につき１本必ず
確保するようにしたので、３人力ＮＡＮＤゲートのよう
なプリミティブゲートでもフィートスルー領域があり、
配線の局所混雑を避けることができ、基本セル領域が広
がる以上に集積度を向上できる効果がある。
また、配線長が短くなるというスピード向上の効果や細
かい網目状の電源構造によってチップレイアウトがフレ
キシブルになり、集積度を向上できる効果がある。
かい網目状の電源構造によってチップレイアウトがフレ
キシブルになり、集積度を向上できる効果がある。
第１図はこの発明の一実施例による基本セルを示す図、
第２図は３人力ＮＡＮＤゲートの回路図、第３図はこの
発明の一実施例によるデー１〜アイソレーシヨン方式の
３人力ＮＡＮＤゲートのマクロセルを示す図、第４図は
この発明の他の実施例による酸化膜分離方式の３人力Ｎ
ＡＮＤゲートのマクロセルを示す図、第５図はこの発明
における基本セルを配列した部分図、第６図はこの発明
のゲートアレイの全体図、第７図は従来のゲートアイソ
レーション方式の基本セルを示す図、第８図は従来のゲ
ートアイソレーション方式を使った３人力ＮＡＮＤゲー
トのマクロセルを示す図、第９図は従来の酸化膜分離方
式を使った３人力ＮＡＮＤゲートのマクロセルを示す図
、第１０図は従来のゲートアレイの配置配線結果の部分
図、第１１図は従来のゲートアレイのチップ全体図であ
る。 １は基本セル領域、２はＰ型ＭＯＳトランジスタのゲー
ト、３はｐ型ＭＯ３）ランジスタのソース／ドレイン領
域、４はｎ型ＭＯ３）ランジスタのゲート、５はｎ型Ｍ
Ｏ３Ｉ−ランジスタのソース／ドレイン領域である。６
．７，８．９はそれぞれ３ ４ 第１層配線による３人力ＮＡＮＤケートのＡ入力端子、
Ｂ入力端子２ Ｃ入力端子、Ｙ出力端子、１０は第１層
配線による電源線、１１は第１層配線による接地線、１
２，１４．１５．１７はそれぞれ３人力ＮＡＮＤのマク
ロセルの入出力端子から配線領域へ引き出すための第２
層配線、１３，１６はマクロセル２０上を通過する第２
層配線によるフィードスルー、１８は第１層配線とソー
ス／ドレイン領域またはトランジスタのゲートとコンタ
クトをとるためのボール、１９は第１層配線と第２層配
線とをつなくためのホール（スルーホール）である。２
６，２７．２８，２９は第１層配線によるそれぞれ第２
図に示した３人力ＮＡＮＤゲートのへ入力端子、Ｂ入力
端子、Ｃ入力端子Ｙ出力端子、３０は第１層配線による
電源線、３１は第１層配線による接地線、３３，３４．
３５３７は第２層配線による３人力ＮＡＮＤゲートの入
出力端子、３２．３６はマクロセル４０の上を通過する
第２層配線によるフィードスルー、３８は第１層配線と
各トランジスタのゲート及びソース／ドレイン領域とコ
ンタクトをとるためのホール、３９ばスルーホールであ
る。４１はマクロセルが配置される基本セル段、４２は
マクロセル間を結ぶ信号配線領域、４３は第２層配線ト
ラック領域、４４はマクロセルの入出力端子が置かれる
可能な位’５７．４５はフィードスルとなり得る領域で
ある。４６はチップ、４７は入出力バッファ領域、４８
は本発明による基本セル１が配列された内部コア領域、
４９は第２層配線による電源接地線、５０は機能ブロッ
クである。 なお図中同一符号は同−又は相当部分を示す。
第２図は３人力ＮＡＮＤゲートの回路図、第３図はこの
発明の一実施例によるデー１〜アイソレーシヨン方式の
３人力ＮＡＮＤゲートのマクロセルを示す図、第４図は
この発明の他の実施例による酸化膜分離方式の３人力Ｎ
ＡＮＤゲートのマクロセルを示す図、第５図はこの発明
における基本セルを配列した部分図、第６図はこの発明
のゲートアレイの全体図、第７図は従来のゲートアイソ
レーション方式の基本セルを示す図、第８図は従来のゲ
ートアイソレーション方式を使った３人力ＮＡＮＤゲー
トのマクロセルを示す図、第９図は従来の酸化膜分離方
式を使った３人力ＮＡＮＤゲートのマクロセルを示す図
、第１０図は従来のゲートアレイの配置配線結果の部分
図、第１１図は従来のゲートアレイのチップ全体図であ
る。 １は基本セル領域、２はＰ型ＭＯＳトランジスタのゲー
ト、３はｐ型ＭＯ３）ランジスタのソース／ドレイン領
域、４はｎ型ＭＯ３）ランジスタのゲート、５はｎ型Ｍ
Ｏ３Ｉ−ランジスタのソース／ドレイン領域である。６
．７，８．９はそれぞれ３ ４ 第１層配線による３人力ＮＡＮＤケートのＡ入力端子、
Ｂ入力端子２ Ｃ入力端子、Ｙ出力端子、１０は第１層
配線による電源線、１１は第１層配線による接地線、１
２，１４．１５．１７はそれぞれ３人力ＮＡＮＤのマク
ロセルの入出力端子から配線領域へ引き出すための第２
層配線、１３，１６はマクロセル２０上を通過する第２
層配線によるフィードスルー、１８は第１層配線とソー
ス／ドレイン領域またはトランジスタのゲートとコンタ
クトをとるためのボール、１９は第１層配線と第２層配
線とをつなくためのホール（スルーホール）である。２
６，２７．２８，２９は第１層配線によるそれぞれ第２
図に示した３人力ＮＡＮＤゲートのへ入力端子、Ｂ入力
端子、Ｃ入力端子Ｙ出力端子、３０は第１層配線による
電源線、３１は第１層配線による接地線、３３，３４．
３５３７は第２層配線による３人力ＮＡＮＤゲートの入
出力端子、３２．３６はマクロセル４０の上を通過する
第２層配線によるフィードスルー、３８は第１層配線と
各トランジスタのゲート及びソース／ドレイン領域とコ
ンタクトをとるためのホール、３９ばスルーホールであ
る。４１はマクロセルが配置される基本セル段、４２は
マクロセル間を結ぶ信号配線領域、４３は第２層配線ト
ラック領域、４４はマクロセルの入出力端子が置かれる
可能な位’５７．４５はフィードスルとなり得る領域で
ある。４６はチップ、４７は入出力バッファ領域、４８
は本発明による基本セル１が配列された内部コア領域、
４９は第２層配線による電源接地線、５０は機能ブロッ
クである。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）半導体チップ上の中央部に設けられた内部論理ゲ
ート部と、 複数の入出力バッファセルが前記内部論理ゲート部を取
り囲むように設けられた入出力バッファ部と、 前記複数の入出力バッファセルに対応して前記半導体チ
ップ上の外周部にそれぞれ設けられた複数のボンディン
グパッドとを備え、 前記内部論理ゲート部が１個又は複数個の第１導電型ト
ランジスタと、１個又は複数個の第２導電型トランジス
タから構成される基本セルを規則正しくアレイ状に配列
した半導体集積回路装置において、 該基本セル内の第１導電型のソース及びドレイン領域の
数または第２導電型のソース及びドレイン領域の数より
、該基本セル領域上を基本セルの配列方向と垂直な方向
に走ることが可能な第２層目の金属配線の本数が多いこ
とを特徴とするゲートアレイ。 - （２）前記第１項記載の半導体集積回路装置において、 該基本セル内の第１導電型のソース及びドレイン領域の
数または第２導電型のソース及びドレイン領域の数より
本数の多い、該基本セル領域上を基本セルの配列と垂直
な方向に走ることが可能な第２層目の金属配線のうち、
少なくとも１本は電源線または接地線であり、内部論理
ゲート部の電源接地配線構造は網目状となっていること
を特徴とするゲートアレイ。 - （３）前記第１項記載の半導体集積回路装置において、 該基本セル内の第１導電型のソース及びドレイン領域の
数または第２導電型のソース及びドレイン領域の数より
本数の多い、該基本セル領域上を基本セルの配列方向と
垂直な方向に走ることが可能な第２層目の金属配線のう
ち少なくとも一本は、通過する下にあるマクロセルの入
出力信号配線と電気的に接続しないフィードスルー配線
であることを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148933A JP2997479B2 (ja) | 1989-06-12 | 1989-06-12 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148933A JP2997479B2 (ja) | 1989-06-12 | 1989-06-12 | ゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312963A true JPH0312963A (ja) | 1991-01-21 |
| JP2997479B2 JP2997479B2 (ja) | 2000-01-11 |
Family
ID=15463907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148933A Expired - Lifetime JP2997479B2 (ja) | 1989-06-12 | 1989-06-12 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2997479B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205191B2 (en) | 2003-05-14 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of designing the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583493B2 (en) | 2015-04-08 | 2017-02-28 | Samsung Electronics Co., Ltd. | Integrated circuit and semiconductor device |
| KR102342851B1 (ko) | 2015-08-17 | 2021-12-23 | 삼성전자주식회사 | 반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127348A (ja) * | 1982-01-25 | 1983-07-29 | Mitsubishi Electric Corp | 大規模半導体集積回路装置 |
| JPS6055641A (ja) * | 1983-09-07 | 1985-03-30 | Agency Of Ind Science & Technol | Ｍｏｓ型シリコン集積回路素子 |
| JPS61139044A (ja) * | 1984-12-12 | 1986-06-26 | Toshiba Corp | 半導体集積回路装置 |
| JPS62183140A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-06-12 JP JP1148933A patent/JP2997479B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7205191B2 (en) | 2003-05-14 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of designing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2997479B2 (ja) | 2000-01-11 |
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