JPS6247149A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS6247149A JPS6247149A JP18819785A JP18819785A JPS6247149A JP S6247149 A JPS6247149 A JP S6247149A JP 18819785 A JP18819785 A JP 18819785A JP 18819785 A JP18819785 A JP 18819785A JP S6247149 A JPS6247149 A JP S6247149A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- interval
- grid lines
- wirings
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 9
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000002699 waste material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- 229920000742 Cotton Polymers 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
マトリックス状に直交する多層配線構造であって、従来
の間隔Ｗをもった第１配線予定線に対して、更に、間隔
（ｎ＋２）×ｗをもった第２配線予定線を前記第１配線
予定線の間隔Ｗの中央に予定し、両者を合成した実配線
を設ける。
の間隔Ｗをもった第１配線予定線に対して、更に、間隔
（ｎ＋２）×ｗをもった第２配線予定線を前記第１配線
予定線の間隔Ｗの中央に予定し、両者を合成した実配線
を設ける。
［産業上の利用分野］
本発明は半導体集積回路装置の製造方法に係り、特にゲ
ートアレイにおける配線のレイアウトに関する。
ートアレイにおける配線のレイアウトに関する。
ゲートアレイは論理回路の基本となるゲー１−をＬＳＩ
チップ」二でマトリックス状に配置したもので、規則正
しく配列される構造となるから、その設計が単純化でき
るメリットがある。
チップ」二でマトリックス状に配置したもので、規則正
しく配列される構造となるから、その設計が単純化でき
るメリットがある。
しかし、ゲートアレイが１万個を越える規模になると、
チップが大形化してゲ＝１・間の配線が長くなり、配線
の抵抗成分がゲートの動作スピードに悪影響を与える。
チップが大形化してゲ＝１・間の配線が長くなり、配線
の抵抗成分がゲートの動作スピードに悪影響を与える。
従って、高築積ゲートアレイでは、配線の抵抗が増加し
ないように、十分に配慮されなければならない。
ないように、十分に配慮されなければならない。
［従来の技術］
ゲートアレイ方式のＬＳＩとは、チップ上にＮＡＮＤあ
るいはＮＯＲなどの論理ゲートに相当する基本セルをマ
トリックス状（格子状）に整列（アレイ）させており、
マスクスライスと呼ばれる構成方法が採られている。
るいはＮＯＲなどの論理ゲートに相当する基本セルをマ
トリックス状（格子状）に整列（アレイ）させており、
マスクスライスと呼ばれる構成方法が採られている。
マスクスライスとは基本セルを予めチップ上に形成して
おき、セル間の配線設計だジノで、所望のＬＳＩが得ら
れる方式で、フルカスタム品と違って、製品の開発・製
作が速くなると云う特徴がある。
おき、セル間の配線設計だジノで、所望のＬＳＩが得ら
れる方式で、フルカスタム品と違って、製品の開発・製
作が速くなると云う特徴がある。
このようなゲートアレイ方式のＬＳＩチップの概要図を
第３図に示しており、Ｃは基本セル、 ｌ１０Ｃは周辺
回路セル、Ｐばボンディングパノドである。基本セルの
間隙Ｓをチャネル領域と呼んでおり、第１Ｎ目の配線は
このセル間のチャネル領域に形成される。但し、配線の
うち、電源やグラウンドの配線は基本セルの特性を満た
ずように、予め定まっている。しかし、信号配線はカス
タマ−の要求によって、色々と変更がある。
第３図に示しており、Ｃは基本セル、 ｌ１０Ｃは周辺
回路セル、Ｐばボンディングパノドである。基本セルの
間隙Ｓをチャネル領域と呼んでおり、第１Ｎ目の配線は
このセル間のチャネル領域に形成される。但し、配線の
うち、電源やグラウンドの配線は基本セルの特性を満た
ずように、予め定まっている。しかし、信号配線はカス
タマ−の要求によって、色々と変更がある。
第４図は、高集積ＬＳＩにおける信号配線を設しノたゲ
ートアレイの部分図を示しており、Ｃは基本セル、■は
１層目のチャネル領域】Ｓに設けた補助信号配線、２は
２層目に設けた主信月配線、 ２Ｓは２層Ｌ１のチャネ
ル領域である。図のように、補助配線を設けるのは、ゲ
ートアレイの規模が大きくなり、チップが人形化してゲ
ート配線が長くなってきたからで、配線の延長によるシ
リーズ抵抗の増加を抑制して、動作のスピードアップを
図ること力く目的である。
ートアレイの部分図を示しており、Ｃは基本セル、■は
１層目のチャネル領域】Ｓに設けた補助信号配線、２は
２層目に設けた主信月配線、 ２Ｓは２層Ｌ１のチャネ
ル領域である。図のように、補助配線を設けるのは、ゲ
ートアレイの規模が大きくなり、チップが人形化してゲ
ート配線が長くなってきたからで、配線の延長によるシ
リーズ抵抗の増加を抑制して、動作のスピードアップを
図ること力く目的である。
このようにして、配線のシリーズ抵抗成分を小さくする
と、当然、デー１−アレイは動作がスピードアンプする
。しかし、動作遅延のもう一つの原因に配線客足の増加
があり、それにＩＩセルをパワーアップしたり、また、
特殊な位置のセル（例えば、配線長の長くなる位置のセ
ル）はダブルゲー１〜のセルに形成するなどの対策が採
られている。
と、当然、デー１−アレイは動作がスピードアンプする
。しかし、動作遅延のもう一つの原因に配線客足の増加
があり、それにＩＩセルをパワーアップしたり、また、
特殊な位置のセル（例えば、配線長の長くなる位置のセ
ル）はダブルゲー１〜のセルに形成するなどの対策が採
られている。
しかし、これらの対策はシミュレーションの結果による
と、容量の減少には優れた効果があるが、抵抗成分にば
余り影口がないことが判ってきた。
と、容量の減少には優れた効果があるが、抵抗成分にば
余り影口がないことが判ってきた。
［発明が解決しようとする問題点］
ところで、これらの信号配線は、ＣＡＤシステム（Ｃｏ
ｍｐｕｔｏｒ Ａｉｄ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍ）
を用いて、チャネル領域に自動配線される。その配線法
にチャネル配線手法がある。それは、通常、配線形成の
プロセスより定まる配線間の最小ピソヂを１グリツドと
呼び、その仮想配線位置をグリッド線と云っている。第
５図はそのグリッド線による配線を示す図で、同図（ａ
）は２層に形成する場合のマトリックス状のグリッド線
（配線予定線）Ｇを示し、このグリッド線を基準にして
、例えば、Ｘ方向に第１層の配線を形成し、Ｙ方向に第
２層の配線を形成する。且つ、その配線は、第５図（ｂ
ｌおよび（Ｃ）に示すように、グリッド線Ｇを中心にし
て両側に幅が等分になるように設けており、同図（ｈｌ
は信号配線の幅狭い配線３を設けた例で、同図（Ｃ）は
幅の広い配線４を設けた例である。このように、幅の広
い配線４を設ける理由は、遠距離にあるセルが配線のシ
リーズ抵抗によって動作遅延が起らないようにするため
である。
ｍｐｕｔｏｒ Ａｉｄ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍ）
を用いて、チャネル領域に自動配線される。その配線法
にチャネル配線手法がある。それは、通常、配線形成の
プロセスより定まる配線間の最小ピソヂを１グリツドと
呼び、その仮想配線位置をグリッド線と云っている。第
５図はそのグリッド線による配線を示す図で、同図（ａ
）は２層に形成する場合のマトリックス状のグリッド線
（配線予定線）Ｇを示し、このグリッド線を基準にして
、例えば、Ｘ方向に第１層の配線を形成し、Ｙ方向に第
２層の配線を形成する。且つ、その配線は、第５図（ｂ
ｌおよび（Ｃ）に示すように、グリッド線Ｇを中心にし
て両側に幅が等分になるように設けており、同図（ｈｌ
は信号配線の幅狭い配線３を設けた例で、同図（Ｃ）は
幅の広い配線４を設けた例である。このように、幅の広
い配線４を設ける理由は、遠距離にあるセルが配線のシ
リーズ抵抗によって動作遅延が起らないようにするため
である。
しかし、第５図（Ｃ）に示しているように、幅の広い配
線４を形成すると３つのグリッドを占有して、高密度に
配線され難いと云う欠点がある。高密度な配線が形成さ
れないと、チャネル領域が広（なり、チップが大形化し
て、配線が長くなり、配線の抵抗分が更に増加してゲー
）・アレイの動作スピードを低下させることになる。
線４を形成すると３つのグリッドを占有して、高密度に
配線され難いと云う欠点がある。高密度な配線が形成さ
れないと、チャネル領域が広（なり、チップが大形化し
て、配線が長くなり、配線の抵抗分が更に増加してゲー
）・アレイの動作スピードを低下させることになる。
また、第５図ｆｄ＋は幅広い配線５を形成した他の例で
、本例は狭い配線の位置から片方のグリソト線の方にの
み拡げた配線方法を採っている。この例では、第５図（
Ｃ）の例に比べ、２つのグリッドしか占有・りすに、同
図ＦＣ＋の例に比べて、高密度な配線が可能である。し
かし、本例は配線幅の中心がグリッド線上に位置しない
ために、」二下配線間の結線に必要な接続窓くコンタク
トボール）の形成が複雑になると云う問題がある。
、本例は狭い配線の位置から片方のグリソト線の方にの
み拡げた配線方法を採っている。この例では、第５図（
Ｃ）の例に比べ、２つのグリッドしか占有・りすに、同
図ＦＣ＋の例に比べて、高密度な配線が可能である。し
かし、本例は配線幅の中心がグリッド線上に位置しない
ために、」二下配線間の結線に必要な接続窓くコンタク
トボール）の形成が複雑になると云う問題がある。
本発明は、これらの欠点や問題点を解消させた配線を有
する半導体集積回路装Ｍを提案するものである。
する半導体集積回路装Ｍを提案するものである。
［問題点を解決するための手段］
その目的は、第１配線予定線（グリッド線）に対して、
該第１配線予定線の間隔Ｗの中心に位置し、且つ、平行
な第２配線予定線を設け、該第２配線予定線の間隔を（
ｎ＋２） ×ｗとして、前記第１配線予定線と該第２配
線予定線とを合成した実配線が７トリソクス状に直交し
て多層に設ける半導体集積回路装置の製造方法によって
達成される。
該第１配線予定線の間隔Ｗの中心に位置し、且つ、平行
な第２配線予定線を設け、該第２配線予定線の間隔を（
ｎ＋２） ×ｗとして、前記第１配線予定線と該第２配
線予定線とを合成した実配線が７トリソクス状に直交し
て多層に設ける半導体集積回路装置の製造方法によって
達成される。
［作用コ
即ち、本発明は、第２グリツド線が第１グリツド線の中
心に位置し、第１グリツド線の間隔Ｗの整数倍の間隔（
２Ｗ以上）をもった第２グリツド線を設け、両グリッド
線を合成した実配線の多層構造に形成する。
心に位置し、第１グリツド線の間隔Ｗの整数倍の間隔（
２Ｗ以上）をもった第２グリツド線を設け、両グリッド
線を合成した実配線の多層構造に形成する。
そうすると、配線層を高密度に形成でき、更に、所望の
幅を有する配線を自由に形成できて、高集積化ＬＳＩの
動作スピードが向上する。
幅を有する配線を自由に形成できて、高集積化ＬＳＩの
動作スピードが向上する。
「実施例］
以下、図面を参照して一実施例によって詳細に説明する
。
。
第１図（ａ）〜（Ｃ）は本発明にかかるグリッド線の関
係を示す図で、同図（ａｌば７１−リソクス状に直交し
た第１グリツド線Ｇ１を示しており、その間隔ばＷであ
る。また、同図ｆｂｌはマｉ・リソクス状に直交した第
２グリツド線Ｇ２を示しており、その間隔は２Ｗである
。そして、第１図（Ｃ１は同図ｔａ＋および（Ｃ）を合
成したグリッド綿の関係図で、第２グリツド線が第１グ
リツド線の中心に位置している。
係を示す図で、同図（ａｌば７１−リソクス状に直交し
た第１グリツド線Ｇ１を示しており、その間隔ばＷであ
る。また、同図ｆｂｌはマｉ・リソクス状に直交した第
２グリツド線Ｇ２を示しており、その間隔は２Ｗである
。そして、第１図（Ｃ１は同図ｔａ＋および（Ｃ）を合
成したグリッド綿の関係図で、第２グリツド線が第１グ
リツド線の中心に位置している。
かくして、予め、ＣＡＤシステムによって、Ｉ、ＳＩの
性能が改良できて、製造条件（スルーホール位置をも含
む条件）を満足する配置を選択した後、まず、幅広い配
線を第２グリツド綿Ｇ２の上に仮想的に配線し、次いで
、その配置情報を基づいて禁止領域を設けて、次の幅狭
い配線を第１グリツド線Ｇ１の」−に配線する。このよ
うにして、ＣＡＤシステムによって仮りの配線が終了し
た後、実配線の情報を出力して、製造プロセスにより配
線を形成する。第２図は本例により設りた幅広い配線１
０と幅狭い配線１１のＸ方向のみの配線例を示している
。この実施例によれば、従来の第５図（ｄｌに示した配
線法と同様に２つのグリッド線を占有するだけとなり、
しかも、第２グリツド線の導入によって、スルーポール
位置も検耐されているため、−り下記線間の適切な接続
配線が形成される。
性能が改良できて、製造条件（スルーホール位置をも含
む条件）を満足する配置を選択した後、まず、幅広い配
線を第２グリツド綿Ｇ２の上に仮想的に配線し、次いで
、その配置情報を基づいて禁止領域を設けて、次の幅狭
い配線を第１グリツド線Ｇ１の」−に配線する。このよ
うにして、ＣＡＤシステムによって仮りの配線が終了し
た後、実配線の情報を出力して、製造プロセスにより配
線を形成する。第２図は本例により設りた幅広い配線１
０と幅狭い配線１１のＸ方向のみの配線例を示している
。この実施例によれば、従来の第５図（ｄｌに示した配
線法と同様に２つのグリッド線を占有するだけとなり、
しかも、第２グリツド線の導入によって、スルーポール
位置も検耐されているため、−り下記線間の適切な接続
配線が形成される。
このように、配線構造を形成すれば、ｊ！１（駄なチャ
ネル領域が少なくなって、配線を高密度に形成すること
ができ、且つ、ゲートアレイの０１作スピードを向上さ
せることができる。
ネル領域が少なくなって、配線を高密度に形成すること
ができ、且つ、ゲートアレイの０１作スピードを向上さ
せることができる。
更に、本発明を適用すれば、ＣＡＤシステムによって、
多種類の配線幅が簡単に取り扱えて、それより選択した
、動作スピードの向上に最も適切な配線幅を高集積ＬＳ
Ｉ上に設けることができる。
多種類の配線幅が簡単に取り扱えて、それより選択した
、動作スピードの向上に最も適切な配線幅を高集積ＬＳ
Ｉ上に設けることができる。
［発明の効果］
従って、以上の説明から判るように、本発明によれば所
望の幅をもった信号配線が無理なく高密度にレイアウト
され、ゲートアレイＬＳＩの性能向上が図れるものであ
る。
望の幅をもった信号配線が無理なく高密度にレイアウト
され、ゲートアレイＬＳＩの性能向上が図れるものであ
る。
第１図は本発明にかかるグリッド線を示す図、第２閏は
本発明にかがる配線例を示す図、第３図はゲートアレイ
１．、 Ｓ Ｉチップの概要図、第４図は配線を設けた
ゲートアレイの部分図、第５図は従来のグリッド線と配
線を示す図である。 図において、 １．２，３，４，５，１０．１１は配線、Ｇ、 Ｇ１．
Ｇ２はグリッド線 を示している。 ４９日月１功・か３ブ°リツドごｉす１図第 １ 図 第２図 テゝ［アレイＬＳＩチー／７すにＬ寮ｍ第 ３図 助１３名Ｃ定井￥１了ｂイ角恣↑分じり内Ｉ１． 罠
ガ
本発明にかがる配線例を示す図、第３図はゲートアレイ
１．、 Ｓ Ｉチップの概要図、第４図は配線を設けた
ゲートアレイの部分図、第５図は従来のグリッド線と配
線を示す図である。 図において、 １．２，３，４，５，１０．１１は配線、Ｇ、 Ｇ１．
Ｇ２はグリッド線 を示している。 ４９日月１功・か３ブ°リツドごｉす１図第 １ 図 第２図 テゝ［アレイＬＳＩチー／７すにＬ寮ｍ第 ３図 助１３名Ｃ定井￥１了ｂイ角恣↑分じり内Ｉ１． 罠
ガ
Claims (1)
- 第１配線予定線に対して、該第１配線予定線の間隔ｗの
中央に位置し、且つ、該第１配線予定線に平行な第２配
線予定線を設け、該第２配線予定線の間隔を（ｎ＋２）
×ｗとして、前記第１配線予定線と該第２配線予定線と
を合成した実配線をマトリックス状に直交して多層に設
けることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18819785A JPS6247149A (ja) | 1985-08-26 | 1985-08-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18819785A JPS6247149A (ja) | 1985-08-26 | 1985-08-26 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247149A true JPS6247149A (ja) | 1987-02-28 |
Family
ID=16219467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18819785A Pending JPS6247149A (ja) | 1985-08-26 | 1985-08-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247149A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179432A (ja) * | 1988-01-07 | 1989-07-17 | Nec Corp | 配線処理方式 |
| JPH01196140A (ja) * | 1988-01-30 | 1989-08-07 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| JPH0526836U (ja) * | 1991-09-13 | 1993-04-06 | 株式会社大阪製薬 | カバーケース付収容瓶 |
| GB2378815B (en) * | 2001-04-04 | 2005-11-09 | Nec Corp | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034039A (ja) * | 1983-08-04 | 1985-02-21 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-08-26 JP JP18819785A patent/JPS6247149A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034039A (ja) * | 1983-08-04 | 1985-02-21 | Fujitsu Ltd | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179432A (ja) * | 1988-01-07 | 1989-07-17 | Nec Corp | 配線処理方式 |
| JPH01196140A (ja) * | 1988-01-30 | 1989-08-07 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| JPH0526836U (ja) * | 1991-09-13 | 1993-04-06 | 株式会社大阪製薬 | カバーケース付収容瓶 |
| GB2378815B (en) * | 2001-04-04 | 2005-11-09 | Nec Corp | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign |
| US7047514B2 (en) | 2001-04-04 | 2006-05-16 | Nec Electronics Corporation | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign |
| US7523436B2 (en) | 2001-04-04 | 2009-04-21 | Nec Electronics Corporation | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
| US6182272B1 (en) | Metal layer assignment | |
| JP4773466B2 (ja) | 配列された論理セル格子及び相互接続ルーティング構造 | |
| US5877091A (en) | Multilayer routing method and structure for semiconductor integrated circuit | |
| JPH10335612A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
| JP2002299457A (ja) | 半導体集積回路の配線方法及び構造 | |
| JPH0480538B2 (ja) | ||
| JPS6247149A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0348669B2 (ja) | ||
| JP3289999B2 (ja) | 半導体集積回路 | |
| JPS61224341A (ja) | 半導体集積回路装置 | |
| JPH0254670B2 (ja) | ||
| JP4535311B2 (ja) | 半導体装置の配線構造 | |
| JPH10107152A (ja) | 集積回路装置とその電源配線形成法 | |
| JPH07153844A (ja) | 半導体集積回路装置 | |
| JPS62140430A (ja) | 半導体集積回路の配線方法 | |
| JPH0312963A (ja) | ゲートアレイ | |
| JP2001189386A (ja) | 半導体集積回路のレイアウト方法 | |
| JPS58200556A (ja) | マスタ−スライス半導体集積回路 | |
| JP2947219B2 (ja) | スタンダードセル方式の半導体集積回路の配線構造 | |
| JPH04280452A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPS62248237A (ja) | 集積回路チツプ | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 | |
| JPH0269977A (ja) | 半導体集積回路装置及びその形成方法 | |
| JPH09116018A (ja) | 自動配置配線方法 |