JPS6248042A - マスタ−スライス方式半導体集積回路 - Google Patents
マスタ−スライス方式半導体集積回路Info
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- JPS6248042A JPS6248042A JP18917885A JP18917885A JPS6248042A JP S6248042 A JPS6248042 A JP S6248042A JP 18917885 A JP18917885 A JP 18917885A JP 18917885 A JP18917885 A JP 18917885A JP S6248042 A JPS6248042 A JP S6248042A
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- cells
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000002184 metal Substances 0.000 claims abstract description 8
- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000011960 computer-aided design Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 230000008685 targeting Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、直交アレイ状に配列された複数個の論理回路
セルを有し、拡散工程をマスタースライス方式の共通パ
ターンとし、配線工程を個別パターンとして製作される
マスタースライス方式半導体集積回路に関し、特にその
チップ構造に関する。
セルを有し、拡散工程をマスタースライス方式の共通パ
ターンとし、配線工程を個別パターンとして製作される
マスタースライス方式半導体集積回路に関し、特にその
チップ構造に関する。
本発明は、直交アレイ状に配列された複数個の論理回路
セルを有するマスタースライス方弐半塩体集積回路にお
いて、 セルアレイ領域が四分割され、この分割された各セルア
レイ領域間に、これらセルアレイ領域間の信号配線領域
が設けられ、これらセルアレイ領域間信号配線領域上お
よびセルアレイ領域の外周領域上の、上記信号配線層と
は異なる金属配線層に電源配線が設けられたチップ構造
とすることにより、 チップの小形化と配線容量の減少化が回られ、かつ自動
設計または計算機による設計により最適なパターンレイ
アウトを可能としたものである。
セルを有するマスタースライス方弐半塩体集積回路にお
いて、 セルアレイ領域が四分割され、この分割された各セルア
レイ領域間に、これらセルアレイ領域間の信号配線領域
が設けられ、これらセルアレイ領域間信号配線領域上お
よびセルアレイ領域の外周領域上の、上記信号配線層と
は異なる金属配線層に電源配線が設けられたチップ構造
とすることにより、 チップの小形化と配線容量の減少化が回られ、かつ自動
設計または計算機による設計により最適なパターンレイ
アウトを可能としたものである。
従来、この種のマスタースライス方式半導体集積回路の
チップ構造は、第３図にその一例を示すように、チップ
１０１全体にわたって論理回路のセル１０３と直交する
２つの方向のそれぞれにおいて複数行をなすようなアレ
イ状に配列するものであった。なお第３図において１０
２はパッド、１０４はセル列、１０５はセル間配線領域
である。
チップ構造は、第３図にその一例を示すように、チップ
１０１全体にわたって論理回路のセル１０３と直交する
２つの方向のそれぞれにおいて複数行をなすようなアレ
イ状に配列するものであった。なお第３図において１０
２はパッド、１０４はセル列、１０５はセル間配線領域
である。
上述した従来のマスタースライス方式半導体集積回路の
チップ構造では、搭載されるセルの数が増大するととも
に、電気的特性の制約よりそれぞれのセルへの電圧印加
のための電源配線を太くしなければならないため、セル
寸法がより大きくなる傾向があった。また、搭載される
論理回路の規模が大きくなるにつれて、それらを構成す
るセルの配置に関し、配置位置がより広い領域にわたっ
てくるので、それらのセル間配線長が益々増大する信号
路が多く存在することになり、当該信号線の配線容量が
増大し、遅延時間特性が劣化するという欠点があった。
チップ構造では、搭載されるセルの数が増大するととも
に、電気的特性の制約よりそれぞれのセルへの電圧印加
のための電源配線を太くしなければならないため、セル
寸法がより大きくなる傾向があった。また、搭載される
論理回路の規模が大きくなるにつれて、それらを構成す
るセルの配置に関し、配置位置がより広い領域にわたっ
てくるので、それらのセル間配線長が益々増大する信号
路が多く存在することになり、当該信号線の配線容量が
増大し、遅延時間特性が劣化するという欠点があった。
ところで、集積回路の超小型化および高密度化が進むに
つれて、セル内部の内部接続、セル間の相互接続および
それぞれのセルへの電圧印加のために使用される配線パ
ターンの配列が困難な問題になってきた。また、集積回
路の自動設計および計算機による設計（ＣＡＤ）によっ
て集積回路デバイスおよび配線レイアウトを得ることが
強く進められている。
つれて、セル内部の内部接続、セル間の相互接続および
それぞれのセルへの電圧印加のために使用される配線パ
ターンの配列が困難な問題になってきた。また、集積回
路の自動設計および計算機による設計（ＣＡＤ）によっ
て集積回路デバイスおよび配線レイアウトを得ることが
強く進められている。
したがって、本発明の目的は、上記の欠点を除去するこ
とにより、セル寸法の小形化およびセル間配線容量の減
少化が図られ、かつ自動設計または計算機による設計に
よって、最適なパターンレイアウトを可能としたチップ
構造を有するマスタースライス方式半導体集積回路を提
供することにある。
とにより、セル寸法の小形化およびセル間配線容量の減
少化が図られ、かつ自動設計または計算機による設計に
よって、最適なパターンレイアウトを可能としたチップ
構造を有するマスタースライス方式半導体集積回路を提
供することにある。
本発明のマスタースライス方式半導体集積回路は、直交
アレイ状に配列された複数個の論理回路セルを有するマ
スタースライス方式半導体集積回路において、上記論理
回路セルが配列されたセルアレイ領域が四分割され、こ
の分割された各セルアレイ領域間に、対面するセルアレ
イ領域間の信号線を配列するための信号配線領域がそれ
ぞれ設けられ、かつ、これら信号配線領域上および上記
各セルアレイ領域の外周領域上には上記論理回路セルへ
の電圧印加のための電源配線が上記信号配線とは異なる
金属配線に設けられたことを特徴とする。
アレイ状に配列された複数個の論理回路セルを有するマ
スタースライス方式半導体集積回路において、上記論理
回路セルが配列されたセルアレイ領域が四分割され、こ
の分割された各セルアレイ領域間に、対面するセルアレ
イ領域間の信号線を配列するための信号配線領域がそれ
ぞれ設けられ、かつ、これら信号配線領域上および上記
各セルアレイ領域の外周領域上には上記論理回路セルへ
の電圧印加のための電源配線が上記信号配線とは異なる
金属配線に設けられたことを特徴とする。
また本発明のマスタースライス方式半導体集積回路は、
分割された各セルアレイ領域上には、それぞれが一つの
まとまった回路を構成するように一つの論理回路が四分
割されて設けられることが好ましい。
分割された各セルアレイ領域上には、それぞれが一つの
まとまった回路を構成するように一つの論理回路が四分
割されて設けられることが好ましい。
本発明のマスタースライス方式半導体集積回路はそのチ
ップ構造が、四つのセルアレイ領域に分割され、この各
セルアレイ領域間に設けられた信号配線領域にそれらの
間で必要とする最小限の配線がなされる。したがって所
要配線配線長は従来に比べて大幅に減少させることがで
きる。また電源配線は、上記信号配線領域上およびセル
アレイ領域の外周上に、四つに分けられたセルアレイを
対象に配置されるので、電源配線は太くする必要もなく
、したがってそれによるチップ面積の増大もなく、配線
領域を新たに設けたとしても全体的にはチップ寸法は小
となる。さらにチップに搭載される論理回路を適切に四
分割して搭載することにより、自動設計または計算機に
よる設計により最適なパターンレイアウトが可能となる
。
ップ構造が、四つのセルアレイ領域に分割され、この各
セルアレイ領域間に設けられた信号配線領域にそれらの
間で必要とする最小限の配線がなされる。したがって所
要配線配線長は従来に比べて大幅に減少させることがで
きる。また電源配線は、上記信号配線領域上およびセル
アレイ領域の外周上に、四つに分けられたセルアレイを
対象に配置されるので、電源配線は太くする必要もなく
、したがってそれによるチップ面積の増大もなく、配線
領域を新たに設けたとしても全体的にはチップ寸法は小
となる。さらにチップに搭載される論理回路を適切に四
分割して搭載することにより、自動設計または計算機に
よる設計により最適なパターンレイアウトが可能となる
。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例による千ノブレイアウトを示
す平面図である。第１図は、チ・ノブ１内の論理回路の
セル１３のレイアウトを示したものである。２は電源を
含む入出力用のバンドである。
す平面図である。第１図は、チ・ノブ１内の論理回路の
セル１３のレイアウトを示したものである。２は電源を
含む入出力用のバンドである。
３．４．５．６は四分割されたセルアレイ領域であり、
それぞれのレルアレイ領域はＸ方向に１０個、Ｙ方向に
１３個のセル１３が配列されており、チ・７ブ１全体と
しては５２０個のセルとなっている。７はアルアレイ領
域３とその左側に隣接するセルアレイ領域４との相互交
流のための信号配線領域であり、１６はセルアレイ領域
３例の入出力端子を表し、１７はセルアレイ領域４側の
入出力端子表し、２８は相互接続のための金属配線から
なる信号配線を示し、本実施例では品種別パターンでは
なくマスタースライスとしての共通パターンとしてあら
かしめ固定化されているものである。同様に８は、セル
アレイ３とその下側に隣接するセルアレイ領域５との相
互交流のための信号配線領域であり、９は、セルアレイ
領域３とその左下側に隣接するセルアレイ領域６との相
互交流のための信号配線領域である。同様に、１０〜１
２は信号配線領域、１８〜２６は入出力端子、２９〜３
３は信号配線である。配線領域９．１１は図に示すよう
に直交するためそれぞれの金属配線層が異なって形成さ
れる。３４．３５．３６．３７は電源配線で信号配線２
８〜３３の金属配線とは異なる上層金属配線層に設けら
れる。なお、第１図において、１４はセル列、１５はセ
ル間配線領域である。
それぞれのレルアレイ領域はＸ方向に１０個、Ｙ方向に
１３個のセル１３が配列されており、チ・７ブ１全体と
しては５２０個のセルとなっている。７はアルアレイ領
域３とその左側に隣接するセルアレイ領域４との相互交
流のための信号配線領域であり、１６はセルアレイ領域
３例の入出力端子を表し、１７はセルアレイ領域４側の
入出力端子表し、２８は相互接続のための金属配線から
なる信号配線を示し、本実施例では品種別パターンでは
なくマスタースライスとしての共通パターンとしてあら
かしめ固定化されているものである。同様に８は、セル
アレイ３とその下側に隣接するセルアレイ領域５との相
互交流のための信号配線領域であり、９は、セルアレイ
領域３とその左下側に隣接するセルアレイ領域６との相
互交流のための信号配線領域である。同様に、１０〜１
２は信号配線領域、１８〜２６は入出力端子、２９〜３
３は信号配線である。配線領域９．１１は図に示すよう
に直交するためそれぞれの金属配線層が異なって形成さ
れる。３４．３５．３６．３７は電源配線で信号配線２
８〜３３の金属配線とは異なる上層金属配線層に設けら
れる。なお、第１図において、１４はセル列、１５はセ
ル間配線領域である。
本発明の特徴は第１図において、セルアレイ領域３〜６
、セルアレイ間信号配線領域７〜１２、電源配線３５〜
３７を設けたことにある。
、セルアレイ間信号配線領域７〜１２、電源配線３５〜
３７を設けたことにある。
、本実施例において、従来問題となっていた電源配線の
電位降下およびそれに伴う電気的特性への影響について
は、実質的にチップ１の４分の１のチ・７プ寸法でのそ
れを考えることにより解決することができる。このこと
は、それぞれのセルへの電圧印加のために設定される配
線パターンの縮小を図ることができ、セル寸法を小さく
することができる。また、各セルアレイ領域３〜６間に
は、セルアレイ間信号配線領域７〜１１を設けて、各セ
ルアレイ領域間にわたる信号線を必要最小限のもに限定
して配線できるので、結果として従来より所要配線長は
短くて済み、配線容量に伴う遅延時間の増大など特性の
劣化を防止できる。
電位降下およびそれに伴う電気的特性への影響について
は、実質的にチップ１の４分の１のチ・７プ寸法でのそ
れを考えることにより解決することができる。このこと
は、それぞれのセルへの電圧印加のために設定される配
線パターンの縮小を図ることができ、セル寸法を小さく
することができる。また、各セルアレイ領域３〜６間に
は、セルアレイ間信号配線領域７〜１１を設けて、各セ
ルアレイ領域間にわたる信号線を必要最小限のもに限定
して配線できるので、結果として従来より所要配線長は
短くて済み、配線容量に伴う遅延時間の増大など特性の
劣化を防止できる。
第２図は本発明の他の実施例によるチップのパターンレ
イアウトを示す説明図である。本実施例は、チップ５０
に搭載される論理回路を最適に四つに分割し、それぞれ
セルアレイ領域５１．５２．５３．５４に搭載したもの
である。第２図において、５５は入力端子、５６は出力
端子を表し、チンプレイアウト上パッド（第１図のパッ
ド２）に接続される。
イアウトを示す説明図である。本実施例は、チップ５０
に搭載される論理回路を最適に四つに分割し、それぞれ
セルアレイ領域５１．５２．５３．５４に搭載したもの
である。第２図において、５５は入力端子、５６は出力
端子を表し、チンプレイアウト上パッド（第１図のパッ
ド２）に接続される。
５７．５８はセルアレイ領域５２における出力端子およ
び入力端子である。本実施例のように、チップレイアウ
ト上のセルアレイだけでなく、それに搭載する論理回路
自体も四分割とし、それぞれに対応させてセルアレイ領
域間接続を行うことは、特に計算機によるセル配置およ
びセル間配線を実施する場合、セル配置がより最適に近
い位置に配置されることとなり、当該セル間配線長もよ
り短縮され遅延時間の向上に大きく貢献する。さらに、
本実施例によれば、四分割された小回路領域におさまる
回路が四回路あつめられて、ｌチップにそのまま搭載可
能となる。
び入力端子である。本実施例のように、チップレイアウ
ト上のセルアレイだけでなく、それに搭載する論理回路
自体も四分割とし、それぞれに対応させてセルアレイ領
域間接続を行うことは、特に計算機によるセル配置およ
びセル間配線を実施する場合、セル配置がより最適に近
い位置に配置されることとなり、当該セル間配線長もよ
り短縮され遅延時間の向上に大きく貢献する。さらに、
本実施例によれば、四分割された小回路領域におさまる
回路が四回路あつめられて、ｌチップにそのまま搭載可
能となる。
以上説明したように本発明は、チップのセルアレイ領域
を四分割し、各領域間に対面するセルアレイ領域間の専
用の信号配′ｆｊＡ領域をそれぞれ設け、かつセルアレ
イ領域間上およびその外周領域上に論理回路セルへの電
圧印加のための電源配線を設けて、上記論理回路を完成
させることにより、それぞれのセルへの電圧印加のため
に設定される配線パターンを縮小させ、セル寸法を小さ
くすることができ、セル間配線長、したがって配線容量
を少なくすることにより速度性能が向上する効果がある
。かつ搭載される論理回路自体も、それぞれのセルアレ
イ領域に対応させて分割することにより、計算機による
自動セル配置、セル間配線を考える時、より最適に近い
セル配置が可能となり、同じく配線容量を少なくするこ
とができる効果がある。したがって本発明によれば、セ
ル寸法の小形化および配線容量の減少化が図られ、自動
設計または計算機による設計（ＣＡＤ）によって最適な
パターンレイアウトを可能としたチップ構造を有するマ
スタースライス方式半導体集積回路が得られる。
を四分割し、各領域間に対面するセルアレイ領域間の専
用の信号配′ｆｊＡ領域をそれぞれ設け、かつセルアレ
イ領域間上およびその外周領域上に論理回路セルへの電
圧印加のための電源配線を設けて、上記論理回路を完成
させることにより、それぞれのセルへの電圧印加のため
に設定される配線パターンを縮小させ、セル寸法を小さ
くすることができ、セル間配線長、したがって配線容量
を少なくすることにより速度性能が向上する効果がある
。かつ搭載される論理回路自体も、それぞれのセルアレ
イ領域に対応させて分割することにより、計算機による
自動セル配置、セル間配線を考える時、より最適に近い
セル配置が可能となり、同じく配線容量を少なくするこ
とができる効果がある。したがって本発明によれば、セ
ル寸法の小形化および配線容量の減少化が図られ、自動
設計または計算機による設計（ＣＡＤ）によって最適な
パターンレイアウトを可能としたチップ構造を有するマ
スタースライス方式半導体集積回路が得られる。
第１図は本発明の一実施例によるチップのパターンレイ
アウトを示す平面図。 第２図は本発明の他の実施例によるチップのパターンレ
イアウトの要部を示す説明図。 第３図は従来例によるチップのパターンレイアウトを示
す平面図。 ｌ、５０．１０１ ・・・チップ、２．１０２ ・・・
パッド、１３．５９．１０３・・・セル、１４．１０４
・・・セル列、１５．１０５・・・セル間配線領域、３
〜６．５１〜５４・・・セルアレイ領域、７〜１２・・
・信号配線領域、１６〜２７・・・入出力端子、２８〜
３３・・・信号配線、３４〜３７・・・電源配線、５５
．５８・・・入力端子、５６．５７・・・出力端子。 ７〜１２：信号配線領域 １３：ｔＡ／ 実施例 蔦 １ 図 ５５．５８ ：入力１寓子 実施例 Ｍ ２ 図 １０３；ヒル 従来例 冗 ３ 図
アウトを示す平面図。 第２図は本発明の他の実施例によるチップのパターンレ
イアウトの要部を示す説明図。 第３図は従来例によるチップのパターンレイアウトを示
す平面図。 ｌ、５０．１０１ ・・・チップ、２．１０２ ・・・
パッド、１３．５９．１０３・・・セル、１４．１０４
・・・セル列、１５．１０５・・・セル間配線領域、３
〜６．５１〜５４・・・セルアレイ領域、７〜１２・・
・信号配線領域、１６〜２７・・・入出力端子、２８〜
３３・・・信号配線、３４〜３７・・・電源配線、５５
．５８・・・入力端子、５６．５７・・・出力端子。 ７〜１２：信号配線領域 １３：ｔＡ／ 実施例 蔦 １ 図 ５５．５８ ：入力１寓子 実施例 Ｍ ２ 図 １０３；ヒル 従来例 冗 ３ 図
Claims (2)
- （１）直交アレイ状に配列された複数個の論理回路セル
を有するマスタースライス方式半導体集積回路において
、 上記論理回路セルが配列されたセルアレイ領域が四分割
され、 この分割された各セルアレイ領域間に、対面するセルア
レイ領域間の信号線を配列するための信号配線領域がそ
れぞれ設けられ、 かつ、これら信号配線領域上および上記各セルアレイ領
域の外周領域上には上記論理回路セルへの電圧印加のた
めの電源配線が上記信号配線とは異なる金属配線に設け
られたこと を特徴とするマスタースライス方式半導体集積回路。 - （２）分割された各セルアレイ領域上には、それぞれが
一つのまとまった回路を構成するように一つの論理回路
が四分割されて設けられた特許請求の範囲第（１）項に
記載のマスタースライス方式半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18917885A JPS6248042A (ja) | 1985-08-27 | 1985-08-27 | マスタ−スライス方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18917885A JPS6248042A (ja) | 1985-08-27 | 1985-08-27 | マスタ−スライス方式半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248042A true JPS6248042A (ja) | 1987-03-02 |
Family
ID=16236796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18917885A Pending JPS6248042A (ja) | 1985-08-27 | 1985-08-27 | マスタ−スライス方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248042A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152642A (ja) * | 1987-12-09 | 1989-06-15 | Nec Corp | 半導体集積回路 |
| JPH01204444A (ja) * | 1988-02-09 | 1989-08-17 | Nec Corp | 半導体集積回路 |
-
1985
- 1985-08-27 JP JP18917885A patent/JPS6248042A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152642A (ja) * | 1987-12-09 | 1989-06-15 | Nec Corp | 半導体集積回路 |
| JPH01204444A (ja) * | 1988-02-09 | 1989-08-17 | Nec Corp | 半導体集積回路 |
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