JPS58116757A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
- Publication number
- JPS58116757A JPS58116757A JP21155181A JP21155181A JPS58116757A JP S58116757 A JPS58116757 A JP S58116757A JP 21155181 A JP21155181 A JP 21155181A JP 21155181 A JP21155181 A JP 21155181A JP S58116757 A JPS58116757 A JP S58116757A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- master slice
- output pads
- columns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入出力パッド要求数の制約食受けるコトのな
いマスクスライスＬＳＩに関する。
いマスクスライスＬＳＩに関する。
従来、この樵のマスクスライスＬＳＩの基板は、チップ
の外周に沿って入出力パッド管配置し、その内側に入出
力バッファ回路を配置するとともに、さらにこれらの内
側にｎ ｒｉｍ列からなるセルアレイを配置した構成と
なっていた。すなわち、第１図の従来のマスタスライス
ＬＳＩの基板の全体図と第２図のセルの詳細図に示すよ
うに、従来のマスタスライスＬＳＩの基板ｌは、バッフ
ァ回路２１と入出力パッド２２とからなる入出力バッフ
ァ回路部２と内部配置配線領域３とから構成されており
、この内部配置配線領域３は、セル４を１行ｍ列に配置
したセルアレイと、セル列６の間に配線領域５を形成し
、さらにセル４はトランジスタ４１と抵抗４２が互いに
電気的に隔離された構成となっている。そして、機能ブ
ロックは、内部配置配線領域３にしか配置できず、また
入出力パッド２２の数は、内部配置配線領域３に実現で
きる機能に合わせて適当な数が予め定められていた。
の外周に沿って入出力パッド管配置し、その内側に入出
力バッファ回路を配置するとともに、さらにこれらの内
側にｎ ｒｉｍ列からなるセルアレイを配置した構成と
なっていた。すなわち、第１図の従来のマスタスライス
ＬＳＩの基板の全体図と第２図のセルの詳細図に示すよ
うに、従来のマスタスライスＬＳＩの基板ｌは、バッフ
ァ回路２１と入出力パッド２２とからなる入出力バッフ
ァ回路部２と内部配置配線領域３とから構成されており
、この内部配置配線領域３は、セル４を１行ｍ列に配置
したセルアレイと、セル列６の間に配線領域５を形成し
、さらにセル４はトランジスタ４１と抵抗４２が互いに
電気的に隔離された構成となっている。そして、機能ブ
ロックは、内部配置配線領域３にしか配置できず、また
入出力パッド２２の数は、内部配置配線領域３に実現で
きる機能に合わせて適当な数が予め定められていた。
しかし、内部配置配線領域に実現する機能フロック数と
、それに適合した入出力パッド数の関係は、そのチップ
Ｋｍ現する機能により変化するため一理設針に制約を与
える欠点があった。
、それに適合した入出力パッド数の関係は、そのチップ
Ｋｍ現する機能により変化するため一理設針に制約を与
える欠点があった。
本発明は上記の欠点に鑑み、互いに電気的に隔離された
トランジスタ、抵抗等からなるセルを１行ｍ列のアレイ
状に配置し、セル列間に配線領域を形成したマスタスラ
イスＬＳ Ｉにおいて、入出力パッド及び入出力バッフ
ァ回路を１つのブロックとし一般の機能ブロックと則し
様に扱えるようＫすることにより、入出力パッドをチッ
プの外周友けＫ１１ｌ定することなくその要求数だけ、
どこにでも配電できるようにしたマスタスライスＬＳＩ
の提供を目的とする。
トランジスタ、抵抗等からなるセルを１行ｍ列のアレイ
状に配置し、セル列間に配線領域を形成したマスタスラ
イスＬＳ Ｉにおいて、入出力パッド及び入出力バッフ
ァ回路を１つのブロックとし一般の機能ブロックと則し
様に扱えるようＫすることにより、入出力パッドをチッ
プの外周友けＫ１１ｌ定することなくその要求数だけ、
どこにでも配電できるようにしたマスタスライスＬＳＩ
の提供を目的とする。
以下、第３図乃至第７図に示す実施例に基づいて本発明
を説明する。
を説明する。
第３図は本発明におけるマスクスライスＬ８Ｉの基板の
全体図であシ、第４図は入出力パッド及び人出力バッフ
ァ回路のブロック詳細図である。
全体図であシ、第４図は入出力パッド及び人出力バッフ
ァ回路のブロック詳細図である。
本発明におけるマスタスライスＬ８Ｉの基板１１は、チ
ップ全体にわたってセル４を１行ｍ列に配置したセルア
レイと、セル列６の間に形成された配線領域５とからな
っている。そして、入出カッζラド及び入出力バッファ
回路ブロック１２Ｆｉ、セル４をに行を列に並べた矩形
形状をとり、各セル内のトランジスタ４１と抵抗４２の
間に相互！１１続用の金属化配４１１５を行ない、さら
にその上に入出力パッド１４を重ね合わせることにより
機能的に動作する回路を構成している。機能ブロック１
３は、セル４をに行を列に並べた矩形形状をとり、各セ
ル内のトランジスタ４１と抵抗４２０間に相互接続用の
金属化配線を行ない機能的に動作する回路を構成してい
る。
ップ全体にわたってセル４を１行ｍ列に配置したセルア
レイと、セル列６の間に形成された配線領域５とからな
っている。そして、入出カッζラド及び入出力バッファ
回路ブロック１２Ｆｉ、セル４をに行を列に並べた矩形
形状をとり、各セル内のトランジスタ４１と抵抗４２の
間に相互！１１続用の金属化配４１１５を行ない、さら
にその上に入出力パッド１４を重ね合わせることにより
機能的に動作する回路を構成している。機能ブロック１
３は、セル４をに行を列に並べた矩形形状をとり、各セ
ル内のトランジスタ４１と抵抗４２０間に相互接続用の
金属化配線を行ない機能的に動作する回路を構成してい
る。
第５図乃至第７図は本発明におけるマスクスライスＬＳ
Ｉの基板を用いた実施例の全体図である。
Ｉの基板を用いた実施例の全体図である。
このうち、第５図は入出力パッド要求数が２（ｎ十ｍ−
２）個の場合の実施例で、この場合は、人出カパツド及
び入出力バッファ回路のブロック１２會セルアレイの最
外周に過不足なく配置することが可能である。第６図は
入出力パッド要求数が２（ｎ十ｍ−２）個より多い場合
の実施例で、この場合は、入出力７７７７回路及び入出
力パッドが１つのブロック１２として登録されてお〕、
ｉたセルアレイがチップ全体に設けられているため、最
外属に配置できない入出力パッド及び入出力バッファ回
路のブロック１２Ｆｉその内側に配置する仁とが可能で
ある。さもくい第７図は入出力バンド要求数が２（ｎ＋
ｍ−２）個より少なり場合の実施例で、この場合は、セ
ルアレイの最外周に入出力パッド及び入出力バッファ回
路のブロック１２を配置したあと、余った最外周のセル
部分に他の機能ブロック１３を配置することが可能であ
る。
２）個の場合の実施例で、この場合は、人出カパツド及
び入出力バッファ回路のブロック１２會セルアレイの最
外周に過不足なく配置することが可能である。第６図は
入出力パッド要求数が２（ｎ十ｍ−２）個より多い場合
の実施例で、この場合は、入出力７７７７回路及び入出
力パッドが１つのブロック１２として登録されてお〕、
ｉたセルアレイがチップ全体に設けられているため、最
外属に配置できない入出力パッド及び入出力バッファ回
路のブロック１２Ｆｉその内側に配置する仁とが可能で
ある。さもくい第７図は入出力バンド要求数が２（ｎ＋
ｍ−２）個より少なり場合の実施例で、この場合は、セ
ルアレイの最外周に入出力パッド及び入出力バッファ回
路のブロック１２を配置したあと、余った最外周のセル
部分に他の機能ブロック１３を配置することが可能であ
る。
なお、上記の説明は本発明の一笑施例であり、本発明は
他にも檀々の変形が可能で、例えば入出力パッドを必ず
しもチップの外周に配置することなく、チップの中央Ｋ
まとめて配置し几シ、あるいはチップ全体に分散させて
配置することも可能である。
他にも檀々の変形が可能で、例えば入出力パッドを必ず
しもチップの外周に配置することなく、チップの中央Ｋ
まとめて配置し几シ、あるいはチップ全体に分散させて
配置することも可能である。
以上の如く本発明によれば、マスタスライスＬＳＩのチ
ップ全体くセルアレイを設け、入出力パッド及び人出力
バツファ回路ｔ−１つのブロックとして登録するととも
に一般の機能ブロックと同様に扱うことにより、入出力
パッド要求数に応じた配置が可能で、入出力パッド要求
数の制約を受けることのない１スタスライスＬＳＩのチ
ップを実現できるといった効果を奏する。
ップ全体くセルアレイを設け、入出力パッド及び人出力
バツファ回路ｔ−１つのブロックとして登録するととも
に一般の機能ブロックと同様に扱うことにより、入出力
パッド要求数に応じた配置が可能で、入出力パッド要求
数の制約を受けることのない１スタスライスＬＳＩのチ
ップを実現できるといった効果を奏する。
第１図は従来のマスタスライスＬＳＩの基板の全体図で
あ夛、第２図はそのセルの詳細図であシ、第３図は本発
明のマスタスライスＬＳＩの基板の全体図でアシ、第４
図は入出力パッド及び入出力バッファ回路のブロックの
詳細図であシ、第５図は入出力パッド要求数が２（ｎ＋
ｍ−２）個の場合のマスタスライスＬＳＩの基板の全体
図であり、第６図は入出力パッド要求数が２（ｎ十ｍ−
２）個より多い場合のマスタスライスＬＳＩの基板の全
体図であり、第７図は入出力パッド要求数が２（ｎ＋ｍ
−２）個より少ない場合のマスタスライスＬＳＩの基板
の全体図である。 ４・・・セル ４１・・・トランジスタ ４２・・
・抵抗５・・・配線領域 １１・・・マスタスライス
ＬＳＩの基板１２・・・入出力パッド及び人出力バッフ
ァ回路のブロック１３・・・轡能ブロック １４・
・・入出力パッド出願人 日本電気株式会社 第１図 第２図
あ夛、第２図はそのセルの詳細図であシ、第３図は本発
明のマスタスライスＬＳＩの基板の全体図でアシ、第４
図は入出力パッド及び入出力バッファ回路のブロックの
詳細図であシ、第５図は入出力パッド要求数が２（ｎ＋
ｍ−２）個の場合のマスタスライスＬＳＩの基板の全体
図であり、第６図は入出力パッド要求数が２（ｎ十ｍ−
２）個より多い場合のマスタスライスＬＳＩの基板の全
体図であり、第７図は入出力パッド要求数が２（ｎ＋ｍ
−２）個より少ない場合のマスタスライスＬＳＩの基板
の全体図である。 ４・・・セル ４１・・・トランジスタ ４２・・
・抵抗５・・・配線領域 １１・・・マスタスライス
ＬＳＩの基板１２・・・入出力パッド及び人出力バッフ
ァ回路のブロック１３・・・轡能ブロック １４・
・・入出力パッド出願人 日本電気株式会社 第１図 第２図
Claims (1)
- 互いに電気的に隔離されたトランジスタ及び抵抗等から
なるセルを１行ｍ列のアレイ状に配置し、竜ル列関に配
線領域を形成した１スタスライスＬ８Ｉにおいて、チッ
プ全体にセルアレイを設けた前記マスタスライスＬＳＩ
の基板と、１個又は複数個のセルから構成され配置上一
般の機能ブロックと同様に扱うことのできる入出カッ（
ラド及び人出力バツファ回路のブロックを前記チップ上
に配置し次ことを特徴とするマスタスライスＬＳ Ｉ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21155181A JPS58116757A (ja) | 1981-12-30 | 1981-12-30 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21155181A JPS58116757A (ja) | 1981-12-30 | 1981-12-30 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58116757A true JPS58116757A (ja) | 1983-07-12 |
Family
ID=16607682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21155181A Pending JPS58116757A (ja) | 1981-12-30 | 1981-12-30 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58116757A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229857A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | マスタスライス半導体装置 |
| US4853757A (en) * | 1986-05-07 | 1989-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| US4864381A (en) * | 1986-06-23 | 1989-09-05 | Harris Corporation | Hierarchical variable die size gate array architecture |
| US4978633A (en) * | 1989-08-22 | 1990-12-18 | Harris Corporation | Hierarchical variable die size gate array architecture |
| JPH05267302A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置 |
| EP0707343A3 (en) * | 1994-10-14 | 1997-05-14 | Ibm | Structure and method for connecting integrated circuits |
-
1981
- 1981-12-30 JP JP21155181A patent/JPS58116757A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229857A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | マスタスライス半導体装置 |
| US4853757A (en) * | 1986-05-07 | 1989-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| US4864381A (en) * | 1986-06-23 | 1989-09-05 | Harris Corporation | Hierarchical variable die size gate array architecture |
| US4978633A (en) * | 1989-08-22 | 1990-12-18 | Harris Corporation | Hierarchical variable die size gate array architecture |
| JPH05267302A (ja) * | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置 |
| EP0707343A3 (en) * | 1994-10-14 | 1997-05-14 | Ibm | Structure and method for connecting integrated circuits |
| US5773856A (en) * | 1994-10-14 | 1998-06-30 | International Business Machines Corporation | Structure for connecting to integrated circuitry |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1443361A (en) | Lsi chip construction | |
| JPS64822B2 (ja) | ||
| JPS58116757A (ja) | マスタスライスｌｓｉ | |
| JPS62194640A (ja) | バンプ実装を用いる半導体集積回路 | |
| JPS61225845A (ja) | 半導体装置 | |
| JPH04127556A (ja) | 半導体集積回路 | |
| JPS59145542A (ja) | 大規模集積回路 | |
| JPH03203363A (ja) | 半導体装置 | |
| JPS62273751A (ja) | 集積回路 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPS59167036A (ja) | 半導体集積回路 | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 | |
| JPH04186749A (ja) | 半導体集積回路装置 | |
| JP2702155B2 (ja) | 半導体集積回路 | |
| JPS58200570A (ja) | 半導体集積回路装置 | |
| JPH02192165A (ja) | アレイ方式半導体集積回路 | |
| JPH0462953A (ja) | ゲートアレー方式ｌｓｉ | |
| JPH03109766A (ja) | 半導体集積回路装置 | |
| JPH0548048A (ja) | マスタスライス型半導体集積回路装置 | |
| JPS6212664B2 (ja) | ||
| JPH04368175A (ja) | マスタスライスｌｓｉ | |
| JPH0485879A (ja) | ゲートアレイ | |
| JPH0332044A (ja) | 半導体集積回路 | |
| JPH02102571A (ja) | セミカスタム半導体集積回路 | |
| JPH0384952A (ja) | 半導体チップの平面レイアウト構造 |