JPH02102571A - セミカスタム半導体集積回路 - Google Patents
セミカスタム半導体集積回路Info
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- JPH02102571A JPH02102571A JP63255677A JP25567788A JPH02102571A JP H02102571 A JPH02102571 A JP H02102571A JP 63255677 A JP63255677 A JP 63255677A JP 25567788 A JP25567788 A JP 25567788A JP H02102571 A JPH02102571 A JP H02102571A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 239000011159 matrix material Substances 0.000 claims abstract description 3
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 2
- 238000003491 array Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、短時間で所望の回路構成を有する集積回路の
実現を可能にするセミカスタム集積回路に関し、特にア
ナログ回路とデジタル回路が混在しているデジタル・ア
ナログ混在型セミカスタム集積回路に間する。
実現を可能にするセミカスタム集積回路に関し、特にア
ナログ回路とデジタル回路が混在しているデジタル・ア
ナログ混在型セミカスタム集積回路に間する。
［従来の技術］
従来から、デジタル回路の分野では、トランジスタ、抵
抗等の素子からなる単位ゲートセルがチップ上に規則的
に配列されたマスターチップを用い、これに種々の回路
設計に応じた布線を施す、ゲートアレイと称するセミカ
スタム半導体集積回路が広く用いられている。
抗等の素子からなる単位ゲートセルがチップ上に規則的
に配列されたマスターチップを用い、これに種々の回路
設計に応じた布線を施す、ゲートアレイと称するセミカ
スタム半導体集積回路が広く用いられている。
従来の技術としては、消費電力の少ない点を特長とする
ＣＭＯＳゲートアレイ、動作速度が高速であることを特
長としたバイポーラＥＣＬゲートアレイ、さらに最近に
なって使用され始めたバイポーラトランジスタの高速、
高電流駆動能力と０ＭＯ３）−ランジスタの低消費電力
性能とを生かしたＢ １−ＣＭＯＳゲートアレイ等が知
られているが、一部では、これらのゲートアレイを組み
合わせた複合ゲートアレイも用いられている。
ＣＭＯＳゲートアレイ、動作速度が高速であることを特
長としたバイポーラＥＣＬゲートアレイ、さらに最近に
なって使用され始めたバイポーラトランジスタの高速、
高電流駆動能力と０ＭＯ３）−ランジスタの低消費電力
性能とを生かしたＢ １−ＣＭＯＳゲートアレイ等が知
られているが、一部では、これらのゲートアレイを組み
合わせた複合ゲートアレイも用いられている。
ところが、一方では近年、電子機器の高度化により、所
謂、システムオンチップ化の要望が高まってきており、
その動きにつれて、ワンチップ上にアナログ回路部とデ
ジタル回路部とを混在させる必要が生じてきた。同様の
ことが、セミカスタム集積回路上でも求められてきてい
るが、この場合、前述した各種ゲートアレイにおいては
、単位ゲートセル内の個々のトランジスタ素子や抵抗等
を用いてアナログ回路を構成する方法が用いられてきた
。
謂、システムオンチップ化の要望が高まってきており、
その動きにつれて、ワンチップ上にアナログ回路部とデ
ジタル回路部とを混在させる必要が生じてきた。同様の
ことが、セミカスタム集積回路上でも求められてきてい
るが、この場合、前述した各種ゲートアレイにおいては
、単位ゲートセル内の個々のトランジスタ素子や抵抗等
を用いてアナログ回路を構成する方法が用いられてきた
。
［発明が解決しようとする問題点］
しかしながら、上述したゲートアレイによりアナログ・
デジタル混在回路を実現する場合、単位ゲートセル内の
トランジスタ寸法や抵抗、容量値等が、必ずしもアナロ
グ回路構成に適したものとはなっておらず、そのため、
実現しようとするアナログ回路構成に制限が出てくる。
デジタル混在回路を実現する場合、単位ゲートセル内の
トランジスタ寸法や抵抗、容量値等が、必ずしもアナロ
グ回路構成に適したものとはなっておらず、そのため、
実現しようとするアナログ回路構成に制限が出てくる。
また、仮に実現可能であっても、所望する回路定数を得
るための布線設計が容易ではなく、また、多くの単位ゲ
ートセルを使用するので、ワンチップ上に構成できるデ
ジタル・アナログ混在回路の回路規模が、デジタル回路
にくらべ著しく低下するという欠点があった。
るための布線設計が容易ではなく、また、多くの単位ゲ
ートセルを使用するので、ワンチップ上に構成できるデ
ジタル・アナログ混在回路の回路規模が、デジタル回路
にくらべ著しく低下するという欠点があった。
［ｒｍｍ点点解決するための手段］
本発明のセミカスタム半導体集積回路は、チップ周辺部
に配置された、各チップに共通の入出力用セルと、チッ
プの内部領域に配置された、各チップに共通の内部セル
と、所望の回路を構成するために形成された、チップに
固有のパターンの配線とを有するものであり、そして、
前記内部領域は、０ＭＯ３の単位ゲートセルを複数個含
む列が複数個配置された第１の領域と、Ｂ １−ＣＭＯ
Ｓの単位ゲートセルを複数個含む列が複数個配置された
第２の領域と、アナログ回路専用の複数種頭の素子が、
同一の列には同一種類の素子のみが含まれる態様で行列
状に配置された第３の領域とに分割されており、かつ、
第１の領域と第３の領域との間には第２の領域が配置さ
れたものである。
に配置された、各チップに共通の入出力用セルと、チッ
プの内部領域に配置された、各チップに共通の内部セル
と、所望の回路を構成するために形成された、チップに
固有のパターンの配線とを有するものであり、そして、
前記内部領域は、０ＭＯ３の単位ゲートセルを複数個含
む列が複数個配置された第１の領域と、Ｂ １−ＣＭＯ
Ｓの単位ゲートセルを複数個含む列が複数個配置された
第２の領域と、アナログ回路専用の複数種頭の素子が、
同一の列には同一種類の素子のみが含まれる態様で行列
状に配置された第３の領域とに分割されており、かつ、
第１の領域と第３の領域との間には第２の領域が配置さ
れたものである。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例のチップ平面図である。チ
ップ１の外周部には、ＮチャンネルＭＯＳトランジスタ
、ＰチャンネルＭＯＳトランジスタ、ＮＰＮバイポーラ
トランジスタ、ＰＮＰバイポーラトランジスタ、抵抗お
よびパッド等からなる入出力セル２が配置されている。
ップ１の外周部には、ＮチャンネルＭＯＳトランジスタ
、ＰチャンネルＭＯＳトランジスタ、ＮＰＮバイポーラ
トランジスタ、ＰＮＰバイポーラトランジスタ、抵抗お
よびパッド等からなる入出力セル２が配置されている。
そして、このセル内部において、セル内の各種素子に対
して必要な布線がなされ、外部とのインターフェイスと
なるバッファ回路、レベル変換回路あるいは内部素子の
保護回路が構成されている。
して必要な布線がなされ、外部とのインターフェイスと
なるバッファ回路、レベル変換回路あるいは内部素子の
保護回路が構成されている。
チップ１の内部領域の下部には、ＮチャンネルＭＯＳト
ランジスタとＰチャンネルＭＯＳ）−ランジスタとから
なる単位ゲートセルを複数個並べた第１の単位セル列３
が一定間隔をおいて複数個配置された第１の領域４が形
成されている。また、チップ１の内部領域の上部は、第
３の領域６となされ、この領域にはＮチャンネルＭＯＳ
トランジスタ、ＰチャンネルＭＯＳトランジスタ、ＮＰ
Ｎバイポーラトランジスタ、ＰＮＰバイポーラトランジ
スタ、抵抗、コンデンサ等の素子を配置した個別素子セ
ル列５が複数個配置されている。そして、複数の個別素
子列５のそれぞれは、同一のサイズの同一種類の素子の
みから構成される装置さらに、チップ１の中央部には、
ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳ
トランジスタ、ＮＰＮバイポーラトランジスタおよび抵
抗により構成された単位ゲートセルを複数個配置して得
られる第２の単位セル列７が一定の間隔をおいて複数個
配置された第２の領域８が、前記第１の領域４と前記第
３の領域６とを分離するよう配置されている。
ランジスタとＰチャンネルＭＯＳ）−ランジスタとから
なる単位ゲートセルを複数個並べた第１の単位セル列３
が一定間隔をおいて複数個配置された第１の領域４が形
成されている。また、チップ１の内部領域の上部は、第
３の領域６となされ、この領域にはＮチャンネルＭＯＳ
トランジスタ、ＰチャンネルＭＯＳトランジスタ、ＮＰ
Ｎバイポーラトランジスタ、ＰＮＰバイポーラトランジ
スタ、抵抗、コンデンサ等の素子を配置した個別素子セ
ル列５が複数個配置されている。そして、複数の個別素
子列５のそれぞれは、同一のサイズの同一種類の素子の
みから構成される装置さらに、チップ１の中央部には、
ＮチャンネルＭＯＳトランジスタ、ＰチャンネルＭＯＳ
トランジスタ、ＮＰＮバイポーラトランジスタおよび抵
抗により構成された単位ゲートセルを複数個配置して得
られる第２の単位セル列７が一定の間隔をおいて複数個
配置された第２の領域８が、前記第１の領域４と前記第
３の領域６とを分離するよう配置されている。
第１の単位セル列３内部の単位ゲートセルは、その内部
に、従来のＣＭＯＳゲートアレイと同様に、Ｎチャンネ
ルＭＯＳトランジスタとＰチャンネルＭＯ８トランジス
タそれぞれ２個ずつ形成されたものであり、これら４個
のトランジスタを最小単位として内部配線することによ
り各種論理ゲート、論理ブロックを構成することができ
る。セル内部の構成は従来のＣＭＯＳゲートアレイと同
様であるので、その詳細な説明は省略する。
に、従来のＣＭＯＳゲートアレイと同様に、Ｎチャンネ
ルＭＯＳトランジスタとＰチャンネルＭＯ８トランジス
タそれぞれ２個ずつ形成されたものであり、これら４個
のトランジスタを最小単位として内部配線することによ
り各種論理ゲート、論理ブロックを構成することができ
る。セル内部の構成は従来のＣＭＯＳゲートアレイと同
様であるので、その詳細な説明は省略する。
第２の単位セル列７内部の単位ゲートセルは、その内部
に第２図（ａ）に示す如く、ＮチャンネルＭＯＳトラン
ジスタ９、ＰチャンネルＭＯ３）−ランジスタ１０、バ
イポーラＮＰＮトランジスタ１１および抵抗１２がセル
領域１３内に形成されている。ここで、抵抗１２は比較
的高抵抗であることが必要とされ、その抵抗値は例えば
ＩＯＫΩ程度とされている。
に第２図（ａ）に示す如く、ＮチャンネルＭＯＳトラン
ジスタ９、ＰチャンネルＭＯ３）−ランジスタ１０、バ
イポーラＮＰＮトランジスタ１１および抵抗１２がセル
領域１３内に形成されている。ここで、抵抗１２は比較
的高抵抗であることが必要とされ、その抵抗値は例えば
ＩＯＫΩ程度とされている。
この単位セルを１個使用し、布線を行うことにより、例
えば、第２図（ｂ）に示すような、２人力ＮＡＮＤゲー
ト回路が構成できる。第２図（ｂ）において、Ｉ、、Ｉ
、は入力端子、○は出力端子であり、正電源端子、負電
源端子はそれぞれチップ内のＶｃｃ、接地電源配線に接
続されている。
えば、第２図（ｂ）に示すような、２人力ＮＡＮＤゲー
ト回路が構成できる。第２図（ｂ）において、Ｉ、、Ｉ
、は入力端子、○は出力端子であり、正電源端子、負電
源端子はそれぞれチップ内のＶｃｃ、接地電源配線に接
続されている。
なお、第２図（ｂ）において、第２図（ａ＞と同じ番号
が付されたものは、同一のものを示している。
が付されたものは、同一のものを示している。
第３の領域６において、個別素子セル列５は、アナログ
回路構成に必要なトランジスタ、抵抗、コンデンサ等の
素子が配列されたものであり、そして、各列は同一サイ
ズの同一種類の素子のみがら構成されている。即ち、個
別素子セル列５は、第３図に示すように、Ｎチャンネル
ＭＯＳトランジスタのセル列１７、ＰチャンネルＭＯ８
）−ランジスタのセル列１８、ＮＰＮバイポーラトラン
ジスタのセル列１９、ＰＮＰバイポーラトランジスタの
セル列２０、抵抗のセル列２１、コンデンサのセル列２
２であって、これらはほぼ同程度の長さになるように構
成され、そして、互いに等しい間隔をおいて配置されて
いる。
回路構成に必要なトランジスタ、抵抗、コンデンサ等の
素子が配列されたものであり、そして、各列は同一サイ
ズの同一種類の素子のみがら構成されている。即ち、個
別素子セル列５は、第３図に示すように、Ｎチャンネル
ＭＯＳトランジスタのセル列１７、ＰチャンネルＭＯ８
）−ランジスタのセル列１８、ＮＰＮバイポーラトラン
ジスタのセル列１９、ＰＮＰバイポーラトランジスタの
セル列２０、抵抗のセル列２１、コンデンサのセル列２
２であって、これらはほぼ同程度の長さになるように構
成され、そして、互いに等しい間隔をおいて配置されて
いる。
このような構成とすることにより、従来、単位ゲートセ
ルを使用して構成していたアナログ回路は、個別素子セ
ル列からなる第３の領域を使用して、容易に構成するこ
とが可能となる。また、チップ中央部には、デジタル回
路部とアナログ回路部に挟まれて、デジタル回路とアナ
ログ回路とのインターフェイス部の回路を構成するのに
適したＢ ｆ−ＣＭＯＳの単位ゲートセルが配列されて
いるので容易に両回路間のインターフェイス部を形成す
ることができる。
ルを使用して構成していたアナログ回路は、個別素子セ
ル列からなる第３の領域を使用して、容易に構成するこ
とが可能となる。また、チップ中央部には、デジタル回
路部とアナログ回路部に挟まれて、デジタル回路とアナ
ログ回路とのインターフェイス部の回路を構成するのに
適したＢ ｆ−ＣＭＯＳの単位ゲートセルが配列されて
いるので容易に両回路間のインターフェイス部を形成す
ることができる。
次に、第４図を参照して本発明の他、の実施例について
説明する。同図において、チップ１の内部領域の中心部
は、第１の領域４となされており、該領域にはＮチャン
ネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジ
スタとからなる単位ゲートセルを複数個並べた第１の単
位セル列３が一定の間隔をおいて複数個配置されている
。この第１の領域４から一定の間隔を隔て、これを囲む
ように形成された第２の領域８には、ＮチャンネルＭＯ
Ｓ）−ランジスタ、ＰチャンネルＭＯＳトランジスタ、
ＮＰＮバイポーラトランジスタおよび抵抗により構成さ
れた単位ゲートセルを複数個並べた第２の単位セル列７
が複数個配置されている。
説明する。同図において、チップ１の内部領域の中心部
は、第１の領域４となされており、該領域にはＮチャン
ネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジ
スタとからなる単位ゲートセルを複数個並べた第１の単
位セル列３が一定の間隔をおいて複数個配置されている
。この第１の領域４から一定の間隔を隔て、これを囲む
ように形成された第２の領域８には、ＮチャンネルＭＯ
Ｓ）−ランジスタ、ＰチャンネルＭＯＳトランジスタ、
ＮＰＮバイポーラトランジスタおよび抵抗により構成さ
れた単位ゲートセルを複数個並べた第２の単位セル列７
が複数個配置されている。
さらに、前記第２の領域と入出力用セル２との間の領域
は第３の領域６となされ、該領域内には、Ｎチャンネル
ＭＯＳトランジスタ、ＰチャンネルＭＯ３トランジスタ
、ＮＰＮバイポーラトランジスタ、ＰＮＰバイポーラト
ランジスタ、抵抗、コンデンサ等の素子を同一形状で複
数個配置して得られる個別素子セル列５が、一定の間隔
をおいて複数個配置されている。
は第３の領域６となされ、該領域内には、Ｎチャンネル
ＭＯＳトランジスタ、ＰチャンネルＭＯ３トランジスタ
、ＮＰＮバイポーラトランジスタ、ＰＮＰバイポーラト
ランジスタ、抵抗、コンデンサ等の素子を同一形状で複
数個配置して得られる個別素子セル列５が、一定の間隔
をおいて複数個配置されている。
この実施例のような構成をとるならば、外部からの入出
力信号がアナログ信号であり、内部処理においてのみデ
ジタル処理を行う場合やアナログ回路規模がデジタル回
路規模に比べて比較的大きい場合などにアナログ・デジ
タル混在システムを容易に形成することができる。
力信号がアナログ信号であり、内部処理においてのみデ
ジタル処理を行う場合やアナログ回路規模がデジタル回
路規模に比べて比較的大きい場合などにアナログ・デジ
タル混在システムを容易に形成することができる。
［発明の効果］
以上説明したように本発明は、ワンチップ上にデジタル
回路用のＣＭＯＳ型ゲートアレイセル、Ｂ ｉ−０ＭＯ
３型ゲートアレイセルおよびアナログ回路専用各種個別
素子のセルを配列し、Ｂ１−ＣＭＯＳ型ゲートアレイセ
ルの配置領域が、ＣＭＯＳ型ゲートアレイセルの配置領
域と、アナログ回路専用各種個別素子のセル列の配置領
域とを分離するように配置したものであるので、デジタ
ル・アナログ混在回路を形成する際に、アナログ回路の
構成は、個別素子のセル列の素子を用い、デジタル回路
の大部分は、０ＭＯ３型ゲートアレイセルを用い、アナ
ログ・デジタル回路のインターフェイス回路あるいは、
高速、高電流駆動特性の必要なデジタル回路用ゲートに
はＢ ｉ−ＣＭＯＳ型ゲートアレイセルを用いることが
できる。すなわち、本発明によれば、徒らに多くのセル
を消費することなく、各素子をそれぞれが有する特性に
適した用途に用いることができる。さらに、本発明によ
る集積回路は、アナログ回路用のセルとデジタル回路用
のセルとの間にインターフェイス用に用いることのでき
るセルを配置したものであるので、本発明によれば、ア
ナログ・デジタル混在型セミカスタム集積回路の設計工
数を大幅に減縮することができる。
回路用のＣＭＯＳ型ゲートアレイセル、Ｂ ｉ−０ＭＯ
３型ゲートアレイセルおよびアナログ回路専用各種個別
素子のセルを配列し、Ｂ１−ＣＭＯＳ型ゲートアレイセ
ルの配置領域が、ＣＭＯＳ型ゲートアレイセルの配置領
域と、アナログ回路専用各種個別素子のセル列の配置領
域とを分離するように配置したものであるので、デジタ
ル・アナログ混在回路を形成する際に、アナログ回路の
構成は、個別素子のセル列の素子を用い、デジタル回路
の大部分は、０ＭＯ３型ゲートアレイセルを用い、アナ
ログ・デジタル回路のインターフェイス回路あるいは、
高速、高電流駆動特性の必要なデジタル回路用ゲートに
はＢ ｉ−ＣＭＯＳ型ゲートアレイセルを用いることが
できる。すなわち、本発明によれば、徒らに多くのセル
を消費することなく、各素子をそれぞれが有する特性に
適した用途に用いることができる。さらに、本発明によ
る集積回路は、アナログ回路用のセルとデジタル回路用
のセルとの間にインターフェイス用に用いることのでき
るセルを配置したものであるので、本発明によれば、ア
ナログ・デジタル混在型セミカスタム集積回路の設計工
数を大幅に減縮することができる。
第１図は、本発明の一実施例の平面図、第２図（ａ）お
よび第３図は、第１図実施例のセルの素子配置図、第２
図（ｂ）は、第２図（ａ）のセルによって実現できる回
路の回路図、第４図は、本発明の他の実施例の平面図で
ある。 １・・・チップ、 ２・・・入出力用セル、 ３・・・
第１の単位セル列、 ４・・・第１の領域、 ５・・・
個別素子セル列、 ６・・・第３の領域、 ７・・・第
２の単位セル列、 ８・・・第２の領域、 ９・・・Ｎ
チャンネルＭＯ３トランジスタ、 １０・・・Ｐチャ
ンネルＭＯＳトランジスタ、 １１・・・ＮＰＮバイ
ポーラトランジスタ、 １２・・・抵抗、 １７・・・
ＮチャンネルＭＯ３トランジスタのセル列、 １８・・
・ＰチャンネルＭＯ３トランジスタのセル列、 １９・
・・ＮＰＮバイポーラトランジスタのセル列、 ２０・
・・ＰＮＰバイポーラトランジスタのセル列、 ２１・
・・抵抗のセル列、 ２２・・・コンデンサのセル列。
よび第３図は、第１図実施例のセルの素子配置図、第２
図（ｂ）は、第２図（ａ）のセルによって実現できる回
路の回路図、第４図は、本発明の他の実施例の平面図で
ある。 １・・・チップ、 ２・・・入出力用セル、 ３・・・
第１の単位セル列、 ４・・・第１の領域、 ５・・・
個別素子セル列、 ６・・・第３の領域、 ７・・・第
２の単位セル列、 ８・・・第２の領域、 ９・・・Ｎ
チャンネルＭＯ３トランジスタ、 １０・・・Ｐチャ
ンネルＭＯＳトランジスタ、 １１・・・ＮＰＮバイ
ポーラトランジスタ、 １２・・・抵抗、 １７・・・
ＮチャンネルＭＯ３トランジスタのセル列、 １８・・
・ＰチャンネルＭＯ３トランジスタのセル列、 １９・
・・ＮＰＮバイポーラトランジスタのセル列、 ２０・
・・ＰＮＰバイポーラトランジスタのセル列、 ２１・
・・抵抗のセル列、 ２２・・・コンデンサのセル列。
Claims (1)
- 【特許請求の範囲】 その周辺部に配置された、各チップに共通の入出力用セ
ルと、その内部領域に配置された、各チップに共通の内
部回路セルと、所望の回路を構成するために形成された
、チップに固有のパターンの配線とを有するセミカスタ
ム半導体集積回路において、 前記内部領域は、 ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
トランジスタとから構成される単位ゲートセルを複数個
有する第１の単位セル列が複数個配置された第１の領域
と、 ＰチャンネルＭＯＳトランジスタ、ＮチャンネルＭＯＳ
トランジスタ、ＮＰＮバイポーラトランジスタおよび抵
抗から構成される単位ゲートセルを複数個有する第２の
単位セル列が複数個配置された第２の領域と、 アナログ回路専用の素子であって、バイポーラトランジ
スタ、ＭＯＳトランジスタ、抵抗およびコンデンサから
なる素子群の中から選択された複数種類の素子が、同一
列には同一の素子が含まれる態様で行列状に配置された
第３の領域と、に分割されており、 かつ、 前記第２の領域は、前記第１の領域と前記第３の領域と
の間に配置されている、 ことを特徴とするセミカスタム半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255677A JPH0748557B2 (ja) | 1988-10-11 | 1988-10-11 | セミカスタム半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255677A JPH0748557B2 (ja) | 1988-10-11 | 1988-10-11 | セミカスタム半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02102571A true JPH02102571A (ja) | 1990-04-16 |
| JPH0748557B2 JPH0748557B2 (ja) | 1995-05-24 |
Family
ID=17282090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255677A Expired - Lifetime JPH0748557B2 (ja) | 1988-10-11 | 1988-10-11 | セミカスタム半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748557B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168766A (ja) * | 1990-10-31 | 1992-06-16 | Nec Ic Microcomput Syst Ltd | ゲートアレイ |
| WO2003010820A1 (fr) * | 2001-07-23 | 2003-02-06 | Niigata Seimitsu Co., Ltd. | Circuit integre hybride analogique/numerique |
-
1988
- 1988-10-11 JP JP63255677A patent/JPH0748557B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168766A (ja) * | 1990-10-31 | 1992-06-16 | Nec Ic Microcomput Syst Ltd | ゲートアレイ |
| WO2003010820A1 (fr) * | 2001-07-23 | 2003-02-06 | Niigata Seimitsu Co., Ltd. | Circuit integre hybride analogique/numerique |
| JP2003037173A (ja) * | 2001-07-23 | 2003-02-07 | Niigata Seimitsu Kk | アナログ・デジタル混載集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748557B2 (ja) | 1995-05-24 |
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