JPH0246767A - ゲートアレー方式の半導体集積回路 - Google Patents
ゲートアレー方式の半導体集積回路Info
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- JPH0246767A JPH0246767A JP19830988A JP19830988A JPH0246767A JP H0246767 A JPH0246767 A JP H0246767A JP 19830988 A JP19830988 A JP 19830988A JP 19830988 A JP19830988 A JP 19830988A JP H0246767 A JPH0246767 A JP H0246767A
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- gate
- delay
- mos transistor
- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 13
- 239000002184 metal Substances 0.000 abstract description 12
- 230000008719 thickening Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレー方式の半導体集積回路装置に関
する。
する。
従来よりゲートアレー方式の半導体集積回路においては
、入出力信号のタイミングを合わせるためやその他回路
上の必要から信号の遅延回路を用いる場合があった。そ
の場合従来は、通常の論理ゲートを直列や並列に多数接
続したり、配線を意図的に長くする事により信号を遅ら
せていた。第６図に従来の遅延回路の１例を示す。
、入出力信号のタイミングを合わせるためやその他回路
上の必要から信号の遅延回路を用いる場合があった。そ
の場合従来は、通常の論理ゲートを直列や並列に多数接
続したり、配線を意図的に長くする事により信号を遅ら
せていた。第６図に従来の遅延回路の１例を示す。
上述した従来の遅延回路において、論理ゲートを多数接
続する方式は、論理ゲートを多数使用すればする程、消
費電力が増大し、加えて、論理回路を構成するセルが浪
費されるという欠点がある。
続する方式は、論理ゲートを多数使用すればする程、消
費電力が増大し、加えて、論理回路を構成するセルが浪
費されるという欠点がある。
またゲートアレーのチャネル領域の配線を長くすること
により遅延を得る場合は、他の配線を多数妨げることか
ら配線効率が悪くなる問題があり、加えて配線が長くな
るということは、それだけ断線の可能性も比例して大き
くなることを意味しておりゲートアレーの歩留り低下に
つながるという欠点もある。
により遅延を得る場合は、他の配線を多数妨げることか
ら配線効率が悪くなる問題があり、加えて配線が長くな
るということは、それだけ断線の可能性も比例して大き
くなることを意味しておりゲートアレーの歩留り低下に
つながるという欠点もある。
本発明の目的は、遅延回路による消費電力の増大や歩留
り低下の少ないゲートアレー方式の半導体集積回路を提
供することにある。
り低下の少ないゲートアレー方式の半導体集積回路を提
供することにある。
本発明のゲートアレー方式の半導体集積回路は、論理ゲ
ート構成用のＭＯＳトランジスタ領域及び遅延ゲート構
成用のＭＯＳ）ランジスタ領域の組を含み、前記遅延ゲ
ート構成用のＭＯＳトランジスタのゲート電極が前記論
理ゲート構成用のＭＯＳトランジスタのゲート電極の他
の配線とのコンタクト部を兼ねている基本セルを有する
というものである。
ート構成用のＭＯＳトランジスタ領域及び遅延ゲート構
成用のＭＯＳ）ランジスタ領域の組を含み、前記遅延ゲ
ート構成用のＭＯＳトランジスタのゲート電極が前記論
理ゲート構成用のＭＯＳトランジスタのゲート電極の他
の配線とのコンタクト部を兼ねている基本セルを有する
というものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例としてとり上げた、ＣＭ
Ｏ３（相補型ＭＯ３）ゲートアレーの基本セルのレイア
ウト平面図である。第１図は金属配線を行う前の下地部
分（マスタチップ）のみを示したもので、ＰチャネルＭ
ＯＳトランジスタ領域１に２つのＰチャネルＭＯＳトラ
ンジスタ、ＮチャネルＭＯ３）−ランジスタ領域２に２
つのＮチャネルＭＯＳトランジスタが形成可能である。
Ｏ３（相補型ＭＯ３）ゲートアレーの基本セルのレイア
ウト平面図である。第１図は金属配線を行う前の下地部
分（マスタチップ）のみを示したもので、ＰチャネルＭ
ＯＳトランジスタ領域１に２つのＰチャネルＭＯＳトラ
ンジスタ、ＮチャネルＭＯ３）−ランジスタ領域２に２
つのＮチャネルＭＯＳトランジスタが形成可能である。
これら４つのＭＯＳトランジスタは通常の論理ゲートを
構成するために使われる。本発明では、これらの論理ゲ
ート構成用のトランジスタ領域１．２のポリシリコンゲ
ート電極５を共有する形で遅延ゲート構成用のＰチャネ
ルＭＯＳトランジスタ領域３と遅延ゲート構成用のＮチ
ャネルＭＯ３）ランジスタ領域４を形成している。とこ
ろで通常ゲートアレーの論理ゲートを構成するＭＯＳト
ランジスタのポリシリコンゲート電極は１μｍＭ後のチ
ャネル長をもち、金属配線と接続する賜金は細すぎるの
で金属配線と接続されるポリシリコン膜のコンタクト部
分は太くするのが慣例である。
構成するために使われる。本発明では、これらの論理ゲ
ート構成用のトランジスタ領域１．２のポリシリコンゲ
ート電極５を共有する形で遅延ゲート構成用のＰチャネ
ルＭＯＳトランジスタ領域３と遅延ゲート構成用のＮチ
ャネルＭＯ３）ランジスタ領域４を形成している。とこ
ろで通常ゲートアレーの論理ゲートを構成するＭＯＳト
ランジスタのポリシリコンゲート電極は１μｍＭ後のチ
ャネル長をもち、金属配線と接続する賜金は細すぎるの
で金属配線と接続されるポリシリコン膜のコンタクト部
分は太くするのが慣例である。
第１図でコンタクト領域６はポリシリコン膜を太くしな
金属配線とのコンタクト部に設けられる。
金属配線とのコンタクト部に設けられる。
本発明では前記の金属配線とコンタクトをとるために太
くしたポリシリコン膜を遅延回路用トランジスタのゲー
ト電極として用いている。すなわち論理ゲート構成用の
ＭＯＳトランジスタのチャネル抵抗に比べて太いゲート
電極をもつ遅延回路構成用のトランジスタのチャネル抵
抗は十分に太きくチャネル長が数μｍで数に〜１０数に
Ωのチャネル抵抗が得られ、本発明ではこのチャネル抵
抗を信号遅延用の抵抗として用いている。
くしたポリシリコン膜を遅延回路用トランジスタのゲー
ト電極として用いている。すなわち論理ゲート構成用の
ＭＯＳトランジスタのチャネル抵抗に比べて太いゲート
電極をもつ遅延回路構成用のトランジスタのチャネル抵
抗は十分に太きくチャネル長が数μｍで数に〜１０数に
Ωのチャネル抵抗が得られ、本発明ではこのチャネル抵
抗を信号遅延用の抵抗として用いている。
第２図は第１の実施例の論理セルのレイアウト平面図、
第３図（ａ）は同セルの等価回路図、第３図（Ｃ）は等
値論理回路図である。
第３図（ａ）は同セルの等価回路図、第３図（Ｃ）は等
値論理回路図である。
２人力ＮＡＮＤゲートの出力は遅延回路用のＰチャネル
ＭＯＳトランジスタＭつ３、ＮチャネルＭＯＳトランジ
スタＭＯ３からなる伝達ゲートに入力され、この伝達ゲ
ートは２人力ＮＡＮＤゲートの入力信号の１つ（１２〉
によって制御され、断えずどちらかのトランジスタはオ
ンしており２人力ＮＡＮＤゲートの出力信号は必ず遅延
回路用のトランジスタＭ ＋１３． Ｍｐｇのチャネル
抵抗により遅延することになる。
ＭＯＳトランジスタＭつ３、ＮチャネルＭＯＳトランジ
スタＭＯ３からなる伝達ゲートに入力され、この伝達ゲ
ートは２人力ＮＡＮＤゲートの入力信号の１つ（１２〉
によって制御され、断えずどちらかのトランジスタはオ
ンしており２人力ＮＡＮＤゲートの出力信号は必ず遅延
回路用のトランジスタＭ ＋１３． Ｍｐｇのチャネル
抵抗により遅延することになる。
遅延ゲート構成用のＭＯＳトランジスタのゲート電極が
論理ゲート構成用のＭＯＳトランジスタのゲート電極の
金属配線とのコンタクト部を兼ねているので占有面積の
増大を殆んど伴なうことなくチャネル長を大きくでき、
十分な遅延を実現できる。
論理ゲート構成用のＭＯＳトランジスタのゲート電極の
金属配線とのコンタクト部を兼ねているので占有面積の
増大を殆んど伴なうことなくチャネル長を大きくでき、
十分な遅延を実現できる。
第４図は本発明の第２の実施例の論理セルのレイアウト
平面図、第５図（ａ＞は同セルの等価回路図、第５図（
ｂ）は等値論理回路図である。
平面図、第５図（ａ＞は同セルの等価回路図、第５図（
ｂ）は等値論理回路図である。
本例では１セル上に構成されたパワーインバータ回路１
９．２０のインバータ人力１４を利用して遅延回路のト
ランジスタＭ ｐ６＋ Ｍ ＋１６１ Ｍ ｐ７Ｍｎ７
をオン・オフさせパワーインバータ回路とは関係のない
池の回路信号の遅延を行うものである。
９．２０のインバータ人力１４を利用して遅延回路のト
ランジスタＭ ｐ６＋ Ｍ ＋１６１ Ｍ ｐ７Ｍｎ７
をオン・オフさせパワーインバータ回路とは関係のない
池の回路信号の遅延を行うものである。
この実施例で示されるように遅延回路構成用トランジス
タは同一セル内に牛られた論理ゲートの遅延ばかりでな
くそのセルとは関係のない池の回路信号の遅延にも用い
ることができる。
タは同一セル内に牛られた論理ゲートの遅延ばかりでな
くそのセルとは関係のない池の回路信号の遅延にも用い
ることができる。
なお、全ての内部セルだけでなくその一部分を以上述べ
た構成の基本セルとしてもよい。遅延ゲート構成用トラ
ンジスタのオン抵抗の値は、ゲートポリシリコンのコン
タクト部分の大きさを変えることにより変化する。また
ＰチャネルＭＯ３）ランジスタとＮチャネルＭＯ３）ラ
ンジスタのオン抵抗の違いは、両トランジスタのゲート
ポリシリコンの太さを違う値にすることにより十分対応
出来る。
た構成の基本セルとしてもよい。遅延ゲート構成用トラ
ンジスタのオン抵抗の値は、ゲートポリシリコンのコン
タクト部分の大きさを変えることにより変化する。また
ＰチャネルＭＯ３）ランジスタとＮチャネルＭＯ３）ラ
ンジスタのオン抵抗の違いは、両トランジスタのゲート
ポリシリコンの太さを違う値にすることにより十分対応
出来る。
以上説明したように本発明の特色はゲートアレー方式の
半導体集積回路において内部セルのトランジスタセルに
遅延回路専用のトランジスタを付加することにある。そ
うして、この遅延回路専用トランジスタのゲート電極は
論理ゲート用のトランジスタのゲート電極と他の配線と
のコンタクト用にマージンをとった太い部分を利用して
おり、従来の論理ゲートセルに本発明の遅延用トランジ
スタを付加してもセルの大きさは大きく変わらない。ま
た従来の様に論理ゲートを多段組み合わせて遅延させる
場合に比べて消費電力が少なくなる効果がある。加えて
、配線を長くすることによる遅延を利用した場合に発生
する配線切れによる歩留り低下も無くなるという効果が
ある。
半導体集積回路において内部セルのトランジスタセルに
遅延回路専用のトランジスタを付加することにある。そ
うして、この遅延回路専用トランジスタのゲート電極は
論理ゲート用のトランジスタのゲート電極と他の配線と
のコンタクト用にマージンをとった太い部分を利用して
おり、従来の論理ゲートセルに本発明の遅延用トランジ
スタを付加してもセルの大きさは大きく変わらない。ま
た従来の様に論理ゲートを多段組み合わせて遅延させる
場合に比べて消費電力が少なくなる効果がある。加えて
、配線を長くすることによる遅延を利用した場合に発生
する配線切れによる歩留り低下も無くなるという効果が
ある。
第１図は本発明の第１の実施例を示す基本セルのレイア
ウト平面図、第２図は第１の実施例の論理セルを示すレ
イアウト平面図、第３図（ａ）。 （ｂ）はそれぞれ第１の実施例の等価回路図及び等値論
理回路図、第４図は第２の実施例を示すレイアウト平面
図、第５図（ａ）、（ｂ）はそれぞれ第２の実施例の等
価回路図及び等値論理回路図、第６図は従来の遅延回路
の例を示す回路図である。 １・・・論理ゲート構成用のＰチャネルＭＯＳトランジ
スタ領域、２・・・論理ゲート構成用ＮチャネルＭＯ９
）ランジスタ領域、３・・・遅延ゲート構成用Ｐチャネ
ルＭＯＳトランジスタ領域、４・・・遅延ゲート構成用
ＮチャネルＭＯＳトランジスタ領域、５・・・ポリシリ
コンゲート電極、６・・・ポリシリコン金属配線コンタ
クト領域、７・・・ＶＤＤ電源配線、Ｓ・・・Ｇ Ｎ
Ｄ配線、９・・・ポリシリコン−１層金属配線コンタク
ト、１０・・・１層金属配線−２Ｎ金属配線スルーホー
ル、１１・・・第１のＮＡＮＤ回路入力端子、１３・・
・ＮＡＮＤ回路出力端子、１４・・・パワーインバータ
入力、１５・・・パワーインバータ出力、１６・・・池
の回路信号入力、１７・・・他の回路信号の遅延出力、
１８・・・ＮＡＮＤケート、１９・・・抵抗、２０．２
１−・インバータ、２２ 、、、抵抗、Ｍｎ６〜Ｍ。７
・・・ＮチャネルＭＯ３）ランジスタ、Ｍ９１〜Ｍｐ０
・・・ＰチャネルＭＯＳトランジスタ。
ウト平面図、第２図は第１の実施例の論理セルを示すレ
イアウト平面図、第３図（ａ）。 （ｂ）はそれぞれ第１の実施例の等価回路図及び等値論
理回路図、第４図は第２の実施例を示すレイアウト平面
図、第５図（ａ）、（ｂ）はそれぞれ第２の実施例の等
価回路図及び等値論理回路図、第６図は従来の遅延回路
の例を示す回路図である。 １・・・論理ゲート構成用のＰチャネルＭＯＳトランジ
スタ領域、２・・・論理ゲート構成用ＮチャネルＭＯ９
）ランジスタ領域、３・・・遅延ゲート構成用Ｐチャネ
ルＭＯＳトランジスタ領域、４・・・遅延ゲート構成用
ＮチャネルＭＯＳトランジスタ領域、５・・・ポリシリ
コンゲート電極、６・・・ポリシリコン金属配線コンタ
クト領域、７・・・ＶＤＤ電源配線、Ｓ・・・Ｇ Ｎ
Ｄ配線、９・・・ポリシリコン−１層金属配線コンタク
ト、１０・・・１層金属配線−２Ｎ金属配線スルーホー
ル、１１・・・第１のＮＡＮＤ回路入力端子、１３・・
・ＮＡＮＤ回路出力端子、１４・・・パワーインバータ
入力、１５・・・パワーインバータ出力、１６・・・池
の回路信号入力、１７・・・他の回路信号の遅延出力、
１８・・・ＮＡＮＤケート、１９・・・抵抗、２０．２
１−・インバータ、２２ 、、、抵抗、Ｍｎ６〜Ｍ。７
・・・ＮチャネルＭＯ３）ランジスタ、Ｍ９１〜Ｍｐ０
・・・ＰチャネルＭＯＳトランジスタ。
Claims (1)
- 論理ゲート構成用のＭＯＳトランジスタ領域及び遅延ゲ
ート構成用のＭＯＳトランジスタ領域の組を含み、前記
遅延ゲート構成用のＭＯＳトランジスタのゲート電極が
前記論理ゲート構成用のＭＯＳトランジスタのゲート電
極の他の配線とのコンタクト部を兼ねている基本セルを
有することを特徴とするゲートアレー方式の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19830988A JPH0246767A (ja) | 1988-08-08 | 1988-08-08 | ゲートアレー方式の半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19830988A JPH0246767A (ja) | 1988-08-08 | 1988-08-08 | ゲートアレー方式の半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246767A true JPH0246767A (ja) | 1990-02-16 |
Family
ID=16388989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19830988A Pending JPH0246767A (ja) | 1988-08-08 | 1988-08-08 | ゲートアレー方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536950A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | ゲートアレイ型半導体集積回路装置 |
-
1988
- 1988-08-08 JP JP19830988A patent/JPH0246767A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536950A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | ゲートアレイ型半導体集積回路装置 |
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