JPS58139446A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58139446A JPS58139446A JP2253182A JP2253182A JPS58139446A JP S58139446 A JPS58139446 A JP S58139446A JP 2253182 A JP2253182 A JP 2253182A JP 2253182 A JP2253182 A JP 2253182A JP S58139446 A JPS58139446 A JP S58139446A
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- master slice
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- basic cell
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- 235000012149 noodles Nutrition 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000006870 function Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、セル利用率の高いマスタースライス方式ＬＳ
Ｉの構造に関する。
Ｉの構造に関する。
最近は、通信機や計算機等にマスタースライス゛ 方
式ｌ６１１が利用され、開発コストの低減、開発期間の
短縮に寄与し【いる。マスタースライス方式ＭＯ８，Ｌ
８Ｉの構造は、基本素子と呼ばれるＮチャンネルＭＯ８
）ランジスタやＰチャンネルＭＯ８）ランジスタの複数
ケの組合せを規則的に配置した基本素子集合（以下基本
セルと呼ぶ）からなり、更に、格子と呼ばれるｌ定間隔
の座標上にコンタクト大、アルミニウム導電膜等の回路
接続決定要因が定められることを特徴とする。
式ｌ６１１が利用され、開発コストの低減、開発期間の
短縮に寄与し【いる。マスタースライス方式ＭＯ８，Ｌ
８Ｉの構造は、基本素子と呼ばれるＮチャンネルＭＯ８
）ランジスタやＰチャンネルＭＯ８）ランジスタの複数
ケの組合せを規則的に配置した基本素子集合（以下基本
セルと呼ぶ）からなり、更に、格子と呼ばれるｌ定間隔
の座標上にコンタクト大、アルミニウム導電膜等の回路
接続決定要因が定められることを特徴とする。
従来のマスタースライス方式ＬＳＩの全体図を第１図に
示丸チップ１０、入出力バッファ一部１１、配線領域１
２、基本セル１３からなる。
示丸チップ１０、入出力バッファ一部１１、配線領域１
２、基本セル１３からなる。
従来の基本セルの例を＠２図に示す。
＋
Ｎ型シリコン基板１、Ｐウェル２．Ｐソースドレ＋
イン層３、ＮソースドレインＮＩ４．ゲートポリシリコ
ン層５１．５ｂ、コンタクト穴６、アルミニウム導電膜
、特にＶＤＤ線７ａ、Ｖ８８線７ｂからなる。
ン層５１．５ｂ、コンタクト穴６、アルミニウム導電膜
、特にＶＤＤ線７ａ、Ｖ８８線７ｂからなる。
従来の基本セルによる回路例を第３図（ａ）〜ｔｌｉ）
に示す。
に示す。
第３図（１）はメモリ回路を示す、これは第３図（Ｃ）
に示す格子の様子を示す等制子面図により、表わされ、
２基本セルを必要とする。図で実線はアル１ニウム導電
膜Ｃはコンタクト穴、・・・・・・はポリシリコン聯を
示す。第３図（ｂ）は２人力ＮＯＲ回線を示し、これは
第３図（１１）の格子の様子を示す等制子面図により表
わされる。
に示す格子の様子を示す等制子面図により、表わされ、
２基本セルを必要とする。図で実線はアル１ニウム導電
膜Ｃはコンタクト穴、・・・・・・はポリシリコン聯を
示す。第３図（ｂ）は２人力ＮＯＲ回線を示し、これは
第３図（１１）の格子の様子を示す等制子面図により表
わされる。
すたわち、従来の基本セルでは論理回路構成はよいがメ
モリ回路構成ではＰチャンネルＭＯ８）ランラスタ２ケ
の入力容量がＢ、 ８入力側のトランスファーゲートに
ぶらさがり、且つ２ケのインバータ出力にＰチャンネル
間０８トランジスタのソースドレイン容量の余分なつな
がりが生じ特性上問題がある点、及びセル利用率が２ケ
の基本セルを利用してしまうという問題がある。
モリ回路構成ではＰチャンネルＭＯ８）ランラスタ２ケ
の入力容量がＢ、 ８入力側のトランスファーゲートに
ぶらさがり、且つ２ケのインバータ出力にＰチャンネル
間０８トランジスタのソースドレイン容量の余分なつな
がりが生じ特性上問題がある点、及びセル利用率が２ケ
の基本セルを利用してしまうという問題がある。
本発明は論理回路構成もメそり回路構成も１基本セルで
実現できるようなセル利用率の高いマスタースライス方
式の構造を与えるものである。
実現できるようなセル利用率の高いマスタースライス方
式の構造を与えるものである。
本発明は、第１導電型ソースドレイン層で直列となるｎ
（≧２）ケの第１導電型トランジスタ群と、第２導電型
ソースドレイン層で直列となるｎヶの第２導電型トラン
ジスタ群と、独立した第１導電型ソースドレイン層を有
ｔ６ｍ（≧２．≦ｎ）ケの第１導電型トランジスタ群と
から構成された基本素子集合を含んで構成される。
（≧２）ケの第１導電型トランジスタ群と、第２導電型
ソースドレイン層で直列となるｎヶの第２導電型トラン
ジスタ群と、独立した第１導電型ソースドレイン層を有
ｔ６ｍ（≧２．≦ｎ）ケの第１導電型トランジスタ群と
から構成された基本素子集合を含んで構成される。
以下、本発明の実施例について図面を用いて説明する。
第４図に本発明のマスタスライスの基本セルのドレイン
層４麿＃ ４ ｂｅ ４ ｃ、ゲートポリシリコン層
５ａ、５ｂ、５ｃコンタクト穴６、アル１ニウム導電膜
、時ＫＶＤＤ線７暑、ＶＳＳ線７ｂからなる。
層４麿＃ ４ ｂｅ ４ ｃ、ゲートポリシリコン層
５ａ、５ｂ、５ｃコンタクト穴６、アル１ニウム導電膜
、時ＫＶＤＤ線７暑、ＶＳＳ線７ｂからなる。
第４図の基本１ルの特徴は、第２図に示した従来のマス
タスライスの基本セルと比較すると判る＋ ように、Ｎ ソースドレイン層４ｂ、４ｃ、ゲートポリ
シリコン層５ｃで構成される２ケのＮチャンネルトラン
ジメタが追加されていることである。
タスライスの基本セルと比較すると判る＋ ように、Ｎ ソースドレイン層４ｂ、４ｃ、ゲートポリ
シリコン層５ｃで構成される２ケのＮチャンネルトラン
ジメタが追加されていることである。
第３図（ａ） Ｋ示したメモリ回路は２ケのインバータ
及び２ケのＮチャンネルトランジスタから構成されてい
るので、第４図の基本セルを用いた場合には、第５図（
ｍｌ Ｋ等価平面図に示“すように、１基本セルで実現
することができる。
及び２ケのＮチャンネルトランジスタから構成されてい
るので、第４図の基本セルを用いた場合には、第５図（
ｍｌ Ｋ等価平面図に示“すように、１基本セルで実現
することができる。
＃Ｉ４図の基本セルは第２図の基本セルを部分として含
んでいるから論理回路については、第４図の基本セルを
用いても、第２図の基本セルを用いた場合と岬゛しい基
本セル数で実現出来る。論理回路の一例として、第３図
＠に示す２人力ＮＯＲ回路を１１４図の基本セルを用い
て実現した場合の格子表現の郷価平面図を第５図（ｂ）
に示す。
んでいるから論理回路については、第４図の基本セルを
用いても、第２図の基本セルを用いた場合と岬゛しい基
本セル数で実現出来る。論理回路の一例として、第３図
＠に示す２人力ＮＯＲ回路を１１４図の基本セルを用い
て実現した場合の格子表現の郷価平面図を第５図（ｂ）
に示す。
ＪｌｌｌＩ！ｓ図（吃（ロ）における記゛号は第３図（
ａ）、 （ｄ）ｊｃｔｄけるのと同様である。
ａ）、 （ｄ）ｊｃｔｄけるのと同様である。
マスクスライスＬ８Ｉを用いて重視しようとする回路は
論理回路とメモリ回路から成る場合が多い、この時、論
理回路部分はＬ８Ｉ内相互配線が多くメモリ回路部分は
Ｌ８Ｉ内相互配線力く少ないのが普通である。
論理回路とメモリ回路から成る場合が多い、この時、論
理回路部分はＬ８Ｉ内相互配線が多くメモリ回路部分は
Ｌ８Ｉ内相互配線力く少ないのが普通である。
本発明のマスタスライスでは、これまでに説明し【来た
ように、第４図に示す基本セルのうち、Ｎソースドレイ
ン層、４ｂ、４Ｃゲ一トポリシリコンＦｌｌＩ％５Ｃか
ら成るトランジスタ部分はメモリ回路には使用するが論
理回路には使用しないので論理回路を構成する場合には
、その部分を配線領域として使用することができる。す
なわち、多くの配線が要求される論理回路部分には大き
な配線領域を与える事が出来る。今、第２図に示すよう
な従来のマスタスライスの基本セルを用いて第１図のマ
スタスライスチップを構成した場合と、第４図に示す基
本セルを用いて第１図に示すマスタスライスチップを構
成した場合を比較すると、第１図に示される基本セルの
高さ１４は、第４図の基本セルの場合には第２図の基本
セルの場合より・大きくなるであろううじかし、前述し
たよ５Ｋ。
ように、第４図に示す基本セルのうち、Ｎソースドレイ
ン層、４ｂ、４Ｃゲ一トポリシリコンＦｌｌＩ％５Ｃか
ら成るトランジスタ部分はメモリ回路には使用するが論
理回路には使用しないので論理回路を構成する場合には
、その部分を配線領域として使用することができる。す
なわち、多くの配線が要求される論理回路部分には大き
な配線領域を与える事が出来る。今、第２図に示すよう
な従来のマスタスライスの基本セルを用いて第１図のマ
スタスライスチップを構成した場合と、第４図に示す基
本セルを用いて第１図に示すマスタスライスチップを構
成した場合を比較すると、第１図に示される基本セルの
高さ１４は、第４図の基本セルの場合には第２図の基本
セルの場合より・大きくなるであろううじかし、前述し
たよ５Ｋ。
＋
第４図の基本セルのうち、Ｎ ソース ドレイン層４ｂ
、４Ｃ，ゲートポリシリコン層５ｃで構成されるトラン
ジスタ部分は論理回路の場合には配線領域として利用で
きるのであるから、実効的な配線領域は第１図１２ｂＫ
基本セルのその部分を加えたものになる。したがって、
同一の実効配線領域を確保するためには、第４図の基本
セルを用いた場合には第２図の基本セルを用いた場合よ
りも１２ｂの高さを小さくすることが出来る。したがっ
て、第１図に示される基本セルのピッチ１５は第２図の
基本セルを用いた場合と第４図の基本セルを用いた場合
とで殆んど同一にすることが出来同一面積のチップでは
、どちらの基本セルを用いてもはｙ同一の数の基本セル
を配列することが出来る。
、４Ｃ，ゲートポリシリコン層５ｃで構成されるトラン
ジスタ部分は論理回路の場合には配線領域として利用で
きるのであるから、実効的な配線領域は第１図１２ｂＫ
基本セルのその部分を加えたものになる。したがって、
同一の実効配線領域を確保するためには、第４図の基本
セルを用いた場合には第２図の基本セルを用いた場合よ
りも１２ｂの高さを小さくすることが出来る。したがっ
て、第１図に示される基本セルのピッチ１５は第２図の
基本セルを用いた場合と第４図の基本セルを用いた場合
とで殆んど同一にすることが出来同一面積のチップでは
、どちらの基本セルを用いてもはｙ同一の数の基本セル
を配列することが出来る。
以上述べた事から、第４図の基本セルを用いて第１図の
ようなマスタスライスチップを構成し、回路を実現しよ
うとした場合には従来のマスタスライスに比し、論理回
路部分ではｙ同等メモリ回路部分では２倍の集積度を実
現することが出来ることが判る。
ようなマスタスライスチップを構成し、回路を実現しよ
うとした場合には従来のマスタスライスに比し、論理回
路部分ではｙ同等メモリ回路部分では２倍の集積度を実
現することが出来ることが判る。
本発明の方式のマスタスライスの別の構成例を第６図に
示す、第６図において、チップｌＯ１入出力パッファ一
部１１、配線領域１２、基本セル１３である。
示す、第６図において、チップｌＯ１入出力パッファ一
部１１、配線領域１２、基本セル１３である。
第１図の構成例との相違は第１図の構成においては基本
セルの列の間に配線領域１２ｂが存在するのに対し第６
図の構成例では存在しない点にある。メモリ回路を構成
する場合には、基本セル間の配線が少ないので、基本セ
ル間の配線領域を利用しなくても、基本セル上に存在す
る配線格子のみで配線を行なうことが出来る。一方、第
６図の構成例のマスタスライスで論理回路を構成する場
合には、例えば纂１列目の基本セルを論理回路素子とし
て使用し、第２列目の基本セルは論理回路素子として使
用せずに、配線領域として使用するというように、配線
領域の必要に応じて基本セルを論理素子として使用せず
に、配線領域として使用する。
セルの列の間に配線領域１２ｂが存在するのに対し第６
図の構成例では存在しない点にある。メモリ回路を構成
する場合には、基本セル間の配線が少ないので、基本セ
ル間の配線領域を利用しなくても、基本セル上に存在す
る配線格子のみで配線を行なうことが出来る。一方、第
６図の構成例のマスタスライスで論理回路を構成する場
合には、例えば纂１列目の基本セルを論理回路素子とし
て使用し、第２列目の基本セルは論理回路素子として使
用せずに、配線領域として使用するというように、配線
領域の必要に応じて基本セルを論理素子として使用せず
に、配線領域として使用する。
第６図の構成例では、メモリ回路を構成した場合には、
密に配列された基本セルがメモリ素子として全て利用さ
れ、又、論理回路を構成した場合には配線量に応じて、
一部の基本セル列を論理素子として使用せず配線領域と
して使用する。その場合にも、論理素子として使用され
ている基本セ＋ ルの第４図におけるＮソースドレイン層、４ｂ。
密に配列された基本セルがメモリ素子として全て利用さ
れ、又、論理回路を構成した場合には配線量に応じて、
一部の基本セル列を論理素子として使用せず配線領域と
して使用する。その場合にも、論理素子として使用され
ている基本セ＋ ルの第４図におけるＮソースドレイン層、４ｂ。
４ｃ、ゲートポリシリコンｉ１％５ｃで構成されるトラ
ンジスタ部分も配線領域に使用出来ることは第１図の構
成例に本発明の基本セルを使用した場合と同様である。
ンジスタ部分も配線領域に使用出来ることは第１図の構
成例に本発明の基本セルを使用した場合と同様である。
以上、第１図と第６図の構成例で本発明を説明したがそ
の中間とし【、第１図の構成で配線領域１２ｂの巾を狭
くとり、配線領域を広く必要なときのみ、基本セル列な
論理素子として使用せず配線領域として使用する構成も
可能である。
の中間とし【、第１図の構成で配線領域１２ｂの巾を狭
くとり、配線領域を広く必要なときのみ、基本セル列な
論理素子として使用せず配線領域として使用する構成も
可能である。
以上の説明においてｐとｎを入れ替えてもよいことは明
らかであるっ又、相補形ＭＯ８集積回路としてｐウェル
による構成につい【説明したが、ｎフェルによる構成両
ウェルによる構成、Ｓ０８相補形ＭＯ８等にも適用可能
である。基本セルの構成については、第１の基本素子集
合に相当する２ケの共通ゲートポリシリコンを有するｐ
−チャンネル、ｎチャンネルトランジスタ対は、３ケ以
上にしてもよいし、又共通ゲートポリシリコンでなく、
ｐチャンネル、ｎチャンネルトランジスタのゲートポリ
シリコンを別個のものとした構成でもよい。更に、第２
の基本素子集合に相当する２ケのｎチャンネルＭＯ８）
ランジスタは３ケ以上にしてもよい。更には、同一チッ
プ上にＮ＋ソースドレイン層４ｂ、４ｃ、ゲートポリシ
リコン層５Ｃとこれのｐ、ｎ入替のものな交互に入れて
もよ（１゜ 以上述べたように本発明によれば、メモリ回路及び論理
回路環の回路機能の異なる回路についてセル利用率の高
いマスタースライス方式ＬＳＩの構造を得ることができ
る。
らかであるっ又、相補形ＭＯ８集積回路としてｐウェル
による構成につい【説明したが、ｎフェルによる構成両
ウェルによる構成、Ｓ０８相補形ＭＯ８等にも適用可能
である。基本セルの構成については、第１の基本素子集
合に相当する２ケの共通ゲートポリシリコンを有するｐ
−チャンネル、ｎチャンネルトランジスタ対は、３ケ以
上にしてもよいし、又共通ゲートポリシリコンでなく、
ｐチャンネル、ｎチャンネルトランジスタのゲートポリ
シリコンを別個のものとした構成でもよい。更に、第２
の基本素子集合に相当する２ケのｎチャンネルＭＯ８）
ランジスタは３ケ以上にしてもよい。更には、同一チッ
プ上にＮ＋ソースドレイン層４ｂ、４ｃ、ゲートポリシ
リコン層５Ｃとこれのｐ、ｎ入替のものな交互に入れて
もよ（１゜ 以上述べたように本発明によれば、メモリ回路及び論理
回路環の回路機能の異なる回路についてセル利用率の高
いマスタースライス方式ＬＳＩの構造を得ることができ
る。
第１図はマスタースライス方式ＬＳＩの全体図第２図は
従来の基本セルの平面図の１例、第３図（ａｌは従来の
基本セルに対するメモリ回路、第３図（ロ）は２人力Ｎ
ＯＲ回路、第３図（ｃ）〜ｌｄ）は各々第３図（組（ｂ
）に対する格子表現の等価平面図、第４図は本発明の基
本セルの平面図の１例、第５図（（転）および第５図ら
）は各々第３図（ｍｌのメモリ回路および第３図（ｂ）
の２人力ＮＯＲ回路に対する格子表現の等価平面図、第
６図は本発明の基本セルの別の配置全体図を示す。 なお図において、１・・・・・・Ｎ型シリコン基板、２
＋ ン層、６・・・・・・コンタクト層、７・・・・・・ア
ルミニウム導電膜、である。 （η） 第５閃 ′１５５図
従来の基本セルの平面図の１例、第３図（ａｌは従来の
基本セルに対するメモリ回路、第３図（ロ）は２人力Ｎ
ＯＲ回路、第３図（ｃ）〜ｌｄ）は各々第３図（組（ｂ
）に対する格子表現の等価平面図、第４図は本発明の基
本セルの平面図の１例、第５図（（転）および第５図ら
）は各々第３図（ｍｌのメモリ回路および第３図（ｂ）
の２人力ＮＯＲ回路に対する格子表現の等価平面図、第
６図は本発明の基本セルの別の配置全体図を示す。 なお図において、１・・・・・・Ｎ型シリコン基板、２
＋ ン層、６・・・・・・コンタクト層、７・・・・・・ア
ルミニウム導電膜、である。 （η） 第５閃 ′１５５図
Claims (1)
- ｇｔｓｔｍソースドレイン層で直列となるｎ（≧２）ケ
の第１導電型トランジスタ群と、第２導電麺ノースドレ
インｔ−で直列となるｎヶの第２導電型ト２／ジスタ群
と、独立した第１導電型ソースドレイン嗜を有するｍ（
≧２．≦ｎ）ケの第１導電型トランジスタ群とから構成
された基本素子集合からなることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253182A JPS58139446A (ja) | 1982-02-15 | 1982-02-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253182A JPS58139446A (ja) | 1982-02-15 | 1982-02-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139446A true JPS58139446A (ja) | 1983-08-18 |
| JPH0243349B2 JPH0243349B2 (ja) | 1990-09-28 |
Family
ID=12085377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2253182A Granted JPS58139446A (ja) | 1982-02-15 | 1982-02-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139446A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0133958A2 (en) * | 1983-08-26 | 1985-03-13 | Fujitsu Limited | A masterslice semiconductor device |
| JPS60173854A (ja) * | 1984-02-13 | 1985-09-07 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓトランジスタ論理回路構成用基板 |
| FR2572851A1 (fr) * | 1984-11-08 | 1986-05-09 | Matra Harris Semiconducteurs | Reseau prediffuse a cellules de base interconnectables |
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| JPS62266849A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | Ｃｍｏｓマスタスライスｌｓｉ |
| US4716450A (en) * | 1984-06-26 | 1987-12-29 | Nec Corporation | Semiconductor integrated circuit having complementary field effect transistors |
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| US5053993A (en) * | 1987-06-08 | 1991-10-01 | Fujitsu Limited | Master slice type semiconductor integrated circuit having sea of gates |
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| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-02-15 JP JP2253182A patent/JPS58139446A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
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