JPS60173854A - Ｍｉｓトランジスタ論理回路構成用基板 - Google Patents
Ｍｉｓトランジスタ論理回路構成用基板Info
- Publication number
- JPS60173854A JPS60173854A JP59024585A JP2458584A JPS60173854A JP S60173854 A JPS60173854 A JP S60173854A JP 59024585 A JP59024585 A JP 59024585A JP 2458584 A JP2458584 A JP 2458584A JP S60173854 A JPS60173854 A JP S60173854A
- Authority
- JP
- Japan
- Prior art keywords
- region
- circuit
- logic circuit
- source
- source region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の分野
本発明は、Ｍ Ｉ Ｓ、１〜ランジスタ論理回路（１４
成用基板の改良に関する。
成用基板の改良に関する。
木光明の背冨
ＭｒＳｌ〜ランジスタ論理回路４１′１１成用基板どし
で、従来、第１図に示づ−ような、半導体基板１内に、
その主面側から、図示パターンをイｊりるソース領域Ｓ
とトレイン領域りとか、それら間に所要の内側間間隔を
保って形成され、また、半導体基板１内に、絶縁膜（図
示せす゛）を介しで、ソース領域Ｓ及びドレイン領域１
〕間の領域に対向して、その領域の長さ方向にゲー１へ
電（〜乃〒配線Ｇが延ｆ２ Ｌ Ｔいる（ｊ１１成を・
右するしのが提案されている。
で、従来、第１図に示づ−ような、半導体基板１内に、
その主面側から、図示パターンをイｊりるソース領域Ｓ
とトレイン領域りとか、それら間に所要の内側間間隔を
保って形成され、また、半導体基板１内に、絶縁膜（図
示せす゛）を介しで、ソース領域Ｓ及びドレイン領域１
〕間の領域に対向して、その領域の長さ方向にゲー１へ
電（〜乃〒配線Ｇが延ｆ２ Ｌ Ｔいる（ｊ１１成を・
右するしのが提案されている。
このよう’ｒＬ Ｂ４成を有するＩＶＩ Ｉ Ｓ ｉ−
ランラスタ論理回路構成用基板によれば、第２図に示づ
ように、半導体基板１十に、層間絶縁膜（図示せ＝Ｊ’
）をグー１へ電極乃至配線Ｇを埋設して形成し、その
上にソース領１．＆ Ｓ及びドレイン領域りと対、向し
且つそれらｆｉＣｔ ｌ或Ｓ及び０間の領域と対面して
、ゲート電（へ乃至配線Ｇと直交して延長する配線層Ｗ
を形成し、また、その配線層Ｘどトレイン領域りどを層
間絶縁膜を通って延長している」ンタクｌ−ＣにＪ、っ
て連結さけることによって、第３図に示’Ｊ−Ｍ ＯＳ
Ｉ−ランジスタＴを有する論理回路を構成り−ること
ができる。
ランラスタ論理回路構成用基板によれば、第２図に示づ
ように、半導体基板１十に、層間絶縁膜（図示せ＝Ｊ’
）をグー１へ電極乃至配線Ｇを埋設して形成し、その
上にソース領１．＆ Ｓ及びドレイン領域りと対、向し
且つそれらｆｉＣｔ ｌ或Ｓ及び０間の領域と対面して
、ゲート電（へ乃至配線Ｇと直交して延長する配線層Ｗ
を形成し、また、その配線層Ｘどトレイン領域りどを層
間絶縁膜を通って延長している」ンタクｌ−ＣにＪ、っ
て連結さけることによって、第３図に示’Ｊ−Ｍ ＯＳ
Ｉ−ランジスタＴを有する論理回路を構成り−ること
ができる。
しかしながら、第１図に示す従来の〜Ｉ Ｉ Ｓ ｌ−
ランラスタ論理回路構成用基板の場合、それを用いてプ
ログラマブル論理アレーｒ１リードオンリーメモリ回路
などを、周辺回路と共に小型密実に、旧つソース領域Ｓ
及びドレイン領域りの抵抗や、配線層の抵抗か小さいと
共に配線容量の小さい１１′へ成に、（１４成すること
に制限を有してい 〕こ 。
ランラスタ論理回路構成用基板の場合、それを用いてプ
ログラマブル論理アレーｒ１リードオンリーメモリ回路
などを、周辺回路と共に小型密実に、旧つソース領域Ｓ
及びドレイン領域りの抵抗や、配線層の抵抗か小さいと
共に配線容量の小さい１１′へ成に、（１４成すること
に制限を有してい 〕こ 。
本発明の開示
Ｊ：って、本発明は、上述した欠点のない、Ｍ１８１〜
ランジスタ論理回路４？１１成用基板を提案ｕんとする
ものである。
ランジスタ論理回路４？１１成用基板を提案ｕんとする
ものである。
本発明によるＭＩＳＩ〜ランジスタ論理回路（１１１成
用基板よれば、′−１６導体基板を万形乃企長方形を右
−りる多数の素子領域に区画したどさ、各素子領域内に
、その主面側から、方形乃至長方形のソース領域と、該
ソース領域と幅が略々等しく長ざが良いドレイン領域ど
が、ドレイン領域の長さ方向を素子領域の長さ方向とし
て、その素子領１或の長さ方向に所要の内側間間隔を保
って形成され、＞した、半導体間４Ｒ上に、絶縁膜を介
して、ソース領域及びトレイン領域間の領域。
用基板よれば、′−１６導体基板を万形乃企長方形を右
−りる多数の素子領域に区画したどさ、各素子領域内に
、その主面側から、方形乃至長方形のソース領域と、該
ソース領域と幅が略々等しく長ざが良いドレイン領域ど
が、ドレイン領域の長さ方向を素子領域の長さ方向とし
て、その素子領１或の長さ方向に所要の内側間間隔を保
って形成され、＞した、半導体間４Ｒ上に、絶縁膜を介
して、ソース領域及びトレイン領域間の領域。
に対面して、上記素子領域の幅方向に延長している第１
の導電層部と、該第１の導電層部の一部側から、素子領
域の長さ方向の一方に折曲って、ソース領域側の領域と
、上記ドレイン領域側の上記ソース領域側とは反対側の
領域とを残した状態に、素子領域の長さ方向の一力に延
長しているグー１〜電極とが形成されている、という構
成を有する。
の導電層部と、該第１の導電層部の一部側から、素子領
域の長さ方向の一方に折曲って、ソース領域側の領域と
、上記ドレイン領域側の上記ソース領域側とは反対側の
領域とを残した状態に、素子領域の長さ方向の一力に延
長しているグー１〜電極とが形成されている、という構
成を有する。
このような構成を有りる本発明ににるＭＩＳトランジス
タ論理回路１’ｌ”を成用７１板によれば、それを用い
Ｃプログラマブル論理アレイ、リードΔンリーメモリ回
路などを、周辺回路と共に小型密実に、月つソース領域
Ｓ及びドレイン領域りの抵抗−％１３、配置１１ｉｊ層
の抵抗が小さいと共に配線容重の小さい＋１６成に、柔
軟性を以て、容易に、ＩＭ成り−ることかてぎる。
タ論理回路１’ｌ”を成用７１板によれば、それを用い
Ｃプログラマブル論理アレイ、リードΔンリーメモリ回
路などを、周辺回路と共に小型密実に、月つソース領域
Ｓ及びドレイン領域りの抵抗−％１３、配置１１ｉｊ層
の抵抗が小さいと共に配線容重の小さい＋１６成に、柔
軟性を以て、容易に、ＩＭ成り−ることかてぎる。
本発明の実施例
次に、本発明にＪ、るＭ 、Ｉ Ｓ ｌ−ランシスタ論
理回路（１４成用基板の実施例を述べにう。
理回路（１４成用基板の実施例を述べにう。
第４図１は、７１Ｃ発明によるｈ／＋ Ｉ Ｓ Ｉ−ラ
ンジスタ論理回路構成用具板の実施例を示し、 半導体
Ｊｔ７灰１を方形乃至長方形を右りる多数の素子領域に
区画したどき、その各素子領１戊内に、その主面側から
、方形ＩＩＩ至艮苗長のドレイン領域Ｓど、そのドレイ
ン領域りと幅が銘々等しく長さが長いソース領域りとが
、上記ソース領域Ｓの良さ方向を上記素子領域の長さ方
向として、その素子領域の長さ方向に所要の内側間間隔
を保って形成され、また、半シ９体ＪＩ板１上に、絶縁
膜を介して、ソース領域Ｓ及びドレイン領域１つ間の領
域に対向して、素子領域の幅方向に延長している第１の
導電層部と、該第１のどλ電層部の一８１５側から、上
記素子領域の長さ方向の一ツノに折曲って、上記トレイ
ン領域り側の領域ど、−に記ソース領域Ｓ側の上記ドレ
イン領域側とは反対側の領域とを残した状態に、素子領
域の長さ方向の一方に延長しているグー１〜電４．）７
Ｇとが形成されている。
ンジスタ論理回路構成用具板の実施例を示し、 半導体
Ｊｔ７灰１を方形乃至長方形を右りる多数の素子領域に
区画したどき、その各素子領１戊内に、その主面側から
、方形ＩＩＩ至艮苗長のドレイン領域Ｓど、そのドレイ
ン領域りと幅が銘々等しく長さが長いソース領域りとが
、上記ソース領域Ｓの良さ方向を上記素子領域の長さ方
向として、その素子領域の長さ方向に所要の内側間間隔
を保って形成され、また、半シ９体ＪＩ板１上に、絶縁
膜を介して、ソース領域Ｓ及びドレイン領域１つ間の領
域に対向して、素子領域の幅方向に延長している第１の
導電層部と、該第１のどλ電層部の一８１５側から、上
記素子領域の長さ方向の一ツノに折曲って、上記トレイ
ン領域り側の領域ど、−に記ソース領域Ｓ側の上記ドレ
イン領域側とは反対側の領域とを残した状態に、素子領
域の長さ方向の一方に延長しているグー１〜電４．）７
Ｇとが形成されている。
以上が、本発明によるＭ Ｉ Ｓ ｌ・ランジスタ論Ｊ
ｌｊ回路構成用基板の実施例の４７６成である、。
ｌｊ回路構成用基板の実施例の４７６成である、。
このような本発明によるＭ Ｉ Ｓ ｌ−ランジスタ論
理回路構成用阜板の構成に−」；れば、これを用いて、
第５図及び′第６図、第７図及び第８図、第９図及び第
１０図、第１１図及び第１２図、第１３図及び第１４図
に示ザ」；うｈ４１４成を容易に得ることができる。
理回路構成用阜板の構成に−」；れば、これを用いて、
第５図及び′第６図、第７図及び第８図、第９図及び第
１０図、第１１図及び第１２図、第１３図及び第１４図
に示ザ」；うｈ４１４成を容易に得ることができる。
なお、第５図〜第１４図にＪ３い−Ｃ１×１．×２及び
×３は、半導体基板１十にグー１〜電極Ｇを埋設して形
成されている第１の層間絶縁膜（図示けり゛）十に形成
された、第１層配線層を示り３２．１、た、Ｙｌ及びＹ
２は、第１の居間絶縁膜上に形成された第２の肋間絶縁
層上に形成された第２層配線層を示づ。さらに、Ｃ１１
は、第２の１１゛り間絶縁ＩＩ！’！を横切っＣ配線層
×１及びＹｌを連結している一１ンタク１へ、Ｃ２２は
、同様に第２のｈ゛）フ間絶縁１１つ）を横切つＣ配線
１ｆｆｉＸ２及びＹ２を連結している」ンタク、Ｃ１２
は、第１の居間絶縁膜をＪｒ’＋切って配線ｈ’Ｊ Ｘ
２とトレイン領域１つを連結しているコンタク１−１
Ｃ２１１；に、第１の１Ｍ間絶縁膜を横切−）で配線Ｆ
７ Ｘ ２とグー１〜電極Ｇどを連結している」ンタク
ト、Ｃ３２は、り）１の居間絶縁膜を横切っＣ配線＋１
ｑＸ２どソース領域Ｓどを連結しているコンタクトを示
り 。
×３は、半導体基板１十にグー１〜電極Ｇを埋設して形
成されている第１の層間絶縁膜（図示けり゛）十に形成
された、第１層配線層を示り３２．１、た、Ｙｌ及びＹ
２は、第１の居間絶縁膜上に形成された第２の肋間絶縁
層上に形成された第２層配線層を示づ。さらに、Ｃ１１
は、第２の１１゛り間絶縁ＩＩ！’！を横切っＣ配線層
×１及びＹｌを連結している一１ンタク１へ、Ｃ２２は
、同様に第２のｈ゛）フ間絶縁１１つ）を横切つＣ配線
１ｆｆｉＸ２及びＹ２を連結している」ンタク、Ｃ１２
は、第１の居間絶縁膜をＪｒ’＋切って配線ｈ’Ｊ Ｘ
２とトレイン領域１つを連結しているコンタク１−１
Ｃ２１１；に、第１の１Ｍ間絶縁膜を横切−）で配線Ｆ
７ Ｘ ２とグー１〜電極Ｇどを連結している」ンタク
ト、Ｃ３２は、り）１の居間絶縁膜を横切っＣ配線＋１
ｑＸ２どソース領域Ｓどを連結しているコンタクトを示
り 。
従って、第４図に承り本発明にＪ、るＩＶＩ Ｉ Ｓ
ｌ〜ランジスタ論理回路構成用基板によれば、それを用
いＣ１プログラマブル論理ツル−−１））、り一トＡン
リーメモリなどを、柔軟性を以て、容易に、小型密実に
］」つ良好な特性を有でるしのとして（す１成り−るこ
とがＣさる、という’ｌｊｉ徴を右りる。
ｌ〜ランジスタ論理回路構成用基板によれば、それを用
いＣ１プログラマブル論理ツル−−１））、り一トＡン
リーメモリなどを、柔軟性を以て、容易に、小型密実に
］」つ良好な特性を有でるしのとして（す１成り−るこ
とがＣさる、という’ｌｊｉ徴を右りる。
すな４つ４）、例えばり′）７図及び第８図に示り（１
”へ成を含んだ、第１５図に示−！ＩＪこうなり−）〜
Δンリメしりを一容易に、口つ小！Ｉ’！ Ｗｉ実に（
１−１成・することかできる。
”へ成を含んだ、第１５図に示−！ＩＪこうなり−）〜
Δンリメしりを一容易に、口つ小！Ｉ’！ Ｗｉ実に（
１−１成・することかできる。
、１、た、例えば゛第９図尾余ひり′１１０図に示（〕
偶成を含んだ第１６図に示りようへブ［コグラζノブル
論理アレイを、容易に、■つ小型密実にｌｌ’ｌ成りる
ことができる。
偶成を含んだ第１６図に示りようへブ［コグラζノブル
論理アレイを、容易に、■つ小型密実にｌｌ’ｌ成りる
ことができる。
さらに、第１１図及び′；ｊ５１２図に示・Ｉ−（１”
ｌ成と、第１３図及び第゛１４図に示す（１′う成とを
含／Ｖだ、第１６図に示すにうなプログラマノル論理ノ
ｌレイを（１４成することができる。
ｌ成と、第１３図及び第゛１４図に示す（１′う成とを
含／Ｖだ、第１６図に示すにうなプログラマノル論理ノ
ｌレイを（１４成することができる。
さらに、第１７図に示り−ような第１５図に示づリード
Δンリメモリと、第１８図に示すＪ：うなブ１」グラマ
プル論理アレイとが混在した論理回路を構成づることが
できる。
Δンリメモリと、第１８図に示すＪ：うなブ１」グラマ
プル論理アレイとが混在した論理回路を構成づることが
できる。
第１図〜第３図は従来のＭＩＳＩ−ランラスタ論理回路
４１４成用基板を示す図である。 第４図〜第１８図は、本発明によるＭ Ｉ Ｓ ｌ−ラ
ンラスタ論理回路構成用基板を示す図である。 出願人 日本電信電話公社 代理人 弁理士 田中正冶 第３図 第４図 第６図 Ｎ６図 第８図 第゛１７１ヅＩ ｔ￥〕゛ ］ ８ 図 手 乳々 ネ市 〒Ｅ 研９ １．事イ！１の表示 特願昭５９−２４５８５号２゜発
明の名称 Ｍｒ ｓ ＋−ランジスタ論理回路Ｊ７４成用基４反３
、ン市正をりる者 事イ′［どの関係 特許出願人 １１ 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２） Ｅ１本電信電話公社代表者 真 胚 恒 ４、代理人 住 所 〒１０２ 東京都千代［１］区麹１１１Ｊ ５
丁ＵｆＪ７番地 秀和紀尾月町丁ＢＲ８２０号 ５、補正命令の日イ」 自発補正 ６、補正ににり増加する発明の故 なし明 １１Ｉ 占
（仝交、１］正 ） １、発明の名称 ＭＩ Ｓ ｌ・ランシスタ論理回路（
１４成用基板 ２、特許請求の範囲 半導体基板を方形乃至長方形を右り゛る多数の索子領１
或に区画したとき、その各索了領歌内に、その１ユ而側
から、方形乃至長方形のド（ツイン領域と、該ドレイン
領域と幅が略々等しく長さか長いソース領域とが、上記
ソース領域の長さ］）向を上記素子領域の長さ方向どし
、で、その素子領域の長さ方向にＴｌＦ、要の内側間間
隔を保・）で形成され、 上記？１′導１本基板ｊ二に、絶縁１１３ｊをｆｉシで
、［記ンース領域及びドレイン領域間の領域に対向して
、上記素子領域の幅ｊｊ向に延長し−Ｃいる第１の導電
１４層部と、該第１の導電・１４層部の一端側から、上
記素子領域の長さ方向の一＝一方に折曲・）で、上記１
〜レイン領域側の領域と、上記ソース領域側の上記トレ
イン領域側とは反対側の領域とを残した状態に、上記素
子領域の長さ方向の一万に延長している第２の導電性開
部とからなるゲート電極とが形成され−Ｃいることを特
徴どづるＭ Ｉ Ｓ Ｉ−ランラスタ論理回路構成用基
板。 ３、発明の詳細な説明 本発明の分野 本発明は、Ｍ Ｉ Ｓ ｌ〜ランジスタ論理回路（１へ
成田基板の改良に関する。 本発明のｒ！■ Ｍ ］ Ｓ ｌ−ランジスタ論理回路６．ｔ、成川基板
どして、従来、半導体基板１を方形乃至長方形をイ１覆
る多数の素子領域に区画したとき、第１図に示づように
、その各素子領域Ｑ内に、その主面側から、方形乃至長
方形のパターンを右Ｊ−るソース領域Ｓと１〜レイン領
域りとが、それら間に所要の内側間間隔を保って形成さ
れ、１−１つソース領域Ｓからこれと一体にソース領域
Ｓ及びドレイン領域１つの配列方向と直交する方向に帯
状に素子領域外まで延長しているソース領域Ｓと同様の
領域でなる配線層Ｙ２が形成され、一方、半導体基板１
上に、絶縁膜（図示ｌ！ず）を介して、ソース領域Ｓ及
びトレイン領域１つ間の領域に対向して、グー］・電イ
初Ｇが形成され、且つそのグー１へ電極Ｇからこれと一
体にそのグー１〜電４飼０の延長方向に素子領域外注で
゛延長しくいるゲート電極Ｇと同様の導電性層でなる配
線層）１１が形成されている構成を右づるものが提案さ
れでいる。 このような構成を右覆るＭ Ｉ Ｓ ｌ〜ランシスタ論
理回路（１４成用基板によれば、第２図に示ηＪ、うに
、半導体基板１土に、層間絶縁膜（図示けず）をグー１
〜電極Ｇ及び配線層Ｙ１を埋設（２て形成し、その上に
ソース領域Ｓ及びトレイン領１或りと対向し且つそれら
領Ｉｔ Ｓ及Ｕ’ Ｄ間の領１戎どス；１向して、ゲー
ト電極Ｇど直交して素子領域Ｑ外まで延長している配線
層Ｘを形成し、また、その配線層Ｘとドレイン領１或１
つどを層１７Ｘ１絶縁１１分を通って延長している−」
ンタクｌ−Ｃによって連結さｌるＪとにに）て、第３図
に示ＪＪ：うな、配線層Ｘ及びＹ２と、配線層Ｙ１とに
よってアクセスされるＩＶＩＩｓＩ・ランジスタ「を有
する論理回路をｆ４成覆ることができる、。 しかしながら、第１図に示づ゛従来のＭＩＳＩへランジ
スタ論理回路（１′４成川基板の」８合、配線層Ｙ２が
、ソース領域Ｓからこれと一体に半導体基板１内に延長
して形成されたソース領域Ｓと同様の領域であること、
配線層Ｙ１がグー１〜電（函Ｇからこれど一体に延長し
ているグー１へ電極Ｇど同様の脣電性層であることなと
の理由−Ｃ、ブ１−１タラマブル論理アレイや、リー１
−パオンリーメモリ回路などを、それらの周辺回路と共
に、小型密実に、口つソース領域Ｓ及びドレイン領域１
つの抵抗＼ｂ、配線層Ｘ、Ｙ１及０”Ｙ２の抵抗が小さ
いと共に、配線層Ｘ、Ｙｌ及びＹ２ににつわる容量の小
ざい構成に（１へ成することに制限を有しＣいた。 本発明の開示 よって、本発明は、上述した欠点のないＩＶＩ ｌ８１
−ランラスタ論理回路構成用基板をＩ！ｌｉ！案ぜんと
するものである。 本発明によるＭＩＳＩ〜ランジスタ論理回路構成用基板
よれば、半導体基板をプフ形乃至長方形を右Ｊる多数の
２（了領域に区画したどさ、その各索子領域内に、その
主面側か１う、方形乃至（（方形のソース領域と、その
ソース領域と幅が略々等しく長さが長いトレイン領域と
か、トレイン領域の長さ方向を素子領域の長さ方向とし
く、その素子領域の長さ方向に所要の内側間間隔を保っ
て形成され、また、半導体３１本板上に、絶Ｒ５）１シ
）を介して、ソース領域及びトレイン領域間の領域に対
向して、素子領域の幅方向に延長しく゛いる第１の導電
性開部と、その第１の１９電性層部の一端側から、素子
領域の長さ方向の一方に折曲って、ソース領域側の領域
と、トレイン領域側のソース領域側とは反対側の領域と
を残した状態に、素子領域の長さ方向の一方に延長して
いるグー（〜電極とが形成されている、という構成を有
づる。 このようなＩｒａ成を右づ“る本発明にＪ、る〜Ｉｔｓ
１〜ランジスタ論理回路構成用基板によれば、プログラ
マフル論理アレイや、リードオンリーメモリ回路４ｆど
を、それらの周辺回路ど共に、小型密実に、月つソース
領域及びトレイン領域の抵抗や、配線層の抵抗が小さい
ど共に、配線容量の小さい（１６成に、柔軟性を以て、
容易に、構成りることかできる１゜ 本発明の実施例 次に、本発明にＪ、るＩｖｌ Ｉ Ｓ ｌ〜ランジスタ
論理回路（１４成用基板の実施例を述べよう。 第４図は、本発明によるＩｖｌ Ｉ Ｓ ｌ〜ランジス
タ論理回路Ｉｆｆ或川用羽根実施例を示し、半導体基板
１を方形乃至長方形を有Ｊる多数の索子領域Ｑに区画し
たどき、その各素子領域Ｑ内に、その主面側から、方形
］５至長方形のドレイン領域りと、そのトレイン領域り
と幅が略々等しく長さが長いソース領域Ｓとか、ソース
領域Ｓの長さ方向を素子領域の長さ方向として、その素
子領域Ｑの長さ方向に所要の内側間間隔を保って形成さ
れている。 また、半導体基板１上に、絶縁膜（図示Ｕず）を介して
、ソース領域Ｓ及びドレイン領域１〕間の領域に対向し
て、素子領域Ｑの幅す向に延長している第１の導電性開
部＋Ｊ１ど、での第１の導電竹層部ｇ１の一端側から、
索子領域Ｑの長さ方向の一方に折曲って、ドレイン領Ｉ
ｔ ＋）側の領域と、ソース領域Ｓ側の上記トレイン領
域１．）側とは反対側の領域とを残した状態に、素１’
：：Ｉ’１域Ｑめ艮ざ方向の一方に延長しでいる第２
の導電１１層部り２ど／ＪＩ Ｉらイするグー１〜電４
’３ｉ Ｇ ’が形成されている。 以しか、本発明によるｔｖｌ ｌ Ｓ ｌ〜ランジスタ
論理回路（１４成用基板の実施例の（１４成である。 このような本発明にＪ、るＩ１１／Ｉ ］ Ｓ ｌ・ラ
ンリスク論理回路構成用基板の４１４成によれは、これ
を用いて、第５図及び第６図、２＜”、 ７図及び第８
図、第９図及び第１０図、第１１図及び第１２図、第１
３図及び第１４図に示り−ようイｃ、〜ｌ Ｉ Ｓ ｌ
−ランジスクＴを有する論理回路を容易に構成Ｊること
がでさる１゜ ヅなわら、第５図に示すように、半導体」：〔仮１にに
、第１の層間絶縁＋＋４！ （図示は覆゛）をグー１へ
電極Ｇを埋設して形成し、その第１の層間絶縁股上に、
ドレイン領域りど対向して、ソース領域Ｓ及びトレイン
領域の配列方向と直交する方向に素子領域Ｑ外まで延長
している配線層×１を形成づる１、また、第１の層間絶
縁股上に、ソース領域り及びグー１〜電極Ｇ（１）尋ｊ
Ｅ性層部ｑ２ど対向して、配線ｌＮＸ１と平行に素子領
域Ｑ外まＣ延長している配置５１層Ｘ２を形成りる１、
さらに、第１の層間絶縁膜」二に、ソース領１或Ｓと、
そのドレイン領域り側ど１は反対１１！すの領域にＪ５
いＣ対向して、配線層×１及び×２と平行に素子領域Ｑ
外まで延長しでいる配線層×３を形成り−る。 また、第１の層間絶縁膜上に、第２のハ゛脣間絶縁膜（
図示せす゛）を、配、線層Ｘ１．２及び×３を埋設して
形成し、その第２の層間絶縁股上に、配線層Ｘ１のドレ
イン領域りと対面していない領域と、配線層×３のソー
ス領域Ｓどス・］向していない領１或とに対向し、且つ
グーｌ−電極Ｇの導電性胴部！Ｊ２及び配線層×２と壬
なって対向して、配ｈ ｈ’ｊ Ｘｌ 、 Ｘ ２ 及
び×３ど直交Ｌ ”Ｃ；’ｉ； ’ｊ’領域外まで延長
しＣいる配線層Ｙ１を形成づ゛る。 、１１だ、第２の層間絶縁股上に、配線層Ｘ１及びドレ
イン領域と巾なって対向し、ト１つグー１−電４仮Ｇの
導電性胴部ｇ１ど対向し、まｌζ、配線層×２及びソー
ス領域Ｓど重な−）゛Ｃ対向し、ｊ］つ配線層×３及び
ソース領域Ｓど中な−）Ｃ対向して、配線層Ｙ１ど平１
１に素−ｆ領戚Ｑ外Ｊ、−で延長している配線層Ｙ２を
形成りる１゜ ざらに、配線層Ｘ１ど配線層Ｙ １とを第２の層間絶縁
膜を通って延長し−Ｃいる一Ｊンタクト０１１によって
連結さける。また、配線層×１と１〜レイン項域りとを
第１の居間絶縁１１４１を通・ン（゛延長している」ン
タクｈ Ｃ１２によ−）で連結ざＵる。さらに、配線層
×２とグー１〜電極Ｇどを、グーｌ−電極Ｇの導電性胴
部ｇ２において、第１の層間絶縁膜を通って延長し゛（
いる−］ンタク１−〇２１によって連結さける。なおさ
らに、配線層×２と配線層Ｙ２とを第２の層間絶縁膜を
通つて延長している一１ンタクｌ−Ｃ２２にＪ、っＣｉ
＋ｊｊ結さυる。また、配線層Ｘ３とソース領域Ｓとを
第１の層間絶縁ｔａｒｔ＞を通って延長しＣｏいる」ン
タク１へＣ３２によって連結させる。 しかるときは、第６図に示すように、配ｆｔ’；Ｊ Ｉ
ｇＸ ’Ｉ及びＸ３または配線層Ｙ１及び×３と、配線
層×２または配線層Ｙ２とにＪ：ってアクレスされるＮ
ＩＩ Ｉ Ｓ ｌ−ランジスタＴを有Ｊる論理回路を構
成づることかできる。 また、第７図に示すように、第５′：Ｊ図に示すＪｆａ
成において、その配線Ｉｉ？ｉＹ２が雀１１・１１され
、これに応じて配線層Ｘ２及びＹ ２間の」ンタクｌ−
Ｃ２２が寄１１１１おれ、：ｊ、た配線層Ｘ１の両端が
素子領域外に延長し−Ｃいないことを除いて、第５図に
承り（イボ１成と同様のＧ、Ｉ、成にすることにＪ、っ
て、第８図に示すように、配線層Ｙ１及びＸ３と、配線
層〉（２とによつＣアクレスされるＭ Ｉ Ｓ ｌ・ラ
ンジスウＴを有ザる論理回路を構成することがＣｏぎる
。 さらに、第９図に示すように、第５〕図に示−リ（１４
成にＪ３い−Ｃ１その配線層Ｙ１が省１．ｉ８．．＼れ
、これに応じて配線層Ｘ１及び７１間の」ンタク１−〇
１１が省略され、また配線１；”ｉ Ｘ ２の両端が５
トミモ領域Ｑ外に延長し７ていないことを除いて、第５
図に示−Ｊ−構成と同様のイを成にｃＪ゛ることにＪ、
って５．第１０図に示Ｊよ−うに、配線層×１及び×３
と、配線１１！Ｙ ２とに」、ってアクレスされるＭＩ
ＳＩ〜ランジスタＴを有づる論理回路を構成リ−ること
ができる。 なおさらに、第１１図に承りように、第５図に示Ｊ゛構
成にｄ３いて、その配線層×１の両端か素子領域外に延
長してｄ３らす゛、また配線層Ｙ２が配線層×３及びソ
ース領域Ｓに手なつ一℃通って素子領域Ｑ外に延長しＣ
−いないことを除い（、第５図に示づ構成と同様の１７
’Ｓ成にづることに、Ｊ、って、第１２図に示り゛よう
に、配線１．−７ Ｙ １及げ×３と、配線層×２また
はＹ２とにＪ：ってアクレスされるＭＩＳＩ〜ランシス
ター１を右りる論理回路を４１４成することかできる。 また、第１３図に示すように、第５５図に示刀（１４成
にＪ５いＣ１その配線層×２の両端が素子領域Ｑ外に延
長しておらず、また配！？！ｉ！ＦＩ Ｙ １の配線層
Ｘ２側ど（よ反対側の−ＱＱ１０素子領域外に延長して
いないことを除い−Ｃ１第５図に示ず（１４成と同様の
（ｊ４成に・ＪることにＪ、って、第１／１図に示Ｊよ
うに、配線層×１または）／１及び配線１りＸ３と、配
線層Ｙ２とによってアクヒスされるＭ Ｉ Ｓ ｌ・ラ
ンシスタ１−を右−リ′る論理回路を（？う成りること
がてさる。 従って、第４図に示刀ホ発明ににるＭＩＳＩ〜ランシス
タ論理回路４１６成用基板によれば、それを用いて、ブ
１］クランプル論理アレーや、リードΔンリーメモリな
どを、柔軟性を以Ｃ１容易に、小型密実に月つ良好な１
も性を石するしのとして（１４成りることかでさる、と
いう特徴を右りる。 らな力に、例えば、第７図及Ｕ ｕｊ８図ζ」二兆しだ
４１へ成のｌｖｌ Ｉ Ｓ ｌ〜ランジスタ論理回路構
成用基板を用いたマトリクス配列を含んて、リード訓ン
リメモリ回路を、容易に、月つ小型密実に構成すること
ができる。 １−なわら、第１５図に示７ＩＪ、うに、複数（ｊ上の
配線層Ｘ２をそれ自体（、上公知の］ｌドレスデ」−ド
出力の供給される入ノｊバッフ、・回路＋ １３に接続
し、また、複数列上の配線層Ｙ１を、それらの一端側に
おい−（、それ自体は公知のプリチャージ回路（または
プルアップ回路）「に接続し、他端側にｄ３いて、出乃
バッノ、・回路０１３に接わ°ｃし、ざらに、複数ｉ−
１の配線層×３をデスチャージ回１？８（または接地回
路）１−１に接続りることによって、タイナミク型（ま
たはスタティック型）のリードオンリメモ９回路を、容
易に、月つ小型密実に４ｉ／＋成することがＣぎる。 また、例えば、第７図及び第８図（上述した（１４成ど
、第９図及び第１０図で上述した（１４成とを用いた７
１〜リクス配列を含／ｖＣ、ブト１グツＩグル論理アレ
イを、容易に、月つ小型１ぞ実に１１う成Ｊ−ることが
（゛さる、。 すなわら、第１６図に示すにうに、複数行中の所要の打
上の全てまたは一部上／！：第′ｆ図及び第Ｅ３図で−
上述した（Ｉ′４成どし、残りの行−Ｌの残りの部上を
第９図及び第１０図で上述したイ１４成とし、そしＣ１
第７図及び第８図て十）ホした構成の配線層×２、×３
及びＹｌを、入カパッフ１回路ＩＢ、ライス）Ｖ−ジ回
路（Ｊ、たは接地回路）１−１及Ｏ・プリチャージ回路
くまたはプルアップ回路）１：にそれぞれ接続し、また
、第９図及び第１０図で−」二連した構成の配線層×１
をディメチ１１−９回Ｆｆｉ（Ｊζたはプルノアツー／
回路）Ｌ−′及び出力バッフ７７回路ＯＢに接続じ、ま
た第９図及び第１０図で上述した構成の配線層〉（２を
一／ルアッ１回路（また（よディスチＶ−ジ回路）「″
（ご接続し、さらに、第７図及０・第８図（゛上述した
構成の配線層）／゛１ど第９図及び第１０図て上）（１
Δした）１４成の配線１ｉ’ｉ’ｉＹ２どを、配ｆ’ｉ
ｉ！ ｌ”ｉ＼へｌを介して接続することによって、タ
イナミック型〈Ｊ、たはスタティック型）のブ１−１グ
ラマノルジツクアレイ回路を、容易に、且つ小型密実に
構成りることかでさる、。 ざらに、第１１図及び第１２図で上述した（１４成と、
第１３図及び第１４図で上述した（１も成とを用いた７
１〜リクス配列を含Δ７ｃ・、ｕｓ １−７図に示すＪ
：うなブｌコグラマブル論理アレイを（１４成Ｊること
ができる。 すなわら、複数行中の所要の行−にの全てまたは一部上
を第１１図及び第１２図で上述したＩＭ成どじ、残りの
打上の残りの部」二を第１３図及び第１４図で上述した
（１４成どし、そして、第１１図及び第１２図（・」二
連１ノだ構成の配イ、≦！ ｂ’４ ）’ ｉ、×３及
びＹｌを、人カバツノｊＪｌ路１「３、ディメチ１／−
９回路くまたは接地回路）１−１及びシリチャージ回路
（またはプルアップ回路）Ｆにそれぞれ接続し、また、
第１３図及び第１４１：□ｌｌ −’Ｃ十述した構成の
配線層Ｙ１を１リヂＡ・−シ回路（またはプルアップ回
路）Ｆ′及び出力ハラノン・回路０１３に接続し、また
第１３図及び第１／１図で上；ホした（７１１成の配４
ｊｌ Ｉ所Ｘ ３をディスｆ＋・−ジ回路（または接地
回路１１′）に接続し、さらに、第１１図及び第１２図
Ｃ士ｊホし／（＜ｉ’ｌ：成の配線層Ｙ１と第１３図及
び第１４図で上述した構成の配線層Ｙ２とを、配線層Ｗ
を介して接続することによって、クイナミンク型（また
はスタディツク型）のブ（」グラマプルシックアレイ平
面を、容易に、且つ小型密実に構成りることができる。 １ さらに、第１８図に示すＪ、うイｒ、第１５図及び第１
７図との夕・］応部分に同一符号を付して、詳細説明は
省略・ノるが、第１５図にポリリードオンリメモリ回路
と、第１７図に示すようなプログシンゾル論理アレイと
が混在した論理回路を、容易に、口つ小型密実に＋１４
成りることかできる。 ４、図面の簡単な説明 第１図は、従来のＭ Ｉ Ｓ １７ランシスタ論理回路
構成用塁仮を示Ｊ要部の路線的平面図である。 第２図及び第３図ｔ、Ｌ、第１図に示り一従来のＭＩＳ
Ｉ−ランラスタ論理回路４？４成用基板を用いた論理回
路の要部を示り路線的平面図及び接続図である。 第４図は、本発明に」、るＭＩＳＩ〜ワンジスタ論理回
路４１′４成用基板の一例の要ｊ１１≦を示づ路線的平
面図である。 第５図及びｈ′５６図は、第４図に示り一木発明による
ＭＩＳトランジスタ六吏論理回路考１４成川基板を用い
た論理回路の一例の要部を示り略♀ｊｊ（的゛＋ｊ面図
及び接続図である。 第７図及び第８図；第９図及び第１０図；第１１図及び
第１２図；及び第１３図及び第１／１図は、イれぞれ第
４図に示す本発明によるＭ ＩＳ ｌ−ランラスタ論理
回路構成用基板を用いた論理回路の他の例の要部を承り
路線的平面図及び接続図である。 第１５図は、第７図及びａ′５８図に示づＩｉ’Ｊ成を
用いたり一ドＡンリメモリ回路の一例を示づ系統的接続
図Ｃある。 第１６図（ま、第７図及び第８図に示づ（ｉ４成と、第
９図及び第１０図に承り（Ｉ１１成とを用いた一ｆ１１
クラ？プル論理アレイの一例を示づ系統的接わ′Ｃ図で
ある。 第１７図は、第１１図及び第１２図に承り４１４成と、
第１３図及び第１／′１図に示す（Ｍ成とを用いノζプ
ロゲランフル論理アレイの曲の例を示す系統的接続図Ｃ
′ある４゜ 第゛１８図は、第１５図に示すリードオンリメモリ回路
と、第１７図に示リブ［１グラマプル論理アレイどか混
在した論理回路の一例を示ず系統的接続図である。 １ ・・・ ・・・ ・・・ ・・・ ・・・ 半導
１本 基（反Ｑ・・・・・・・・・・・・・・・素子領
域Ｓ・・・・・・・・・・・・・・・ソース領域Ｄ・・
・・・・・・・・・・・・・トレイン領域Ｇ・・・・・
・・・・・・・・・・グー１〜電極Ｕ ’Ｉ 、 ！Ｊ
２・・・導電性１ｉ’？ｉ部Ｘ、Ｘ１〜×３ ・・・・・・・・・・・・配線層 Ｙ、Ｙｌ、Ｙ２ ・・・・・・・・・・・・配線りづ Ｃ，Ｃ１１，Ｃ２１，ＣＩ ２〜Ｃ３２・・・・・・・
・・・・・＝１ンタク１〜Ｔ・・・・・・・・・・・・
・・・Ｍｉｓｔ〜ランジスタ１Ｂ・・・・・・・・・・
・・Ｉ入カバッファメモリＯＢ・・・・・・・・・・・
・出力バッファ回路Ｆ、Ｆ’、Ｆ″ ・・・・・・・・・・・・プリＪ−レージ回路またはゾ
ルアッグ回路 １１、Ｈ’ ・・・・・・デスチャージ回路または接地
回路 出願人 口木電（西電話公判 第１図 第２図 第３図 第５図 第６ｒ＜１ 第７′図 １ 第８図 第９図 Ｖ９ Ｍ２Ｏ図 第１１嘔ｌ 第１２因 第１３図 ９ 第１５図゛ 第１乙号１ 第１８図
４１４成用基板を示す図である。 第４図〜第１８図は、本発明によるＭ Ｉ Ｓ ｌ−ラ
ンラスタ論理回路構成用基板を示す図である。 出願人 日本電信電話公社 代理人 弁理士 田中正冶 第３図 第４図 第６図 Ｎ６図 第８図 第゛１７１ヅＩ ｔ￥〕゛ ］ ８ 図 手 乳々 ネ市 〒Ｅ 研９ １．事イ！１の表示 特願昭５９−２４５８５号２゜発
明の名称 Ｍｒ ｓ ＋−ランジスタ論理回路Ｊ７４成用基４反３
、ン市正をりる者 事イ′［どの関係 特許出願人 １１ 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２） Ｅ１本電信電話公社代表者 真 胚 恒 ４、代理人 住 所 〒１０２ 東京都千代［１］区麹１１１Ｊ ５
丁ＵｆＪ７番地 秀和紀尾月町丁ＢＲ８２０号 ５、補正命令の日イ」 自発補正 ６、補正ににり増加する発明の故 なし明 １１Ｉ 占
（仝交、１］正 ） １、発明の名称 ＭＩ Ｓ ｌ・ランシスタ論理回路（
１４成用基板 ２、特許請求の範囲 半導体基板を方形乃至長方形を右り゛る多数の索子領１
或に区画したとき、その各索了領歌内に、その１ユ而側
から、方形乃至長方形のド（ツイン領域と、該ドレイン
領域と幅が略々等しく長さか長いソース領域とが、上記
ソース領域の長さ］）向を上記素子領域の長さ方向どし
、で、その素子領域の長さ方向にＴｌＦ、要の内側間間
隔を保・）で形成され、 上記？１′導１本基板ｊ二に、絶縁１１３ｊをｆｉシで
、［記ンース領域及びドレイン領域間の領域に対向して
、上記素子領域の幅ｊｊ向に延長し−Ｃいる第１の導電
１４層部と、該第１の導電・１４層部の一端側から、上
記素子領域の長さ方向の一＝一方に折曲・）で、上記１
〜レイン領域側の領域と、上記ソース領域側の上記トレ
イン領域側とは反対側の領域とを残した状態に、上記素
子領域の長さ方向の一万に延長している第２の導電性開
部とからなるゲート電極とが形成され−Ｃいることを特
徴どづるＭ Ｉ Ｓ Ｉ−ランラスタ論理回路構成用基
板。 ３、発明の詳細な説明 本発明の分野 本発明は、Ｍ Ｉ Ｓ ｌ〜ランジスタ論理回路（１へ
成田基板の改良に関する。 本発明のｒ！■ Ｍ ］ Ｓ ｌ−ランジスタ論理回路６．ｔ、成川基板
どして、従来、半導体基板１を方形乃至長方形をイ１覆
る多数の素子領域に区画したとき、第１図に示づように
、その各素子領域Ｑ内に、その主面側から、方形乃至長
方形のパターンを右Ｊ−るソース領域Ｓと１〜レイン領
域りとが、それら間に所要の内側間間隔を保って形成さ
れ、１−１つソース領域Ｓからこれと一体にソース領域
Ｓ及びドレイン領域１つの配列方向と直交する方向に帯
状に素子領域外まで延長しているソース領域Ｓと同様の
領域でなる配線層Ｙ２が形成され、一方、半導体基板１
上に、絶縁膜（図示ｌ！ず）を介して、ソース領域Ｓ及
びトレイン領域１つ間の領域に対向して、グー］・電イ
初Ｇが形成され、且つそのグー１へ電極Ｇからこれと一
体にそのグー１〜電４飼０の延長方向に素子領域外注で
゛延長しくいるゲート電極Ｇと同様の導電性層でなる配
線層）１１が形成されている構成を右づるものが提案さ
れでいる。 このような構成を右覆るＭ Ｉ Ｓ ｌ〜ランシスタ論
理回路（１４成用基板によれば、第２図に示ηＪ、うに
、半導体基板１土に、層間絶縁膜（図示けず）をグー１
〜電極Ｇ及び配線層Ｙ１を埋設（２て形成し、その上に
ソース領域Ｓ及びトレイン領１或りと対向し且つそれら
領Ｉｔ Ｓ及Ｕ’ Ｄ間の領１戎どス；１向して、ゲー
ト電極Ｇど直交して素子領域Ｑ外まで延長している配線
層Ｘを形成し、また、その配線層Ｘとドレイン領１或１
つどを層１７Ｘ１絶縁１１分を通って延長している−」
ンタクｌ−Ｃによって連結さｌるＪとにに）て、第３図
に示ＪＪ：うな、配線層Ｘ及びＹ２と、配線層Ｙ１とに
よってアクセスされるＩＶＩＩｓＩ・ランジスタ「を有
する論理回路をｆ４成覆ることができる、。 しかしながら、第１図に示づ゛従来のＭＩＳＩへランジ
スタ論理回路（１′４成川基板の」８合、配線層Ｙ２が
、ソース領域Ｓからこれと一体に半導体基板１内に延長
して形成されたソース領域Ｓと同様の領域であること、
配線層Ｙ１がグー１〜電（函Ｇからこれど一体に延長し
ているグー１へ電極Ｇど同様の脣電性層であることなと
の理由−Ｃ、ブ１−１タラマブル論理アレイや、リー１
−パオンリーメモリ回路などを、それらの周辺回路と共
に、小型密実に、口つソース領域Ｓ及びドレイン領域１
つの抵抗＼ｂ、配線層Ｘ、Ｙ１及０”Ｙ２の抵抗が小さ
いと共に、配線層Ｘ、Ｙｌ及びＹ２ににつわる容量の小
ざい構成に（１へ成することに制限を有しＣいた。 本発明の開示 よって、本発明は、上述した欠点のないＩＶＩ ｌ８１
−ランラスタ論理回路構成用基板をＩ！ｌｉ！案ぜんと
するものである。 本発明によるＭＩＳＩ〜ランジスタ論理回路構成用基板
よれば、半導体基板をプフ形乃至長方形を右Ｊる多数の
２（了領域に区画したどさ、その各索子領域内に、その
主面側か１う、方形乃至（（方形のソース領域と、その
ソース領域と幅が略々等しく長さが長いトレイン領域と
か、トレイン領域の長さ方向を素子領域の長さ方向とし
く、その素子領域の長さ方向に所要の内側間間隔を保っ
て形成され、また、半導体３１本板上に、絶Ｒ５）１シ
）を介して、ソース領域及びトレイン領域間の領域に対
向して、素子領域の幅方向に延長しく゛いる第１の導電
性開部と、その第１の１９電性層部の一端側から、素子
領域の長さ方向の一方に折曲って、ソース領域側の領域
と、トレイン領域側のソース領域側とは反対側の領域と
を残した状態に、素子領域の長さ方向の一方に延長して
いるグー（〜電極とが形成されている、という構成を有
づる。 このようなＩｒａ成を右づ“る本発明にＪ、る〜Ｉｔｓ
１〜ランジスタ論理回路構成用基板によれば、プログラ
マフル論理アレイや、リードオンリーメモリ回路４ｆど
を、それらの周辺回路ど共に、小型密実に、月つソース
領域及びトレイン領域の抵抗や、配線層の抵抗が小さい
ど共に、配線容量の小さい（１６成に、柔軟性を以て、
容易に、構成りることかできる１゜ 本発明の実施例 次に、本発明にＪ、るＩｖｌ Ｉ Ｓ ｌ〜ランジスタ
論理回路（１４成用基板の実施例を述べよう。 第４図は、本発明によるＩｖｌ Ｉ Ｓ ｌ〜ランジス
タ論理回路Ｉｆｆ或川用羽根実施例を示し、半導体基板
１を方形乃至長方形を有Ｊる多数の索子領域Ｑに区画し
たどき、その各素子領域Ｑ内に、その主面側から、方形
］５至長方形のドレイン領域りと、そのトレイン領域り
と幅が略々等しく長さが長いソース領域Ｓとか、ソース
領域Ｓの長さ方向を素子領域の長さ方向として、その素
子領域Ｑの長さ方向に所要の内側間間隔を保って形成さ
れている。 また、半導体基板１上に、絶縁膜（図示Ｕず）を介して
、ソース領域Ｓ及びドレイン領域１〕間の領域に対向し
て、素子領域Ｑの幅す向に延長している第１の導電性開
部＋Ｊ１ど、での第１の導電竹層部ｇ１の一端側から、
索子領域Ｑの長さ方向の一方に折曲って、ドレイン領Ｉ
ｔ ＋）側の領域と、ソース領域Ｓ側の上記トレイン領
域１．）側とは反対側の領域とを残した状態に、素１’
：：Ｉ’１域Ｑめ艮ざ方向の一方に延長しでいる第２
の導電１１層部り２ど／ＪＩ Ｉらイするグー１〜電４
’３ｉ Ｇ ’が形成されている。 以しか、本発明によるｔｖｌ ｌ Ｓ ｌ〜ランジスタ
論理回路（１４成用基板の実施例の（１４成である。 このような本発明にＪ、るＩ１１／Ｉ ］ Ｓ ｌ・ラ
ンリスク論理回路構成用基板の４１４成によれは、これ
を用いて、第５図及び第６図、２＜”、 ７図及び第８
図、第９図及び第１０図、第１１図及び第１２図、第１
３図及び第１４図に示り−ようイｃ、〜ｌ Ｉ Ｓ ｌ
−ランジスクＴを有する論理回路を容易に構成Ｊること
がでさる１゜ ヅなわら、第５図に示すように、半導体」：〔仮１にに
、第１の層間絶縁＋＋４！ （図示は覆゛）をグー１へ
電極Ｇを埋設して形成し、その第１の層間絶縁股上に、
ドレイン領域りど対向して、ソース領域Ｓ及びトレイン
領域の配列方向と直交する方向に素子領域Ｑ外まで延長
している配線層×１を形成づる１、また、第１の層間絶
縁股上に、ソース領域り及びグー１〜電極Ｇ（１）尋ｊ
Ｅ性層部ｑ２ど対向して、配線ｌＮＸ１と平行に素子領
域Ｑ外まＣ延長している配置５１層Ｘ２を形成りる１、
さらに、第１の層間絶縁膜」二に、ソース領１或Ｓと、
そのドレイン領域り側ど１は反対１１！すの領域にＪ５
いＣ対向して、配線層×１及び×２と平行に素子領域Ｑ
外まで延長しでいる配線層×３を形成り−る。 また、第１の層間絶縁膜上に、第２のハ゛脣間絶縁膜（
図示せす゛）を、配、線層Ｘ１．２及び×３を埋設して
形成し、その第２の層間絶縁股上に、配線層Ｘ１のドレ
イン領域りと対面していない領域と、配線層×３のソー
ス領域Ｓどス・］向していない領１或とに対向し、且つ
グーｌ−電極Ｇの導電性胴部！Ｊ２及び配線層×２と壬
なって対向して、配ｈ ｈ’ｊ Ｘｌ 、 Ｘ ２ 及
び×３ど直交Ｌ ”Ｃ；’ｉ； ’ｊ’領域外まで延長
しＣいる配線層Ｙ１を形成づ゛る。 、１１だ、第２の層間絶縁股上に、配線層Ｘ１及びドレ
イン領域と巾なって対向し、ト１つグー１−電４仮Ｇの
導電性胴部ｇ１ど対向し、まｌζ、配線層×２及びソー
ス領域Ｓど重な−）゛Ｃ対向し、ｊ］つ配線層×３及び
ソース領域Ｓど中な−）Ｃ対向して、配線層Ｙ１ど平１
１に素−ｆ領戚Ｑ外Ｊ、−で延長している配線層Ｙ２を
形成りる１゜ ざらに、配線層Ｘ１ど配線層Ｙ １とを第２の層間絶縁
膜を通って延長し−Ｃいる一Ｊンタクト０１１によって
連結さける。また、配線層×１と１〜レイン項域りとを
第１の居間絶縁１１４１を通・ン（゛延長している」ン
タクｈ Ｃ１２によ−）で連結ざＵる。さらに、配線層
×２とグー１〜電極Ｇどを、グーｌ−電極Ｇの導電性胴
部ｇ２において、第１の層間絶縁膜を通って延長し゛（
いる−］ンタク１−〇２１によって連結さける。なおさ
らに、配線層×２と配線層Ｙ２とを第２の層間絶縁膜を
通つて延長している一１ンタクｌ−Ｃ２２にＪ、っＣｉ
＋ｊｊ結さυる。また、配線層Ｘ３とソース領域Ｓとを
第１の層間絶縁ｔａｒｔ＞を通って延長しＣｏいる」ン
タク１へＣ３２によって連結させる。 しかるときは、第６図に示すように、配ｆｔ’；Ｊ Ｉ
ｇＸ ’Ｉ及びＸ３または配線層Ｙ１及び×３と、配線
層×２または配線層Ｙ２とにＪ：ってアクレスされるＮ
ＩＩ Ｉ Ｓ ｌ−ランジスタＴを有Ｊる論理回路を構
成づることかできる。 また、第７図に示すように、第５′：Ｊ図に示すＪｆａ
成において、その配線Ｉｉ？ｉＹ２が雀１１・１１され
、これに応じて配線層Ｘ２及びＹ ２間の」ンタクｌ−
Ｃ２２が寄１１１１おれ、：ｊ、た配線層Ｘ１の両端が
素子領域外に延長し−Ｃいないことを除いて、第５図に
承り（イボ１成と同様のＧ、Ｉ、成にすることにＪ、っ
て、第８図に示すように、配線層Ｙ１及びＸ３と、配線
層〉（２とによつＣアクレスされるＭ Ｉ Ｓ ｌ・ラ
ンジスウＴを有ザる論理回路を構成することがＣｏぎる
。 さらに、第９図に示すように、第５〕図に示−リ（１４
成にＪ３い−Ｃ１その配線層Ｙ１が省１．ｉ８．．＼れ
、これに応じて配線層Ｘ１及び７１間の」ンタク１−〇
１１が省略され、また配線１；”ｉ Ｘ ２の両端が５
トミモ領域Ｑ外に延長し７ていないことを除いて、第５
図に示−Ｊ−構成と同様のイを成にｃＪ゛ることにＪ、
って５．第１０図に示Ｊよ−うに、配線層×１及び×３
と、配線１１！Ｙ ２とに」、ってアクレスされるＭＩ
ＳＩ〜ランジスタＴを有づる論理回路を構成リ−ること
ができる。 なおさらに、第１１図に承りように、第５図に示Ｊ゛構
成にｄ３いて、その配線層×１の両端か素子領域外に延
長してｄ３らす゛、また配線層Ｙ２が配線層×３及びソ
ース領域Ｓに手なつ一℃通って素子領域Ｑ外に延長しＣ
−いないことを除い（、第５図に示づ構成と同様の１７
’Ｓ成にづることに、Ｊ、って、第１２図に示り゛よう
に、配線１．−７ Ｙ １及げ×３と、配線層×２また
はＹ２とにＪ：ってアクレスされるＭＩＳＩ〜ランシス
ター１を右りる論理回路を４１４成することかできる。 また、第１３図に示すように、第５５図に示刀（１４成
にＪ５いＣ１その配線層×２の両端が素子領域Ｑ外に延
長しておらず、また配！？！ｉ！ＦＩ Ｙ １の配線層
Ｘ２側ど（よ反対側の−ＱＱ１０素子領域外に延長して
いないことを除い−Ｃ１第５図に示ず（１４成と同様の
（ｊ４成に・ＪることにＪ、って、第１／１図に示Ｊよ
うに、配線層×１または）／１及び配線１りＸ３と、配
線層Ｙ２とによってアクヒスされるＭ Ｉ Ｓ ｌ・ラ
ンシスタ１−を右−リ′る論理回路を（？う成りること
がてさる。 従って、第４図に示刀ホ発明ににるＭＩＳＩ〜ランシス
タ論理回路４１６成用基板によれば、それを用いて、ブ
１］クランプル論理アレーや、リードΔンリーメモリな
どを、柔軟性を以Ｃ１容易に、小型密実に月つ良好な１
も性を石するしのとして（１４成りることかでさる、と
いう特徴を右りる。 らな力に、例えば、第７図及Ｕ ｕｊ８図ζ」二兆しだ
４１へ成のｌｖｌ Ｉ Ｓ ｌ〜ランジスタ論理回路構
成用基板を用いたマトリクス配列を含んて、リード訓ン
リメモリ回路を、容易に、月つ小型密実に構成すること
ができる。 １−なわら、第１５図に示７ＩＪ、うに、複数（ｊ上の
配線層Ｘ２をそれ自体（、上公知の］ｌドレスデ」−ド
出力の供給される入ノｊバッフ、・回路＋ １３に接続
し、また、複数列上の配線層Ｙ１を、それらの一端側に
おい−（、それ自体は公知のプリチャージ回路（または
プルアップ回路）「に接続し、他端側にｄ３いて、出乃
バッノ、・回路０１３に接わ°ｃし、ざらに、複数ｉ−
１の配線層×３をデスチャージ回１？８（または接地回
路）１−１に接続りることによって、タイナミク型（ま
たはスタティック型）のリードオンリメモ９回路を、容
易に、月つ小型密実に４ｉ／＋成することがＣぎる。 また、例えば、第７図及び第８図（上述した（１４成ど
、第９図及び第１０図で上述した（１４成とを用いた７
１〜リクス配列を含／ｖＣ、ブト１グツＩグル論理アレ
イを、容易に、月つ小型１ぞ実に１１う成Ｊ−ることが
（゛さる、。 すなわら、第１６図に示すにうに、複数行中の所要の打
上の全てまたは一部上／！：第′ｆ図及び第Ｅ３図で−
上述した（Ｉ′４成どし、残りの行−Ｌの残りの部上を
第９図及び第１０図で上述したイ１４成とし、そしＣ１
第７図及び第８図て十）ホした構成の配線層×２、×３
及びＹｌを、入カパッフ１回路ＩＢ、ライス）Ｖ−ジ回
路（Ｊ、たは接地回路）１−１及Ｏ・プリチャージ回路
くまたはプルアップ回路）１：にそれぞれ接続し、また
、第９図及び第１０図で−」二連した構成の配線層×１
をディメチ１１−９回Ｆｆｉ（Ｊζたはプルノアツー／
回路）Ｌ−′及び出力バッフ７７回路ＯＢに接続じ、ま
た第９図及び第１０図で上述した構成の配線層〉（２を
一／ルアッ１回路（また（よディスチＶ−ジ回路）「″
（ご接続し、さらに、第７図及０・第８図（゛上述した
構成の配線層）／゛１ど第９図及び第１０図て上）（１
Δした）１４成の配線１ｉ’ｉ’ｉＹ２どを、配ｆ’ｉ
ｉ！ ｌ”ｉ＼へｌを介して接続することによって、タ
イナミック型〈Ｊ、たはスタティック型）のブ１−１グ
ラマノルジツクアレイ回路を、容易に、且つ小型密実に
構成りることかでさる、。 ざらに、第１１図及び第１２図で上述した（１４成と、
第１３図及び第１４図で上述した（１も成とを用いた７
１〜リクス配列を含Δ７ｃ・、ｕｓ １−７図に示すＪ
：うなブｌコグラマブル論理アレイを（１４成Ｊること
ができる。 すなわら、複数行中の所要の行−にの全てまたは一部上
を第１１図及び第１２図で上述したＩＭ成どじ、残りの
打上の残りの部」二を第１３図及び第１４図で上述した
（１４成どし、そして、第１１図及び第１２図（・」二
連１ノだ構成の配イ、≦！ ｂ’４ ）’ ｉ、×３及
びＹｌを、人カバツノｊＪｌ路１「３、ディメチ１／−
９回路くまたは接地回路）１−１及びシリチャージ回路
（またはプルアップ回路）Ｆにそれぞれ接続し、また、
第１３図及び第１４１：□ｌｌ −’Ｃ十述した構成の
配線層Ｙ１を１リヂＡ・−シ回路（またはプルアップ回
路）Ｆ′及び出力ハラノン・回路０１３に接続し、また
第１３図及び第１／１図で上；ホした（７１１成の配４
ｊｌ Ｉ所Ｘ ３をディスｆ＋・−ジ回路（または接地
回路１１′）に接続し、さらに、第１１図及び第１２図
Ｃ士ｊホし／（＜ｉ’ｌ：成の配線層Ｙ１と第１３図及
び第１４図で上述した構成の配線層Ｙ２とを、配線層Ｗ
を介して接続することによって、クイナミンク型（また
はスタディツク型）のブ（」グラマプルシックアレイ平
面を、容易に、且つ小型密実に構成りることができる。 １ さらに、第１８図に示すＪ、うイｒ、第１５図及び第１
７図との夕・］応部分に同一符号を付して、詳細説明は
省略・ノるが、第１５図にポリリードオンリメモリ回路
と、第１７図に示すようなプログシンゾル論理アレイと
が混在した論理回路を、容易に、口つ小型密実に＋１４
成りることかできる。 ４、図面の簡単な説明 第１図は、従来のＭ Ｉ Ｓ １７ランシスタ論理回路
構成用塁仮を示Ｊ要部の路線的平面図である。 第２図及び第３図ｔ、Ｌ、第１図に示り一従来のＭＩＳ
Ｉ−ランラスタ論理回路４？４成用基板を用いた論理回
路の要部を示り路線的平面図及び接続図である。 第４図は、本発明に」、るＭＩＳＩ〜ワンジスタ論理回
路４１′４成用基板の一例の要ｊ１１≦を示づ路線的平
面図である。 第５図及びｈ′５６図は、第４図に示り一木発明による
ＭＩＳトランジスタ六吏論理回路考１４成川基板を用い
た論理回路の一例の要部を示り略♀ｊｊ（的゛＋ｊ面図
及び接続図である。 第７図及び第８図；第９図及び第１０図；第１１図及び
第１２図；及び第１３図及び第１／１図は、イれぞれ第
４図に示す本発明によるＭ ＩＳ ｌ−ランラスタ論理
回路構成用基板を用いた論理回路の他の例の要部を承り
路線的平面図及び接続図である。 第１５図は、第７図及びａ′５８図に示づＩｉ’Ｊ成を
用いたり一ドＡンリメモリ回路の一例を示づ系統的接続
図Ｃある。 第１６図（ま、第７図及び第８図に示づ（ｉ４成と、第
９図及び第１０図に承り（Ｉ１１成とを用いた一ｆ１１
クラ？プル論理アレイの一例を示づ系統的接わ′Ｃ図で
ある。 第１７図は、第１１図及び第１２図に承り４１４成と、
第１３図及び第１／′１図に示す（Ｍ成とを用いノζプ
ロゲランフル論理アレイの曲の例を示す系統的接続図Ｃ
′ある４゜ 第゛１８図は、第１５図に示すリードオンリメモリ回路
と、第１７図に示リブ［１グラマプル論理アレイどか混
在した論理回路の一例を示ず系統的接続図である。 １ ・・・ ・・・ ・・・ ・・・ ・・・ 半導
１本 基（反Ｑ・・・・・・・・・・・・・・・素子領
域Ｓ・・・・・・・・・・・・・・・ソース領域Ｄ・・
・・・・・・・・・・・・・トレイン領域Ｇ・・・・・
・・・・・・・・・・グー１〜電極Ｕ ’Ｉ 、 ！Ｊ
２・・・導電性１ｉ’？ｉ部Ｘ、Ｘ１〜×３ ・・・・・・・・・・・・配線層 Ｙ、Ｙｌ、Ｙ２ ・・・・・・・・・・・・配線りづ Ｃ，Ｃ１１，Ｃ２１，ＣＩ ２〜Ｃ３２・・・・・・・
・・・・・＝１ンタク１〜Ｔ・・・・・・・・・・・・
・・・Ｍｉｓｔ〜ランジスタ１Ｂ・・・・・・・・・・
・・Ｉ入カバッファメモリＯＢ・・・・・・・・・・・
・出力バッファ回路Ｆ、Ｆ’、Ｆ″ ・・・・・・・・・・・・プリＪ−レージ回路またはゾ
ルアッグ回路 １１、Ｈ’ ・・・・・・デスチャージ回路または接地
回路 出願人 口木電（西電話公判 第１図 第２図 第３図 第５図 第６ｒ＜１ 第７′図 １ 第８図 第９図 Ｖ９ Ｍ２Ｏ図 第１１嘔ｌ 第１２因 第１３図 ９ 第１５図゛ 第１乙号１ 第１８図
Claims (1)
- 【特許請求の範囲】 半導体基鈑を方形り苗長方形を右する多数の素子領域に
区画したどぎ、各素子領域内に、その主面側から、方形
乃至長方形のトレイン領域と、該ドレイン領域と幅が略
々等しく艮ざが長いソース領域とが、上記ソース領域の
畏さ方向を上記素子領域の長さ方向どして、その素子領
域の長さ方向に所要の内側間間隔を保って形成され、 上記半導体基板上に、絶縁１１９を介して、上記ソース
領域側びドレイン領域間の領域に対向して、上記素子領
域の幅方向に延長している第１の導電層部と、該第１の
導電層部の一部側り目ら、上記素子領域の長さ方向の一
方にＪＩＦ曲って、上記トレイン領域側の領域と、上記
ソース領域側の上記ドレイン領域側とは反対側の領域と
を残した状態に、上記素子領域の長さ方向の＝乃に延長
しているゲート電極とが形成されていることを特徴とり
−るＩＶＩＩｓＩ〜ランジスタ論１１ｉ１回路（１ｔ１
成用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024585A JPS60173854A (ja) | 1984-02-13 | 1984-02-13 | Ｍｉｓトランジスタ論理回路構成用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024585A JPS60173854A (ja) | 1984-02-13 | 1984-02-13 | Ｍｉｓトランジスタ論理回路構成用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173854A true JPS60173854A (ja) | 1985-09-07 |
| JPH0519826B2 JPH0519826B2 (ja) | 1993-03-17 |
Family
ID=12142231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024585A Granted JPS60173854A (ja) | 1984-02-13 | 1984-02-13 | Ｍｉｓトランジスタ論理回路構成用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173854A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851536A (ja) * | 1981-09-24 | 1983-03-26 | Ricoh Co Ltd | マスタスライスチツプ |
| JPS58139446A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-02-13 JP JP59024585A patent/JPS60173854A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851536A (ja) * | 1981-09-24 | 1983-03-26 | Ricoh Co Ltd | マスタスライスチツプ |
| JPS58139446A (ja) * | 1982-02-15 | 1983-08-18 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519826B2 (ja) | 1993-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7973314B2 (en) | Semiconductor device and method of manufacturing the same | |
| US5917224A (en) | Compact ROM matrix | |
| CN100517681C (zh) | 具有内部端互连线的封装板和采用该封装板的半导体封装 | |
| CN101807573A (zh) | 半导体器件 | |
| US20060157856A1 (en) | Semiconductor device including multiple rows of peripheral circuit units | |
| JPS60173854A (ja) | Ｍｉｓトランジスタ論理回路構成用基板 | |
| JPH10284605A (ja) | 半導体集積回路およびセルベース方式によりレイアウト設計された半導体集積回路 | |
| US7456467B2 (en) | Process for manufacturing a byte selection transistor for a matrix of non volatile memory cells and corresponding structure | |
| JPS58119648A (ja) | 半導体集積回路装置 | |
| JPS601863A (ja) | 読み出し専用メモリ | |
| JP3098762B2 (ja) | 半導体集積回路装置 | |
| US6730946B2 (en) | Semiconductor device | |
| JPS63107140A (ja) | 半導体集積回路装置 | |
| JPS5870566A (ja) | 半導体装置 | |
| EP0112078A3 (en) | A semiconductor memory element and a method for manufacturing it | |
| JPS58157155A (ja) | マスタスライスｌｓｉ | |
| JPH0684349A (ja) | 半導体記憶装置 | |
| JPH08167653A (ja) | 半導体集積回路およびそのレイアウト方法 | |
| JPS58107649A (ja) | 半導体集積回路装置 | |
| CN205122563U (zh) | 一种金属陶瓷双列直插封装二极管阵列板 | |
| US6465850B1 (en) | Semiconductor device | |
| JPS6016453A (ja) | 集積回路装置用パツケ−ジ | |
| JPH08186176A (ja) | 半導体集積回路装置 | |
| JPS611048A (ja) | メモリ−素子 | |
| JPS5837933A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |