JPS601863A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
- Publication number
- JPS601863A JPS601863A JP58110321A JP11032183A JPS601863A JP S601863 A JPS601863 A JP S601863A JP 58110321 A JP58110321 A JP 58110321A JP 11032183 A JP11032183 A JP 11032183A JP S601863 A JPS601863 A JP S601863A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- hole
- line
- output level
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は読み出し専用メモリに係り、特に絶縁ゲート型
トランジスタを用いｌζ集禎回路のマスクプログラム方
式の読み出し専用メモリ（マスクＲＯＭ ）に関する。
トランジスタを用いｌζ集禎回路のマスクプログラム方
式の読み出し専用メモリ（マスクＲＯＭ ）に関する。
（２）従来技術の説明
従来、この種の読み出し専用メモＩＪ （Ｒ（１ｆＪ
）においては、はとんど金属配線層（メタル）は１層し
か用いられておらず、１層目のメタル以前の工程でＲＯ
ｉｖｌデータの書き換えを行なっていブζ為に、メタル
が２層あるプロセスにおいては１ノ橿目のメタルの工程
の後にスルーホールと２層目のメタルの工程が増える為
に、ＲＯＭデータの決定からＩＣの完成までの期間が長
くなるという入点があった。
）においては、はとんど金属配線層（メタル）は１層し
か用いられておらず、１層目のメタル以前の工程でＲＯ
ｉｖｌデータの書き換えを行なっていブζ為に、メタル
が２層あるプロセスにおいては１ノ橿目のメタルの工程
の後にスルーホールと２層目のメタルの工程が増える為
に、ＲＯＭデータの決定からＩＣの完成までの期間が長
くなるという入点があった。
また２層目のメタルの工程でＲＯＭデータの書き換えを
行なう場合には、第１図に示すように１層目のメタル５
によりＲＯＭセルをなす絶縁ゲート型トランジスタ（Ｍ
ＯＳＦＥＴ）に接続された２層目のメタル領域７と２層
目のメタルのビット線８の間を２層目のメタルにょシ接
続することにょシ第１の出力レベルを得、２層目のメタ
ル領域７とビット線の間を接続しないでおくことによっ
て第２の出力レベルを得る構成となり、この場合には２
層目のメタル領域７をビット線がら離す必要がある為に
ＲＯＭセルのサイズが大きくなるという欠点があった。
行なう場合には、第１図に示すように１層目のメタル５
によりＲＯＭセルをなす絶縁ゲート型トランジスタ（Ｍ
ＯＳＦＥＴ）に接続された２層目のメタル領域７と２層
目のメタルのビット線８の間を２層目のメタルにょシ接
続することにょシ第１の出力レベルを得、２層目のメタ
ル領域７とビット線の間を接続しないでおくことによっ
て第２の出力レベルを得る構成となり、この場合には２
層目のメタル領域７をビット線がら離す必要がある為に
ＲＯＭセルのサイズが大きくなるという欠点があった。
（３）発明の目的
本発明はスルーホールの工程でＲＯＭデータの書き換え
を行なうことにょυ、ＩＪり目のメタル以前の工程で書
き換えを行なう場合より、ターンアラウンドタイムが短
く、かつ２層目のメタルの工程で書き換える場合よりも
セルサイズの小さい読み出し専用メモリを提供するもの
である。
を行なうことにょυ、ＩＪり目のメタル以前の工程で書
き換えを行なう場合より、ターンアラウンドタイムが短
く、かつ２層目のメタルの工程で書き換える場合よりも
セルサイズの小さい読み出し専用メモリを提供するもの
である。
（４）発明の構成
本発明は、ワード線とビット線が交わる位置にＭＯＳＦ
ＥＴを有するようなＭＯ８集積回路の読み出し専用メ
モリにおいて、ワード線は多結晶シリコン層（Ｐｏｌｙ
Ｓｉ ）からなシ、ビット線が２層目のメタルからな
り、１１（，０ＭセルをなすＭＯ８１１”ＥＴのソース
電極線基準電位に接続されゲー■・電位はワード線に接
続され、ドレイン電極はコンタクトホールにより１層目
のメタルに接続されており、ビ、ト線はこのコンタクト
ホール上を通り、このコンタクトホールの位置にスルー
ホールを重ねて霞くことにより、第１の出力レベルをイ
１、スルーホールを設けないことにより第２の出力レベ
ルを得ることを特徴とする読み出し専用メモリである。
ＥＴを有するようなＭＯ８集積回路の読み出し専用メ
モリにおいて、ワード線は多結晶シリコン層（Ｐｏｌｙ
Ｓｉ ）からなシ、ビット線が２層目のメタルからな
り、１１（，０ＭセルをなすＭＯ８１１”ＥＴのソース
電極線基準電位に接続されゲー■・電位はワード線に接
続され、ドレイン電極はコンタクトホールにより１層目
のメタルに接続されており、ビ、ト線はこのコンタクト
ホール上を通り、このコンタクトホールの位置にスルー
ホールを重ねて霞くことにより、第１の出力レベルをイ
１、スルーホールを設けないことにより第２の出力レベ
ルを得ることを特徴とする読み出し専用メモリである。
（５） 実施例
次に本発明の実施例について図面を参照して説明する。
第２図を参照すると本発明の実施例はＲＯＭセルセル上
びＢを表すＭＯ８Ｆ、ｇＴのソース電極はＧＮＤの拡散
層配線３に接読され、ゲート電極はｐｏｌｙｓｉであシ
ワード線２ａ及び２ｂを構成し、ドレイン電極１は、コ
ンタクトホール４により、１層目のメタル１５に接続し
ており、ビ。
びＢを表すＭＯ８Ｆ、ｇＴのソース電極はＧＮＤの拡散
層配線３に接読され、ゲート電極はｐｏｌｙｓｉであシ
ワード線２ａ及び２ｂを構成し、ドレイン電極１は、コ
ンタクトホール４により、１層目のメタル１５に接続し
ており、ビ。
ト線８は２層目のメタルで構成されコンタクトホール４
及びＩＪｖＩ目のメタル１５上を通っている。
及びＩＪｖＩ目のメタル１５上を通っている。
ＲＯＭセルセル上うにドレイン電極に接続した１層目の
メタル１５の上にコンタクトホール４に重ネテスルーホ
ール１６を置くことにょシトレイン電極１はビット線８
に接続され、ワード線２ａが選択された際にビット線８
の電位はＬｏｗに落とされ第１の出力レベルが得られる
。またＲＯＭセルセルようにドレイン電極１に接続した
１層目のメタル１５上にスルーホールを置がないとビッ
ト線８はドレイン電極１と接続されずワード線２ｂが選
択された際にも、ビット線８の電位はＨｉｇｈに保たれ
、第２の出方レベルが得られる。
メタル１５の上にコンタクトホール４に重ネテスルーホ
ール１６を置くことにょシトレイン電極１はビット線８
に接続され、ワード線２ａが選択された際にビット線８
の電位はＬｏｗに落とされ第１の出力レベルが得られる
。またＲＯＭセルセルようにドレイン電極１に接続した
１層目のメタル１５上にスルーホールを置がないとビッ
ト線８はドレイン電極１と接続されずワード線２ｂが選
択された際にも、ビット線８の電位はＨｉｇｈに保たれ
、第２の出方レベルが得られる。
このような構成にすることにより、１層目のメタル以前
の工程でＲＯＭデータの書き換えを行なう場合に比べる
とＲＯＭデータの決定からＩＯの完成までの期間を縮め
ることが出来る。また２層目のメタルで書き換える場合
と比べるとＲＯＭセルの面積を約２分の１にすることが
出来る。
の工程でＲＯＭデータの書き換えを行なう場合に比べる
とＲＯＭデータの決定からＩＯの完成までの期間を縮め
ることが出来る。また２層目のメタルで書き換える場合
と比べるとＲＯＭセルの面積を約２分の１にすることが
出来る。
（６）発明の効果
本発明は以上説明したように、スルーホールによってＲ
ＯＭデータを書き換えることにより、ＲＯＭデータの決
定からＩＣの完成までの期間を短くシ、セル面積を小さ
くする効果がある。
ＯＭデータを書き換えることにより、ＲＯＭデータの決
定からＩＣの完成までの期間を短くシ、セル面積を小さ
くする効果がある。
第１図は２層目のメタル工程でＲＯＭデータを書き換え
る場合のバタン例、第２図は本発明の実施例を示すバタ
ン例及びＰ−Ｐ’部の断面図である。 なお図において、Ａ、Ｂ・・・・・・ＲＯＭセル、１・
・・・・・ＲＯＭセルをなすＭＯＳＦＥＴのドレイン電
極、２ ａ 、２ ｂ ・−−−−−Ｐｏｌｙ Ｓｉ
７−ド線、 ３−−−−−・ｏ ＮＤ拡散層配線、４・
・・・・・コンタクトホール、５・・・・・・１層目の
メタル領域、６・・・・・・スルーホール、７・・・・
・・２層目のメタル領域、８ａ、８ｂ・・・・・・２層
目のメタルのビット線、１５・・・・・・１層目のメタ
ル領域、１６・・・・・・スルーホール、１７・・・・
・・絶縁膜、でちる。 ｚ、；：”””＼ 代理人 弁理士 内 原 ａ 、−１，７、。
る場合のバタン例、第２図は本発明の実施例を示すバタ
ン例及びＰ−Ｐ’部の断面図である。 なお図において、Ａ、Ｂ・・・・・・ＲＯＭセル、１・
・・・・・ＲＯＭセルをなすＭＯＳＦＥＴのドレイン電
極、２ ａ 、２ ｂ ・−−−−−Ｐｏｌｙ Ｓｉ
７−ド線、 ３−−−−−・ｏ ＮＤ拡散層配線、４・
・・・・・コンタクトホール、５・・・・・・１層目の
メタル領域、６・・・・・・スルーホール、７・・・・
・・２層目のメタル領域、８ａ、８ｂ・・・・・・２層
目のメタルのビット線、１５・・・・・・１層目のメタ
ル領域、１６・・・・・・スルーホール、１７・・・・
・・絶縁膜、でちる。 ｚ、；：”””＼ 代理人 弁理士 内 原 ａ 、−１，７、。
Claims (1)
- 【特許請求の範囲】 半導体基板上に互いに絶縁膜を介して基板例から順に多
結晶シリコン配線層と第１及び第２の金属配線層とが設
けられ、前記各配線層がワード線及びビット線を構成し
、該ワード線と該ビット線との交わる位ｄに絶縁ゲート
型トランジスタを有する読み出し専用メモリにおいて、
前記ワード線が前記多結晶シリコン配線層からなり、前
記ビ。 ト線が前記第２の金属配線層からなり、前記絶縁ゲート
型トランジスタのソース電極を基準電位に接続しゲート
電極を前記ワード線に接続しドレイン電極をコンタクト
ホールを通して前記第１の金属配線層に接続し、前記ビ
ット線を前記コンタクトホール上を通し、前記コンタク
トホールの位置に重ねてスルーホールを設けることによ
り第１の出力レベルを得、前記第１の金属配線層とビッ
ト線との間にスルーホールを設けずにおくことにより第
２の出力レベルを得ることを特徴とする読み出し専用メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110321A JPS601863A (ja) | 1983-06-20 | 1983-06-20 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110321A JPS601863A (ja) | 1983-06-20 | 1983-06-20 | 読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601863A true JPS601863A (ja) | 1985-01-08 |
Family
ID=14532757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110321A Pending JPS601863A (ja) | 1983-06-20 | 1983-06-20 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601863A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0429041A2 (en) * | 1989-11-20 | 1991-05-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit apparatus having programmable logic device |
| EP0666599A2 (en) * | 1994-02-04 | 1995-08-09 | Advanced Micro Devices, Inc. | Metal programmed transistor array |
| EP0740346A1 (en) * | 1995-04-25 | 1996-10-30 | AT&T Corp. | Integrated circuit fabrication |
| US6555881B2 (en) * | 1997-12-30 | 2003-04-29 | Lg Semicon Co., Ltd. | Mask ROM cell and method of fabricating the same |
-
1983
- 1983-06-20 JP JP58110321A patent/JPS601863A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0429041A2 (en) * | 1989-11-20 | 1991-05-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit apparatus having programmable logic device |
| EP0666599A2 (en) * | 1994-02-04 | 1995-08-09 | Advanced Micro Devices, Inc. | Metal programmed transistor array |
| EP0666599A3 (en) * | 1994-02-04 | 1998-07-01 | Advanced Micro Devices, Inc. | Metal programmed transistor array |
| EP0740346A1 (en) * | 1995-04-25 | 1996-10-30 | AT&T Corp. | Integrated circuit fabrication |
| US6555881B2 (en) * | 1997-12-30 | 2003-04-29 | Lg Semicon Co., Ltd. | Mask ROM cell and method of fabricating the same |
| US6762100B2 (en) | 1997-12-30 | 2004-07-13 | Lg Semicon | Mask ROM cell and method of fabricating the same |
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