JPS6221072Y2 - - Google Patents
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- JPS6221072Y2 JPS6221072Y2 JP1980055595U JP5559580U JPS6221072Y2 JP S6221072 Y2 JPS6221072 Y2 JP S6221072Y2 JP 1980055595 U JP1980055595 U JP 1980055595U JP 5559580 U JP5559580 U JP 5559580U JP S6221072 Y2 JPS6221072 Y2 JP S6221072Y2
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- Japan
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- mis
- circuit
- power supply
- capacitor
- voltage
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- Expired
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【考案の詳細な説明】
本考案は、半導体チツプ上に構成されたMIS型
集積回路の内部電源装置に関する。
集積回路の内部電源装置に関する。
集積回路においては一般に一つの半導体チツプ
上に多数の回路が構成されるが、これらの各回路
又は一つの回路でもその各部分に種々の所定の電
圧を印加することが要求される場合がある。この
ような場合には異なる電圧毎に端子をチツプに設
け、これらの端子を通して外部電源から所望の電
圧を供給してもよいが、外部電源数が多いと集積
回路パツケージの端子数も増加し、コスト等種々
の面で不都合なことが多い。そこでチツプ内に所
望電圧源回路を設けることが行なわれているが、
本来電圧源は内部インピーダンスが無限小で出力
電圧の変動が僅小であるのが好ましいにも不拘、
内部インピーダンスが小さいと消費電力が増加
し、発熱、電力浪費等の点で好ましくない結果を
招く。
上に多数の回路が構成されるが、これらの各回路
又は一つの回路でもその各部分に種々の所定の電
圧を印加することが要求される場合がある。この
ような場合には異なる電圧毎に端子をチツプに設
け、これらの端子を通して外部電源から所望の電
圧を供給してもよいが、外部電源数が多いと集積
回路パツケージの端子数も増加し、コスト等種々
の面で不都合なことが多い。そこでチツプ内に所
望電圧源回路を設けることが行なわれているが、
本来電圧源は内部インピーダンスが無限小で出力
電圧の変動が僅小であるのが好ましいにも不拘、
内部インピーダンスが小さいと消費電力が増加
し、発熱、電力浪費等の点で好ましくない結果を
招く。
MOS回路の場合一般にゲートとドレイン又は
ソース間に大きな漂遊容量C1，C2が存在するた
め、MOS回路を負荷回路とした場合その大きな
漂遊容量による出力電圧の変動は無視できないも
のである。従つてMOS回路の場合、特に出力電
圧の安定化は重要な問題である。ところでMOS
回路は一般にゲートのチヤージアツプとかコンデ
ンサのチヤージアツプ等、直流的に電流を流さな
いで動作させることが行なわれる。この点が一般
にMOS回路は低電力消費である理由にもなつて
いる。従つてMOS回路では交流的なものに対し
てのみ電源回路が低インピーダンスになればよ
い。
ソース間に大きな漂遊容量C1，C2が存在するた
め、MOS回路を負荷回路とした場合その大きな
漂遊容量による出力電圧の変動は無視できないも
のである。従つてMOS回路の場合、特に出力電
圧の安定化は重要な問題である。ところでMOS
回路は一般にゲートのチヤージアツプとかコンデ
ンサのチヤージアツプ等、直流的に電流を流さな
いで動作させることが行なわれる。この点が一般
にMOS回路は低電力消費である理由にもなつて
いる。従つてMOS回路では交流的なものに対し
てのみ電源回路が低インピーダンスになればよ
い。
本考案はかゝる点に着目してなされたもので、
消費電力が少なくかつ安定した電圧を出力できる
MIS回路用内部電源装置を提供しようとするもの
である。
消費電力が少なくかつ安定した電圧を出力できる
MIS回路用内部電源装置を提供しようとするもの
である。
本考案は、半導体チツプ上に形成した２個のド
レイン・ゲート短絡のMIS電界効果トランジスタ
を直列にして電源、アース間に接続し、その直列
接続点から分割電圧を出力する、該チツプ上に構
成されたMIS回路の内部電源において、該チツプ
の一部に該MIS回路と同時に作られ、そして直列
接続された該電界効果トランジスタのアース側の
トランジスタに並列に接続されるMIS型コンデン
サを備えることを特徴とする。本装置のようにコ
ンデンサを設けておき、負荷回路へのチヤージア
ツプにはそのコンデンサから電荷を供給してやれ
ば、トランジスタQ1を高インピーダンスにして
流れる電流を少なくしても上記チヤージアツプは
短時間で行なわれる。つまり本装置によれば消費
電力が少なくてチヤージアツプが短時間で行なわ
れるという、見かけ上の低インピーダンスが得ら
れるわけである。次に図面を参照しながら本考案
を更に詳細に説明する。
レイン・ゲート短絡のMIS電界効果トランジスタ
を直列にして電源、アース間に接続し、その直列
接続点から分割電圧を出力する、該チツプ上に構
成されたMIS回路の内部電源において、該チツプ
の一部に該MIS回路と同時に作られ、そして直列
接続された該電界効果トランジスタのアース側の
トランジスタに並列に接続されるMIS型コンデン
サを備えることを特徴とする。本装置のようにコ
ンデンサを設けておき、負荷回路へのチヤージア
ツプにはそのコンデンサから電荷を供給してやれ
ば、トランジスタQ1を高インピーダンスにして
流れる電流を少なくしても上記チヤージアツプは
短時間で行なわれる。つまり本装置によれば消費
電力が少なくてチヤージアツプが短時間で行なわ
れるという、見かけ上の低インピーダンスが得ら
れるわけである。次に図面を参照しながら本考案
を更に詳細に説明する。
第１図は、半導体チツプ上に集積回路形式で構
成される種々の電子回路に対する内部電源回路と
してよく用いられる回路を示す。Q1，Q2はMIS
型電界効果トランジスタで、これらは直列接続さ
れてインピーダンス素子として働き、その接続点
Ｐから電圧V1を出力する。これらのトランジス
タQ1，Q2のゲートg1，g2はドレインd1，d2に接続
され、そしてトランジスタQ1のドレインは電圧
V0を印加され、そのソースS1はトランジスタQ2
のドレインd2に接続され、トランジスタQ2のソ
ースS2はアースされる。出力電圧V1は勿論V1＜
V0である。この回路はトランジスタQ1，Q2のイ
ンピーダンスが高いので消費電力は小であるが、
負荷回路の漂遊容量等によつて出力電圧が変動す
るという欠点を有する。
成される種々の電子回路に対する内部電源回路と
してよく用いられる回路を示す。Q1，Q2はMIS
型電界効果トランジスタで、これらは直列接続さ
れてインピーダンス素子として働き、その接続点
Ｐから電圧V1を出力する。これらのトランジス
タQ1，Q2のゲートg1，g2はドレインd1，d2に接続
され、そしてトランジスタQ1のドレインは電圧
V0を印加され、そのソースS1はトランジスタQ2
のドレインd2に接続され、トランジスタQ2のソ
ースS2はアースされる。出力電圧V1は勿論V1＜
V0である。この回路はトランジスタQ1，Q2のイ
ンピーダンスが高いので消費電力は小であるが、
負荷回路の漂遊容量等によつて出力電圧が変動す
るという欠点を有する。
ところでMIS回路では電源が交流的にだけでも
低インピーダンスであると前述のように好都合な
場合が多い。本考案はこの点に着目し、コンデン
サを付加して出力電圧の変動を安定化した。
低インピーダンスであると前述のように好都合な
場合が多い。本考案はこの点に着目し、コンデン
サを付加して出力電圧の変動を安定化した。
第２図は本考案の実施例を示し、C0はアース
側のトランジスタQ2に並列接続したコンデンサ
である。このコンデンサの容量は大きい方がよい
が、負荷側の例えばトランジスタQ3のソースド
レイン間電圧変化が、そのゲートとドレイン又は
ソース間漂遊容量C1，C2を介してゲート電圧に
変化を及ぼすことがないような程度の、比較的小
さな値でも充分な場合がある。
側のトランジスタQ2に並列接続したコンデンサ
である。このコンデンサの容量は大きい方がよい
が、負荷側の例えばトランジスタQ3のソースド
レイン間電圧変化が、そのゲートとドレイン又は
ソース間漂遊容量C1，C2を介してゲート電圧に
変化を及ぼすことがないような程度の、比較的小
さな値でも充分な場合がある。
第３図および第４図は、半導体チツプ上に構成
されたこのコンデンサC0の一例を示す。これら
の図で１はシリコン単結晶板、１ａは該基板１に
不純物を高濃度に拡散させた拡散層、２はSiO2
からなる薄い絶縁層、２ａは同じくSiO2からな
るやゝ厚い絶縁層、３〜５はこれらの絶縁層上に
被着された金属層で、金属層３は絶縁層２を介し
て拡散層１ａと対向し、この拡散層は絶縁層２ａ
にあけられた接触孔２ｂを通して金属層４に接触
する。金属層４，５は一般にボンデイングパツド
と呼ばれ、そして金属層４はアースされる。従つ
て金属層３および拡散層１ａを電極、絶縁層２を
誘電体として前記コンデンサC0が形成される。
されたこのコンデンサC0の一例を示す。これら
の図で１はシリコン単結晶板、１ａは該基板１に
不純物を高濃度に拡散させた拡散層、２はSiO2
からなる薄い絶縁層、２ａは同じくSiO2からな
るやゝ厚い絶縁層、３〜５はこれらの絶縁層上に
被着された金属層で、金属層３は絶縁層２を介し
て拡散層１ａと対向し、この拡散層は絶縁層２ａ
にあけられた接触孔２ｂを通して金属層４に接触
する。金属層４，５は一般にボンデイングパツド
と呼ばれ、そして金属層４はアースされる。従つ
て金属層３および拡散層１ａを電極、絶縁層２を
誘電体として前記コンデンサC0が形成される。
通常のMOS ICの場合には、薄い絶縁層２はゲ
ート絶縁膜形成のための熱酸化工程で同時に形成
でき、また拡散層１ａはソースドレイン拡散工程
で同時に形成できる。従つてコンデンサC0の製
作は極めて簡単である。
ート絶縁膜形成のための熱酸化工程で同時に形成
でき、また拡散層１ａはソースドレイン拡散工程
で同時に形成できる。従つてコンデンサC0の製
作は極めて簡単である。
シリコンゲートMOS ICに本考案を適用する
と、この場合はソースドレイン拡散前にゲート絶
縁層を形成してしまうので上記実施例の装置とは
多少形が異なる。この場合は薄いSiO2絶縁層２
上の金属層３に電圧がかゝるとその下に反転チヤ
ネルができ、上記実施例と同様にコンデンサC0
が形成されるから、拡散層１ａは省略してもよ
い。またソースドレイン拡散で表面にできる酸化
膜を薄い絶縁層２に使用してもよく、この場合は
上記実施例と似た構造になる。
と、この場合はソースドレイン拡散前にゲート絶
縁層を形成してしまうので上記実施例の装置とは
多少形が異なる。この場合は薄いSiO2絶縁層２
上の金属層３に電圧がかゝるとその下に反転チヤ
ネルができ、上記実施例と同様にコンデンサC0
が形成されるから、拡散層１ａは省略してもよ
い。またソースドレイン拡散で表面にできる酸化
膜を薄い絶縁層２に使用してもよく、この場合は
上記実施例と似た構造になる。
金属層３〜５の表面側にはさらに保護のために
全面にSiO2絶縁層を被着し、リード線引出しの
ためにボンデイングパツド上にのみ窓を開けても
よい。
全面にSiO2絶縁層を被着し、リード線引出しの
ためにボンデイングパツド上にのみ窓を開けても
よい。
以上の実施例の如く、本考案では内部電源の電
圧安定化のためコンデンサとしてMIS型コンデン
サを用いているので比較的大きな容量のコンデン
サが小さな占有面積で得られ、電圧安定化の目的
と集積回路の素子密度向上の要求とを同時に満す
ことができる。またこのMIS型コンデンサはMIS
型半導体集積回路の製作においてMIS回路と並行
して作られ得るので、製造工程を煩雑化すること
はない。
圧安定化のためコンデンサとしてMIS型コンデン
サを用いているので比較的大きな容量のコンデン
サが小さな占有面積で得られ、電圧安定化の目的
と集積回路の素子密度向上の要求とを同時に満す
ことができる。またこのMIS型コンデンサはMIS
型半導体集積回路の製作においてMIS回路と並行
して作られ得るので、製造工程を煩雑化すること
はない。
本考案を実施するに際しては、上記実施例の第
３図に示されるように、MIS型コンデンサをボン
デイングパツドの間に配置するのが望ましい。通
常の集積回路においては、このボンデイングパツ
ドにリード線が接続されるので、素子の破壊や短
絡等を防ぐため、各ボンデイングパツド間はある
程度大きな間隔が設けられ、しかもその間に素子
が形成されない比較的広い領域が存在する。他の
面接着型の半導体集積回路の場合もこの事情は同
様であつて、一般に半導体集積回路のチツプのリ
ード導体接続用の金属ランド部分相互の間にはこ
のような素子の形成されない広い領域が存在す
る。従つてこのリード線接続用の金属ランド部分
相互の間に本考案によるMIS型コンデンサを配置
すれば、集積回路の素子密度を低下することなく
大容量のコンデンサを設けることが可能である。
３図に示されるように、MIS型コンデンサをボン
デイングパツドの間に配置するのが望ましい。通
常の集積回路においては、このボンデイングパツ
ドにリード線が接続されるので、素子の破壊や短
絡等を防ぐため、各ボンデイングパツド間はある
程度大きな間隔が設けられ、しかもその間に素子
が形成されない比較的広い領域が存在する。他の
面接着型の半導体集積回路の場合もこの事情は同
様であつて、一般に半導体集積回路のチツプのリ
ード導体接続用の金属ランド部分相互の間にはこ
のような素子の形成されない広い領域が存在す
る。従つてこのリード線接続用の金属ランド部分
相互の間に本考案によるMIS型コンデンサを配置
すれば、集積回路の素子密度を低下することなく
大容量のコンデンサを設けることが可能である。
第１図は従来の内部電源装置の回路図、第２図
は本考案の内部電源装置の回路図、第３図なよび
第４図はMOSコンデンサの一例を示す平面図お
よびＸ−Ｘ線に沿う断面図である。 図面で、１は半導体チツプを構成するシリコン
単結晶基板、Q1，Q2はMIS電界効果トランジス
タ、C0はMIS型コンデンサである。
は本考案の内部電源装置の回路図、第３図なよび
第４図はMOSコンデンサの一例を示す平面図お
よびＸ−Ｘ線に沿う断面図である。 図面で、１は半導体チツプを構成するシリコン
単結晶基板、Q1，Q2はMIS電界効果トランジス
タ、C0はMIS型コンデンサである。
Claims (1)
- 半導体チツプ上に形成した２個のドレイン・ゲ
ート短絡のMIS電界効果トランジスタを直列にし
て電源、アース間に接続し、その直列接続点から
分割電圧を出力する、該チツプ上に構成された
MIS回路の内部電源装置において、該チツプの一
部に該MIS回路と同時に作られ、そして直列接続
された該電界効果トランジスタのアース側のトラ
ンジスタに並列に接続されるMIS型コンデンサを
備えることを特徴とするMIS回路の内部電源装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980055595U JPS6221072Y2 (ja) | 1980-04-23 | 1980-04-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980055595U JPS6221072Y2 (ja) | 1980-04-23 | 1980-04-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55148241U JPS55148241U (ja) | 1980-10-24 |
| JPS6221072Y2 true JPS6221072Y2 (ja) | 1987-05-28 |
Family
ID=28951611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980055595U Expired JPS6221072Y2 (ja) | 1980-04-23 | 1980-04-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221072Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4836976A (ja) * | 1971-09-10 | 1973-05-31 | ||
| JPS509142A (ja) * | 1973-05-30 | 1975-01-30 |
-
1980
- 1980-04-23 JP JP1980055595U patent/JPS6221072Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4836976A (ja) * | 1971-09-10 | 1973-05-31 | ||
| JPS509142A (ja) * | 1973-05-30 | 1975-01-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55148241U (ja) | 1980-10-24 |
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