JPH02209735A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02209735A JPH02209735A JP1030469A JP3046989A JPH02209735A JP H02209735 A JPH02209735 A JP H02209735A JP 1030469 A JP1030469 A JP 1030469A JP 3046989 A JP3046989 A JP 3046989A JP H02209735 A JPH02209735 A JP H02209735A
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- JP
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- film
- metallic
- overcoat film
- semiconductor device
- forming
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- Pending
Links
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Landscapes
- Storage Device Security (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、回路構成終了後に、新たに一層以上の金属に
よる層間膜を形成した半導体装置に関するものである。
よる層間膜を形成した半導体装置に関するものである。
［従来の技術］
従来半導体装置において、回路構成終了後絶縁物の保護
膜をつけていた。
膜をつけていた。
［発明が解決しようとする課題］
市場の半導体装置に対する高速化、高集積化の要求に答
え、半導体装置製造の微細化技術が進んで来た。しかし
その反面、高速化にともなって外部雑音の影響による誤
動作の増加、また半導体自身の発熱による誤動作や、回
路の盗用等の問題が生じてきた。
え、半導体装置製造の微細化技術が進んで来た。しかし
その反面、高速化にともなって外部雑音の影響による誤
動作の増加、また半導体自身の発熱による誤動作や、回
路の盗用等の問題が生じてきた。
そこで本発明は、従来のこの様な問題を解決するため外
部雑音の影響を防止し、また半導体装置の自己発熱によ
る熱集中を防止し、回路の機密保持を行った半導体装置
を得ることを目的としている。
部雑音の影響を防止し、また半導体装置の自己発熱によ
る熱集中を防止し、回路の機密保持を行った半導体装置
を得ることを目的としている。
［課題を解決するための手段］
上記課題を解決するため、本発明の半導体装置は、回路
を形成した上に絶縁膜を介して金属のオーバーコート膜
を、形成したことを特徴とする。
を形成した上に絶縁膜を介して金属のオーバーコート膜
を、形成したことを特徴とする。
［実施例コ
以下に本発明の実施例を図面にもとづいて説明する。第
１図は、絶縁ゲート電界効果型トランジスタ（以下、Ｍ
ＯＳトランジスタと略す。）の断面図である。このＭＯ
ＳトランジスタがＮチャンネル型トランジスタである場
合、１はＰ型頭域（Ｐ−ＷＥＬＬ）、２はＮ型領域でＮ
チャンネル型トランジスタのソースとドレイン領域であ
る。３はソース、ドレイン各領域の電極及び配線である
４はゲート酸化膜、５はゲート電極、６はゲート電極の
配線層である。７は絶縁物のオーバーコート膜であり、
８す金属のオーバーコート膜である。
１図は、絶縁ゲート電界効果型トランジスタ（以下、Ｍ
ＯＳトランジスタと略す。）の断面図である。このＭＯ
ＳトランジスタがＮチャンネル型トランジスタである場
合、１はＰ型頭域（Ｐ−ＷＥＬＬ）、２はＮ型領域でＮ
チャンネル型トランジスタのソースとドレイン領域であ
る。３はソース、ドレイン各領域の電極及び配線である
４はゲート酸化膜、５はゲート電極、６はゲート電極の
配線層である。７は絶縁物のオーバーコート膜であり、
８す金属のオーバーコート膜である。
５．６のゲート、ソース、ドレイン各領域の配線終了後
絶縁物のオーバーコート膜を形成しその上に８の金属の
オーバーコート膜を形成する。
絶縁物のオーバーコート膜を形成しその上に８の金属の
オーバーコート膜を形成する。
８の金属のオーバーコート膜は、第２図のように入出力
端子の領域を除いた部分に形成されるが、９０入出力パ
ツドの１つと接触させそのパッドを基準電源（以下ＧＮ
Ｄ電源と記す。）と短絡させるか外部より基準電源と同
電位の電圧を印加することによってシールド効果を半導
体装置全体に施し外部雑音からの影響を防止することが
できる。
端子の領域を除いた部分に形成されるが、９０入出力パ
ツドの１つと接触させそのパッドを基準電源（以下ＧＮ
Ｄ電源と記す。）と短絡させるか外部より基準電源と同
電位の電圧を印加することによってシールド効果を半導
体装置全体に施し外部雑音からの影響を防止することが
できる。
また金属はシリコンに比べ熱伝導率が高いので金属膜を
形成することによりトランジスタの動作によって生じた
熱を金属のオーバーコート膜を通して拡散させ発熱の一
点集中を防止することができる。
形成することによりトランジスタの動作によって生じた
熱を金属のオーバーコート膜を通して拡散させ発熱の一
点集中を防止することができる。
さらに化学的な処理により金属膜を取り除がないと回路
を見ることができないので回路の機密保持にも効果があ
る。
を見ることができないので回路の機密保持にも効果があ
る。
また金属のオーバーコート膜が配線層と十分な距離をお
いて形成することが困難な場合には、配線容量が太き（
なってしまう。そこで例えば第３図のように金属のオー
バーコート膜を網目状にするなど、配線と金属のオーバ
ーコート膜の対抗面積が太き（なる構造を避けても同様
の効果が得られる。
いて形成することが困難な場合には、配線容量が太き（
なってしまう。そこで例えば第３図のように金属のオー
バーコート膜を網目状にするなど、配線と金属のオーバ
ーコート膜の対抗面積が太き（なる構造を避けても同様
の効果が得られる。
上記連中金属のオーバーコート膜をＧＮＤｔ源と同電位
としたが発熱の問題、回路保護の対策においてはＧＮＤ
電源と同電位にし、な（ても対応できる。
としたが発熱の問題、回路保護の対策においてはＧＮＤ
電源と同電位にし、な（ても対応できる。
またＭ’Ｏ８）ランジスタに限りて説明してきたが、使
用するトランジスタの種類によらずこの方法を使うこと
ができる。
用するトランジスタの種類によらずこの方法を使うこと
ができる。
また第１図の様に金属の層間膜が最上位層でなくても同
様の効果がある。
様の効果がある。
［発明の効果］
本発明の半導体装置は、以上説明したように通常の製造
工程に加え金属のオーバーコート膜をつける・だけで外
部雑音の影響による誤動作の防止、放熱効果の向上、回
路の機密保持に効果がある。
工程に加え金属のオーバーコート膜をつける・だけで外
部雑音の影響による誤動作の防止、放熱効果の向上、回
路の機密保持に効果がある。
２・・・・・・・・・不純物を含んだ拡散領域３・・・
・・・・・・不純物を含んだ拡散領域の電極または配線
である金属膜 ４・・・・・・・・・ゲート酸化膜 ５・・・・・・・・・ゲート材 ６・・・・・・・・・ゲートの電極または配線である金
属膜 ７・・・・・・・・・層間絶縁膜 ８・・・・・・・・・金属の層間膜 ９・・・・・・・・・入出力パッド
・・・・・・不純物を含んだ拡散領域の電極または配線
である金属膜 ４・・・・・・・・・ゲート酸化膜 ５・・・・・・・・・ゲート材 ６・・・・・・・・・ゲートの電極または配線である金
属膜 ７・・・・・・・・・層間絶縁膜 ８・・・・・・・・・金属の層間膜 ９・・・・・・・・・入出力パッド
第１図は、本発明の一層以上の金属の層間膜を形成した
半導体装置の断面図。 第２図は、本発明の一層以上の金属の層間膜を形成した
半導体装置の正面図。 第３図は、本発明の金属の層間膜を網目状に形成した半
導体装置の正面図。 １・・・・・・・・・半導体基板 以上
半導体装置の断面図。 第２図は、本発明の一層以上の金属の層間膜を形成した
半導体装置の正面図。 第３図は、本発明の金属の層間膜を網目状に形成した半
導体装置の正面図。 １・・・・・・・・・半導体基板 以上
Claims (1)
- 半導体装置の、半導体基板上に金属のオーバーコート膜
を作ることにより、外部雑音の影響防止、熱集中の防止
、回路の機密保持を施したことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030469A JPH02209735A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030469A JPH02209735A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209735A true JPH02209735A (ja) | 1990-08-21 |
Family
ID=12304731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030469A Pending JPH02209735A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209735A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399902A (en) * | 1993-03-04 | 1995-03-21 | International Business Machines Corporation | Semiconductor chip packaging structure including a ground plane |
| US5411896A (en) * | 1992-03-16 | 1995-05-02 | Delco Electronics Corporation | Method of making supra-passivant grid |
| US6720656B2 (en) | 1998-12-21 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device with analysis prevention feature |
| WO2004070832A1 (ja) * | 2003-02-04 | 2004-08-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路装置 |
| EP1508917A2 (en) * | 2003-08-20 | 2005-02-23 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| US7741696B2 (en) | 2004-05-13 | 2010-06-22 | St-Ericsson Sa | Semiconductor integrated circuit including metal mesh structure |
-
1989
- 1989-02-09 JP JP1030469A patent/JPH02209735A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411896A (en) * | 1992-03-16 | 1995-05-02 | Delco Electronics Corporation | Method of making supra-passivant grid |
| US5399902A (en) * | 1993-03-04 | 1995-03-21 | International Business Machines Corporation | Semiconductor chip packaging structure including a ground plane |
| US5480841A (en) * | 1993-03-04 | 1996-01-02 | International Business Machines Corporation | Process of multilayer conductor chip packaging |
| US6720656B2 (en) | 1998-12-21 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device with analysis prevention feature |
| WO2004070832A1 (ja) * | 2003-02-04 | 2004-08-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路装置 |
| US6998654B2 (en) | 2003-02-04 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| EP1508917A2 (en) * | 2003-08-20 | 2005-02-23 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| EP1508917A3 (en) * | 2003-08-20 | 2006-09-20 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| US7498663B2 (en) | 2003-08-20 | 2009-03-03 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit |
| US7741696B2 (en) | 2004-05-13 | 2010-06-22 | St-Ericsson Sa | Semiconductor integrated circuit including metal mesh structure |
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