KR20010001961A - 반도체 장치의 정전기 방전 보호회로 및 그 저항소자 제조방법 - Google Patents

반도체 장치의 정전기 방전 보호회로 및 그 저항소자 제조방법 Download PDF

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KR20010001961A
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Abstract

본 발명은 반도체 장치의 정전기 방전 보호회로 및 그 저항소자 제조방법에 관한 것이다. 본 발명의 회로는 액티브 영역과 게이트 전극을 가진 정전기 방전 보호용 MOS 트랜지스터와; 상기 정전기 방전 보호용 MOS 트랜지스터의 액티브 영역과 상기 패드를 전기적으로 연결하며, 저도전성의 하부 접합층과 고도전성의 상부 메탈층으로 이루어진 신호선과; 상기 신호선의 상부 메탈층이 일부 제거됨에 의해 노출되는 접합층에 형성되는 저항소자를 구비한다. 본 발명의 방법은 절연층 위에 저도전성의 하부 접합층과 고전도성의 상부 메탈층으로 이루어진 신호선을 형성하는 단계와, 상기 신호선의 상부 메탈층을 일부 제거하여 하부 접합층을 노출시켜 상기 접합층의 노출된 부분에 저항소자를 형성하는 단계를 구비한다. 본 발명은 ESD 보호용 MOS 트랜지스터의 액티브 영역과 패드를 연결하는 신호선의 고도전성 상부 메탈층 일부가 제거되어 노출된 저도전성 하부 접합층의 노출 부분에 상기 MOS 트랜지스터를 보호하기 위한 저항소자가 형성되기 때문에 종래 기술과 같이 상기 MOS 트랜지스터의 드레인 영역의 길이를 길게 할 필요가 없어 패드의 핀 정전용량 및 레이아웃 면적의 감소를 가능하게 하고, 실리사이드막이 형성되는 고속 디바이스에도 쉽게 적용될 수 있으며, 후공정에 저항소자가 형성됨으로써 저항값의 가변이 용이해지는 효과가 있다.

Description

반도체 장치의 정전기 방전 보호회로 및 그 저항소자 제조방법{ESD protection circuit of a semiconductor device and method for manufacturing a register thereof}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 정전기 방전(ESD: Electro-Static Discharge) 보호회로 및 그 저항소자 제조방법에 관한 것이다.
ESD 란 일상 생활에서도 쉽게 접할 수 있는 물리 현상으로서 물체간의 마찰 등에 의해 발생된 정전기가 방전되는 현상을 말한다. 이러한 현상은 전자 제품들의 제조 과정이나 사용 과정에서 발생되는 정전기가 반도체 장치를 통해 순간적으로 방전되어 반도체 장치의 내부 소자를 파괴함으로써 여러 가지 문제점(높은 전계에 의한 산화막의 파괴, 주울 발열에 의한 접합의 파괴, 금속 배선의 취약부 단선 등)을 야기한다. 그 결과, 입출력 핀의 누설 전류가 증가하거나 반도체 장치의 대기시 전류가 증가하며, 심한 경우에는 반도체 장치의 기능이 완전하게 상실된다.
따라서, ESD 펄스로부터 반도체 장치의 내부 소자를 보호하기 위한 적절한 ESD 방어 대책이 필요하게 되었다.
현재 반도체 장치의 내부에 제공된 ESD 방어 대책은 리드 프레임(lead frame)의 리드와 와이어 본딩되는 패드 주위에서 이루어지고 있는데, 구체적으로 ESD 의 보호를 위하여 MOS 트랜지스터를 이용하는 구조와, 다이오드를 이용하는 구조와, MOS 트랜지스터와 다이오드를 병행해서 이용하는 구조와, PNPN 구조의 SCR(Silicon Controlled Rectifier)을 사용해 래치-업(latch-up)을 이용하는 구조 등이 사용되고 있다.
도 1은 일반적인 MOS 트랜지스터를 이용한 ESD 보호회로 및 그 주변 회로의 회로도로서, 상기 ESD 보호회로(20)는 패드(1)에 일단이 연결된 저항(R3)과, 저항(R3)의 타단에 드레인이 연결되고 소스가 접지에 연결된 ESD 보호용 MOS 트랜지스터(M1)와, 상기 ESD 보호용 MOS 트랜지스터(M1)의 게이트에 일단이 연결되고 타단이 접지에 연결된 저항(R4)으로 구성된다.
상기에서 ESD 보호용 MOS 트랜지스터(M1)는 NMOS 트랜지스터로서, 반도체 장치의 정상 동작시에는 오프(off)되어 반도체 장치의 동작에 영향을 미치지 않지만, 패드(1)를 통해 높은 전압(ESD 펄스)이 인가되면 드레인 영역과 소스 영역의 공핍층이 붙어버리는 펀치-스루(punch-through) 현상이 일어나 전류를 접지로 흘려보낸다. 또한, 저항(R3)은 ESD 보호용 MOS 트랜지스터(M1)에 흐르는 전류를 제한하여 ESD 보호용 MOS 트랜지스터(M1) 자체를 보호하는 역할을 한다.
상기와 같이 구성된 ESD 보호회로(20)는 패드(1)에 ESD 펄스가 인가되면 ESD 보호용 MOS 트랜지스터(M1)가 전류를 접지로 흘려보냄으로써 결국 입력 버퍼(2)에 과다한 전압이 인가되는 것을 방지한다.
아울러, 상기에서 설명되지 않은 저항(R5)은 통상 입력 버퍼(2)에 연결된 신호선에 존재하는 메탈 저항이 되나, 입력 버퍼(2)가 너무 가까이 위치할 때나 필요에 의해서는 인위적으로 만들어지기도 한다. 도 1에 도시된 NMOS 트랜지스터(M2)와 저항(R7)은 충전 소자 모델(CDM: Charge Device Model)에 대비하기 위한 CDM 보호 회로(30)를 구성한다. 여기서, NMOS 트랜지스터(M2)는 입력 버퍼(2)와 반도체 기판(웰)간에 큰 전위차가 발생하는 것을 방지하는 역할을 한다. 또한, 도 1에 도시된 저항(R6)은 NMOS 트랜지스터(M2)에 흐르는 전류를 제한하여 NMOS 트랜지스터(M2) 자체를 보호하는 역할을 한다.
한편, 도 1에 도시된 ESD 보호회로(20)에서 저항(R3)은 ESD 보호용 MOS 트랜지스터(M1)의 보호를 위하여 반드시 구비되어야 하는 소자로서, 종래에는 이러한 저항 소자를 액티브 성분으로 만들거나 폴리(poly)로 제작하였다.
도 2는 종래 기술에 따른 ESD 보호회로의 개략적인 레이아웃을 나타낸 도면으로서, P-형의 P-웰(도면상 도시되지 않음) 위에 드레인(D1)과 소스(S1)의 형성을 위한 n+액티브 영역(40)이 배치되고, n+액티브 영역(40) 위에 게이트 전극(G1)이 배치되고, 소스 영역(S1) 위에 소스 콘택(45a)이 배치되고, 드레인 영역(D1) 위에 드레인 콘택(45b)이 배치되고, 소스 콘택(45a) 위에 접지 전압이 인가되는 접합층(44)과 제 1 메탈층(ML1)이 적층 구조로 배치되고, 드레인 콘택(45b) 위에 접합층(44)과 제 2 메탈층(ML2)이 적층 구조로 배치된다. 여기서, 게이트 전극(G1)은 제 1 메탈층(ML1)에 연결되고, 접합층(44)과 제 2 메탈층(ML2)은 패드(1)에 연결된다.
종래에는 도 2에 도시된 바와 같이 게이트 전극(G1)과 드레인 콘택(45b) 사이의 간격(d1)을 크게 하여 도 1에 도시된 ESD 보호용 트랜지스터(M1)를 보호하는 액티브 저항소자(R3, 도 2의 점선으로 표시됨)가 만들어지도록 하였다.
도 3은 도 2에 도시된 레이아웃에 따라 형성된 ESD 보호회로의 A-A' 단면도이다.
먼저, P-형의 P-웰(41)과, P-웰(41)에 소정 간격을 두고 형성된 n+형의 드레인 영역(D1) 및 소스 영역(S1)과, P-웰(41)의 표면 중 드레인 영역(D1)과 소스 영역(S1) 사이에 적층 구조로 형성된 게이트 산화막(42) 및 게이트 전극(G1)에 의해 ESD 보호용 MOS 트랜지스터(도 1에 도시된 M1)가 형성되어 있다. 상기 게이트 전극(G1)은 접지에 연결된다.
상기 ESD 보호용 MOS 트랜지스터의 드레인 영역(D1)과 소스 영역(S1) 및 게이트 전극(G1) 위에는 절연층(43)이 형성되어 있다.
상기 절연층(43) 위에는 저도전성의 하부 접합층(44)과 고도전성의 상부 제 1 메탈층(ML1)으로 이루어진 제 1 신호선과, 저도전성의 하부 접합층(44)과 고도전성의 상부 제 2 메탈층(ML2)으로 이루어진 제 2 신호선이 형성되어 있다. 상기 제 1 신호선(44, ML1)의 일단은 접지에 연결되고, 타단은 소스 콘택(45a)을 통해 ESD 보호용 MOS 트랜지스터의 소스 영역(S1)에 전기적으로 연결된다. 상기 제 2 신호선(44, ML2)의 일단은 패드(1)에 직접 연결되고, 타단은 드레인 콘택(45b)을 통해 ESD 보호용 MOS 트랜지스터의 드레인 영역(D1)에 전기적으로 연결된다. 여기서, 접합층(44)은 절연층(43)과 제 1 및 제 2 메탈층(ML1, ML2) 간의 접합을 용이하게 하는 것으로서, Ti/TiN 적층 구조(Ti: 44a, TiN: 44b)로 형성되어 있다.
상기와 같이 구성된 종래 기술에 따른 ESD 보호회로는 패드(1)에 ESD 펄스가 인가되면 펀치-스루 현상에 의해 ESD 보호용 MOS 트랜지스터의 드레인 영역(D1)과 소스 영역(S1)의 공핍층이 서로 연결되어 전류가 드레인 영역(D1)→공핍층→소스 영역(S1)→소스 콘택(45a)→제 1 신호선(44, ML1)의 경로를 따라(도 4에 표시된 화살표 방향을 따라) 접지로 빠지게 되고, 그 결과 반도체 장치의 내부 소자들의 보호가 가능해진다.
그러나, 종래에는 게이트 전극과 드레인 콘택 사이의 간격을 크게 하여 ESD 보호용 MOS 트랜지스터를 보호하는 액티브 저항소자를 만들기 때문에 드레인 영역의 면적 증가에 따라 패드의 핀 정전용량(pin cap.)이 크게 증가하는 문제점이 있었다.
아울러, 종래에는 제조 공정 중 초기 공정에서 형성되는 ESD 보호용 MOS 트랜지스터의 드레인 영역에 저항소자가 형성되기 때문에 드레인 영역의 길이 조절을 통해 저항값을 가변시키기가 매우 어려운 문제점이 있었다.
또한, 고속 디바이스의 경우 통상적으로 ESD 보호용 MOS 트랜지스터의 드레인 영역과 소스 영역 및 게이트 전극 위에 실리사이드막(silicide)이 형성되는데, 이 실리사이드막은 재질 특성상 드레인, 소스 및 게이트 전극의 단위 면적 당 저항값보다 현저히 작은 저항값을 가지기 때문에 종래 기술과 같이 드레인 영역의 길이를 증가시키는 방법으로는 저항소자를 만들 수 없어 고속 디바이스에는 적용되지 못하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, ESD 보호용 MOS 트랜지스터의 드레인 영역과 패드를 전기적으로 연결하는 신호선 상에 저항소자가 형성되도록 함으로써 패드의 핀 정전용량 감소를 가능하게 하고, 저항값의 가변이 용이하며, 고속 디바이스에도 적용이 가능한 반도체 장치의 ESD 보호회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 장치의 저항 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 반도체 장치의 ESD 보호회로는 외부 신호가 입·출력되는 패드를 구비한 반도체 장치에 있어서, 액티브 영역과 게이트 전극을 가진 정전기 방전 보호용 MOS 트랜지스터와; 상기 정전기 방전 보호용 MOS 트랜지스터의 액티브 영역과 상기 패드를 전기적으로 연결하며, 저도전성의 하부 접합층과 고도전성의 상부 메탈층으로 이루어진 신호선과; 상기 신호선의 상부 메탈층이 일부 제거됨에 의해 노출되는 접합층에 형성되는 저항소자를 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치의 저항소자 제조방법은 절연층이 구비된 반도체 장치의 저항소자 제조방법에 있어서, 상기 절연층 위에 저도전성의 하부 접합층과 고전도성의 상부 메탈층으로 이루어진 신호선을 형성하는 단계와, 상기 신호선의 상부 메탈층을 일부 제거하여 하부 접합층을 노출시켜 상기 접합층의 노출된 부분에 저항소자를 형성하는 단계를 구비한 것을 특징으로 한다.
도 1은 일반적인 MOS 트랜지스터를 이용한 정전기 방전 보호회로 및 그 주변 회로의 회로도,
도 2는 종래 기술에 따른 정전기 방전 보호회로의 개략적인 레이아웃을 나타낸 도면,
도 3은 도 2에 도시된 레이아웃에 따라 형성된 정전기 방전 보호회로의 A-A' 단면도,
도 4는 본 발명의 일 실시예에 따른 정전기 방전 보호회로의 개략적인 레이아웃을 나타낸 도면,
도 5a는 도 4에 도시된 레이아웃에 따라 형성된 정전기 방전 보호회로의 B-B' 단면도,
도 5b는 도 5a에 도시된 A 부분을 확대한 도면이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세하게 설명한다.
도 4는 본 발명의 일 실시예에 따른 ESD 보호회로의 개략적인 레이아웃을 나타낸 도면으로서, P-형의 P-웰(도면상 도시되지 않음) 위에 드레인(D2)과 소스(S2)의 형성을 위한 n+액티브 영역(50)이 배치되고, n+액티브 영역(50) 위에 게이트 전극(G2)이 배치되고, 소스 영역(S2) 위에 소스 콘택(55a)이 배치되고, 드레인 영역(D2) 위에 드레인 콘택(55b)이 배치되고, 소스 콘택(55a) 위에 접지 전압이 인가되는 접합층(54)과 제 1 메탈층(ML1)이 적층 구조로 배치되고, 드레인 콘택(55b) 위에 접합층(54)과 제 2 메탈층(ML3)이 적층 구조로 배치된다. 여기서, 게이트 전극(G2)은 제 1 메탈층(ML1)에 연결되고, 접합층(54)과 제 2 메탈층(ML3)은 패드(1)에 연결된다.
도 4에 도시된 본 발명의 일 실시예가 도 2에 도시된 종래 기술과 다른 점은 ESD 보호용 MOS 트랜지스터의 게이트 전극(G2)과 드레인 콘택(55b) 사이의 간격(d2)이 종래 기술의 게이트 전극(G1)과 드레인 콘택(45b) 사이의 간격(d1)보다 매우 좁다는 것과, 제 2 메탈층(ML3)의 일부가 레이저 마스크에 의한 에칭 공정으로 소정 간격(d3)만큼 제거되어 그 부분의 하부 접합층(54)이 노출되어 있고 하부 접합층(54)의 노출된 부분에 저항소자가 형성되어 있다는 것이다. 즉, 상기 제 2 메탈층(ML3)의 제거에 따라 하부 접합층(54)이 노출되면 하부 접합층(54)의 노출 면적에 비례하는 저항값을 가지는 저항소자가 하부 접합층(54)의 노출된 부분에 만들어져서 종래 기술과 같이 ESD 보호용 MOS 트랜지스터의 드레인 영역의 길이를 증가시켜 저항소자를 만들 필요가 없어지게 되므로 ESD 보호용 MOS 트랜지스터의 게이트 전극(G2)과 드레인 콘택(55b) 사이의 간격(d2)이 종래 기술보다 줄어들고, 그에 따라 드레인 영역(D2)의 면적도 줄어들어 핀 정전용량이 감소된다.
도 5a는 도 4에 도시된 레이아웃에 따라 형성된 ESD 보호회로의 B-B' 단면도이고, 도 5b는 도 5a에 도시된 A 부분을 확대한 도면이다.
본 발명의 일 실시예에 따른 ESD 보호회로는 도 5a 및 도 5b에 도시된 바와 같이 ESD 보호용 MOS 트랜지스터와, 상기 ESD 보호용 MOS 트랜지스터의 소스 영역(S2)과 접지를 전기적으로 연결하는 제 1 신호선과, 상기 ESD 보호용 MSO 트랜지스터의 드레인 영역(D2)과 패드(1)를 전기적으로 연결하는 제 2 신호선과, 상기 제 2 신호선 상에 형성되는 저항소자를 구비하고 있다.
상기 ESD 보호용 MOS 트랜지스터는 P-형의 P-웰(51)과, P-웰(51)에 소정 간격을 두고 형성된 n+형의 드레인 영역(D2) 및 소스 영역(S2)과, P-웰(51)의 표면 중 드레인 영역(D2)과 소스 영역(S2) 사이에 적층 구조로 형성된 게이트 산화막(52) 및 게이트 전극(G2)으로 이루어져 있다. 여기서, ESD 보호용 MOS 트랜지스터의 드레인 영역(D2)과 소스 영역(S2) 및 게이트 전극(G2) 위에는 절연층(53)이 형성되어 있다.
상기 제 1 신호선은 절연층(53) 위에 적층 구조로 형성된 저도전성의 하부 접합층(54)과 고도전성의 상부 제 1 메탈층(ML1)으로 이루어져 있다. 여기서, 제 1 신호선의 일단은 접지에 연결되고, 타단은 소스 콘택(55a)을 통해 ESD 보호용 MOS 트랜지스터의 소스 영역(S2)에 연결된다.
상기 제 2 신호선은 절연층(53) 위에 적층 구조로 형성된 저도전성의 하부 접합층(54)과 고도전성의 상부 제 2 메탈층(ML3)으로 이루어져 있다. 여기서, 제 2 신호선의 일단은 패드(1)에 연결되고, 타단은 드레인 콘택(55b)을 통해 ESD 보호용 MOS 트랜지스터의 드레인 영역(D2)에 연결되며, 상부 제 2 메탈층(ML3)이 레이저 마스크에 의한 에칭 공정으로 소정 간격(d3)만큼 제거되어 하부 접합층(54)이 노출되어 있다.
상기 접합층(54)은 절연층(53)과 제 1 및 제 2 메탈층(ML1, ML3) 간의 접합을 용이하게 하는 것으로서, Ti/TiN 적층 구조(Ti: 54a, TiN: 54b)로 형성되어 있다. 또한, 상기 접합층(54)은 재질 특성상 제 2 메탈층(ML3)보다 큰 저항값을 가지므로 도 5b에 도시된 바와 같이 상부 제 2 메탈층(ML3)이 제거되어 하부 접합층(54)이 노출된 부분에는 저항소자(도 5b에 점선으로 표시됨)가 형성된다. 결국, 상기 접합층(54)에 형성된 저항소자가 도 2에 도시된 ESD 보호용 트랜지스터(M1)를 보호하는 저항(R3)이 되며, 그 저항값은 제조 공정 중 후공정에서 형성되는 제 2 메탈층(ML3)의 개방 면적 조절을 통해 쉽게 가변시킬 수 있다.
상기와 같이 구성된 본 발명의 일 실시예에 따른 ESD 보호회로는 패드(1)에 ESD 펄스가 인가되면 전류량이 접합층(54)의 노출 부분에 형성된 저항소자에 의해 감소된 후 드레인 콘택(55b)을 통해 ESD 보호용 트랜지스터의 드레인 영역(D2)으로 유입되고, 드레인 영역(D2)으로 유입된 전류는 펀치-스루 현상으로 인해 서로 연결된 드레인 영역(D2)과 소스 영역(S2)의 공핍층을 통해 소스 영역(S2)→소스 콘택(55a)→제 1 메탈층(ML1)의 경로를 따라 접지로 빠지게 된다. 그 결과, 반도체 장치의 내부 소자들은 ESD 펄스로부터 보호된다.
상기에서 ESD 펄스의 인가시 ESD 보호용 MOS 트랜지스터의 드레인 영역(D2)으로 유입되는 전류량은 제 2 신호선의 하부 접합층(54)에 형성된 저항소자(도 5b에 점선으로 표시됨)에 의해 감소되므로 ESD 보호용 MOS 트랜지스터의 보호가 가능해진다.
아울러, 본 발명은 저항소자의 형성을 위해 ESD 보호용 MOS 트랜지스터의 드레인 영역의 길이를 증가시킬 필요가 없기 때문에 도 5a에 도시된 드레인 영역(D2), 소스 영역(S2) 및 게이트 전극(G2)의 표면에 각각 실리사이드막이 형성되는 고속 디바이스에도 쉽게 적용될 수 있다.
한편, 본 발명에 의한 반도체 메모리 장치의 저항소자 제조방법은 절연층 위에 저도전성의 하부 접합층과 고전도성의 상부 메탈층으로 이루어진 신호선을 형성하는 단계와, 상기 신호선의 상부 메탈층을 일부 제거하여 하부 접합층을 노출시켜 상기 접합층의 노출된 부분에 저항소자를 형성하는 단계를 구비한다. 여기서, 상기 신호선의 하부 접합층은 Ti/TiN 적층 구조로 형성한다.
상기와 같은 본 발명의 저항소자 제조방법은 상기에서 설명된 ESD 보호용 MOS 트랜지스터의 보호 저항소자(도 1에 도시된 R3) 뿐만 아니라 반도체 장치의 다른 신호선에 필요한 저항소자(예를 들어, 도 1에 도시된 저항 R5)를 형성시키는데도 사용될 수 있다.
이와 같이 본 발명은 ESD 보호용 MOS 트랜지스터의 액티브 영역과 패드를 연결하는 신호선의 고도전성 상부 메탈층 일부가 제거되어 노출된 저도전성 하부 접합층의 노출 부분에 상기 MOS 트랜지스터를 보호하기 위한 저항소자가 형성되기 때문에 종래 기술과 같이 상기 MOS 트랜지스터의 드레인 영역의 길이를 길게 할 필요가 없어 패드의 핀 정전용량 및 레이아웃 면적의 감소를 가능하게 하고, 실리사이드막이 형성되는 고속 디바이스에도 쉽게 적용될 수 있으며, 후공정에 저항소자가 형성됨으로써 저항값의 가변이 용이해지는 효과가 있다.

Claims (5)

  1. 외부 신호가 입·출력되는 패드를 구비한 반도체 장치에 있어서,
    액티브 영역과 게이트 전극을 가진 정전기 방전 보호용 MOS 트랜지스터와;
    상기 정전기 방전 보호용 MOS 트랜지스터의 액티브 영역과 상기 패드를 전기적으로 연결하며, 저도전성의 하부 접합층과 고도전성의 상부 메탈층으로 이루어진 신호선과;
    상기 신호선의 상부 메탈층이 일부 제거됨에 의해 노출되는 접합층에 형성되는 저항소자를 구비한 것을 특징으로 하는 반도체 장치의 정전기 방전 보호회로.
  2. 제 1 항에 있어서,
    상기 신호선의 하부 접합층은 Ti/TiN 적층 구조로 형성된 것을 특징으로 하는 반도체 장치의 정전기 방전 보호회로.
  3. 제 1 항에 있어서,
    상기 정전기 방전 보호용 MOS 트랜지스터는 상기 액티브 영역과 상기 게이트 전극 표면에 각각 살리사이드막이 형성된 것을 특징으로 하는 반도체 장치의 정전기 방전 보호회로.
  4. 절연층이 구비된 반도체 장치의 저항소자 제조방법에 있어서,
    상기 절연층 위에 저도전성의 하부 접합층과 고전도성의 상부 메탈층으로 이루어진 신호선을 형성하는 단계와,
    상기 신호선의 상부 메탈층을 일부 제거하여 하부 접합층을 노출시켜 상기 접합층의 노출된 부분에 저항소자를 형성하는 단계를 구비한 것을 특징으로 하는 반도체 장치의 저항소자 제조방법.
  5. 제 4 항에 있어서,
    상기 신호선의 하부 접합층은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 장치의 저항소자 제조방법.
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KR100442600B1 (ko) * 2002-04-04 2004-08-02 삼성전자주식회사 광 벤치 구조 및 무선 주파수 임피던스 매칭 저항 형성방법
CN113281943A (zh) * 2021-05-19 2021-08-20 武汉华星光电技术有限公司 显示面板及显示装置

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