KR0158626B1 - 전원단자의 정전기 보호회로 - Google Patents

전원단자의 정전기 보호회로 Download PDF

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Abstract

이 발명은 전원단자의 정전기 보호회로에 관한 것으로서, 이미터가 GND 단자에 연결되고, 컬렉터가 Vdd 단자에 연결되며, 베이스가 기판에 연결된 제1기생 트랜지스터와; 소스가 Vdd 단자에 연결되고, 드레인이 GND 단자에 연결된 제1트랜지스터와; 한쪽 단자가 Vdd 단자에 연결되고, 다른 한쪽 단자가 상기한 제1트렌지스터의 게이트에 연결된 저항과; 한쪽 단자가 GND 단자에 연결되고, 다른 한 쪽 단자가 상기한 제1트랜지스터의 게이트에 연결된 커패시터와; 소스가 Vss 단자에 연결되고, 드레인이 GND 단자에 연결되며, 게이트가 상기한 커패시터의 다른 한쪽 단자에 연결된 제2트랜지스터와; 이미터가 Vss 단자에 연결되고, 컬렉터가 GND 단자에 연결되며, 베이스가 기판에 연결된 제2기생 트랜지스터로 이루어져서, 집적회로의 동작시에 보호회로에 의한 불필요한 전류가 흐르지 않게 하고, 정전기가 인가되었을 때 정전기로부터 집적회로를 보호하는 효과를 가진, 전원단자의 정전기 보호회로에 관한 것이다.

Description

전원단자의 정전기 보호회로
제1도는 종래에 사용한 전원단자의 정전기 보호회로를 나타낸 도면이다.
제2도는 종래에 사용한 전원단자의 정전기 보호회로를 집적회로 내에 나타낸 수직 구조도이다.
제3도는 이 발명의 실시예에 따른 전원단자의 정전기 보호회로를 나타낸 도면이다.
제4도는 이 발명의 실시예에 따른 전원단자의 정전기 보호회로를 집적회로 내에 나타낸 수직 구조도 및 결선도이다.
* 도면의 주요부분에 대한 부호의 설명
T1 : 제1 PMOS 트랜지스터 T2 : 제2 PMOS 트랜지스터
C : 커패시터 Q1 : 제1 PNP 트랜지스터
Q2 : 제2 PNP 트랜지스터 R : 저항
이 발명은 전원단자의 정전기 보호회로에 관한 것으로서, 더욱 상세하게 말하자면 전원단자에 정전기가 인가되었을 때, 트랜지스터를 이용하여 효과적으로 집적회로를 보호할 수 있는, 전원단자의 정전기 보호회로에 관한 것이다.
집적회로(IC;Integrated Circuit)의 기능이 점차 다양화됨에 따라, 집적회로의 전원이 단일 전원에서 복수 전원으로 바뀌고 있다. 즉, 전위가 각기 다른 여러개의 전원단자를 필요로 하는 경우가 점차 증가되고 있다.
이하, 첨부된 도면을 참조로 하여 종래의 기술에 대하여 설명한다.
제1도는 종래에 사용한 전원단자의 정전기 보호회로를 나타낸 도면이고,
제2도는 종래에 사용한 전원단자의 정전기 보호회로를 집적회로 내에 나타낸 수직구조도이다.
종래의 정전기 보호회로는 입력단과 출력단에 관련된 것이 주였고, 제1도 및 제2도에 도시되어 있듯이, 종래에 사용한 전원단자의 정전기 보호회로는, 캐소드(cathode)가 Vdd 단자에 연결되고, 애노드(anode)가 Vss 단자에 연결된 제1 다이오드(Diode)(D1)와; 캐소드가 Vss 단자에 연결되고, 애노드가 GND 단자에 연결된 제2 다이오드(D2)와; 캐소드가 Vdd 단자에 연결되고, 애노드가 GND 단자에 연결된 제3 다이오드(D3)로 이루어지며, 웰(Well)과 기판(Substrate)에 의해, 집적회로 전체에 걸쳐 기생적으로 발생되는 다이오드(D1,D2,D3)가 전원단자에 발생하는 정전기에 대한 보호소자 역할을 했다.
그러나 상기한 종래의 기술은 Vss 단자를 기준으로 GND 단자에 높은 부(-)전압이 인가되었을 때, 보호소자(D2,D3)가 역방향이 되어 정전기를 방전시키지 못하므로, 집적회로가 손상을 입게 된다는 문제점이 있다. 그리고, 집적회로에 전위가 다른 여러개의 전원단이 존재할 경우, 일부 전원단은 집적회로에서 일부분만 사용하는 경우가 있는데, 이때 기생적으로 발생되는 다이오드의 면적이 작기 때문에 정전기에 취약하고, 또한, 전위가 가장 낮은 전위를 갖는 전원단의 경우, 집적회로가 동작할 때에 불필요한 전류가 정전기 보호회로를 통해 흐를 수 있으므로, 한쪽 방향으로만 정전기 보호회로를 기생적으로 또는 추가적으로 설치할 수밖에 없었기 때문에, 정전기에 취약한 특성을 보인다는 문제점이 있다.
따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 집적회로의 동작시에 보호회로에 의한 불필요한 전류가 흐르지 않고, 정전기가 인가되었을 때 정전기로부터 집적회로를 효과적으로 보호할 수 있는, 전원단자의 정전기 보호회로를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 수단으로써, 이 발명의 구성은, 이미터(emitter)가 GND 단자에 연결되고, 컬렉터(collector)가 Vdd 단자에 연결되며, 베이스(base)가 기판(substrate)에 연결된 제1기생 트랜지스터와;
소스(source)가 Vdd 단자에 연결되고, 드레인(drain)이 GND 단자에 연결된 제1트랜지스터와;
한쪽 단자가 Vdd 단자에 연결되고, 다른 한쪽 단자가 상기한 제1트랜지스터의 게이트(gate)에 연결된 저항과;
한쪽 단자가 GND 단자에 연결되고, 다른 한쪽 단자가 상기한 제1트랜지스터의 게이트에 연결된 커패시터와;
소스가 Vss 단자에 연결되고, 드레인이 GND 단자에 연결되며, 게이트가 상기한 커패시터의 다른 한쪽 단자에 연결된 제2트랜지스터와 ;
이미터가 Vss 단자에 연결되고, 컬렉터가 GND 단자에 연결되며, 베이스가 기판에 연결된 제2기생 트랜지스터로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제3도는 이 발명의 실시예에 따른 전원단자의 정전기 보호회로를 나타낸 도면이다.
제3도에 도시되어 있듯이, 이 발명의 실시예에 따른 전원단자의 정전기 보호회로는,
이미터가 GND 단자에 연결되고, 컬렉터가 Vdd 단자에 연결되며, 베이스가 기판에 연결된 제1기생 PNP 트랜지스터(Q1)와;
소스가 Vdd 단자에 연결되고, 드레인이 GND 단자에 연결된 제1 PMOS 트랜지스터(T1)와;
한쪽 단자가 Vdd 단자에 연결되고, 다른 한쪽 단자가 상기한 제1 PMOS 트랜지스터(T1)의 게이트에 연결된 저항(R)과;
한쪽 단자가 GND 단자에 연결되고, 다른 한쪽 단자가 상기한 제1 PMOS 트랜지스터(T1)의 게이트에 연결된 커패시터(C)와;
소스가 Vss 단자에 연결되고, 드레인이 GND 단자에 연결되며, 게이트가 상기한 커패시터(C)의 다른 한쪽 단자에 연결된 제2 PMOS 트랜지스터(T2)와;
이미터가 Vss 단자에 연결되고, 컬렉터가 GND 단자에 연결되며, 베이스가 기판에 연결된 제2 PNP 트랜지스터(Q2)로 이루어진다.
상기한 구성에 의한, 이 발명의 실시예에 따른 전원단자의 정전기 보호회로의 작용은 다음과 같다.
제4도는 이 발명의 실시예에 따른 전원단자의 정전기 보호회로를 집적회로 내에 나타낸 수직 구조도 및 결선도이다.
제3도와 제4도에 도시되어 있듯이, N-기관을 사용한 집적회로에서, Vss 단자를 기준으로 GND 단자에 높은 부(-)전압이 인가되었을 때, 커패시터(C)의 한쪽 단자(제1전극)인 패드 메탈(PAD Metal)(P.M.)과 패드 메탈(P.M.) 전극 밑에 형성되는 커패시터(C)의 다른 한쪽 단자(제2전극)를 통해 PMOS 트랜지스터 (T1,T2)의 게이트 전극과 PMOS 트랜지스터(T1,T2)에 의해 기생적으로 발생되는 측면의(lateral) PNP 트랜지스터(Q1,Q2)의 베이스에 부(-)전압이 인가되게 하여 턴온(Turn On) 상태를 만들어주어, 인가된 정전기를 PMOS 트랜지스터(T1,T2)와 측면의 PNP 트랜지스터(Q1,Q2)를 통해 방전시키므로서, 집적회로를 보호하게 된다. 간단하게 요약하면, 전원단자에 인가된 정전기가 상기한 커패시터(C)를 통해, 상기한 기생 트렌지스터(Q1,Q2)와 상기한 트랜지스터(T1,T2)를 거쳐 방전되는 것이다. Vdd 단자를 기준으로 할 때도 앞과 같이 동작하여 정전기로부터 집적회로를 보호한다.
또한, 집적회로가 정상동작시에는 PMOS(N-기판의 경우) 트랜지스터(T1, T2) 및 측면의 PNP(N-기판의 경우) 트랜지스터(Q1,Q2) 의 게이트 및 베이스에 Vdd(+) 전압이 인가되게 하여(턴 오프 상태로 되게하여) 정상동작에 영향을 미치지 않게 되어 있다.
한편, P-기판을 갖는 집적회로의 경우에는, 앞에서와 반대 타입(Type)의 트랜지스터를 형성시키며, 동작은 동일하게 된다. 즉, PMOS 트랜지스터의 자리에는 NMOS 트랜지스터를, PNP 트랜지스터 자리에는 NPN 트랜지스터를 형성한다. 제3도의 커패시터(C)의 구성은 패드 메탈(P.M.)을 제1전극으로 하고, 제1전극 밑에 절연체를 거쳐 제2전극을 형성하는데, 제2전극은 웰, 폴리실리콘(polysilicon), 메탈(Al), 액티브(Nor Pdiffusion) 영역에 의해 형성할 수 있다. 또, 제1전극과 제2전극은 서로 바뀔 수도 있다. 그리고 상기한 제2전극은 기판과도 연결된다.
이상에서와 같이 이 발명의 실시예에서, 집적회로의 동작시에 보호회로에 의한 불필요한 전류가 흐르지 않게 하고, 정전기가 인가되었을 때 정전기로부터 집적회로를 보호하는 효과를 가진, 전원단자의 정전기 보호회로를 제공할 수 있다.
이 발명의 이러한 효과는 모든 집적회로의 정전기 보호회로에 이용될 수 있다.

Claims (10)

  1. 이미터가 GND 단자에 연결되고, 컬렉터가 Vdd 단자에 연결되며, 베이스가 기판에 연결된 제1기생 트랜지스터와; 소스가 Vdd 단자에 연결되고, 드레인이 GND 단자에 연결된 제1트랜지스터와; 한쪽 단자가 Vdd 단자에 연결되고, 다른 한쪽 단자가 상기한 제1트랜지스터의 게이트에 연결된 저항과; 한쪽 단자가 GND 단자에 연결되고, 다른 한쪽 단자가 상기한 제1트랜지스터의 게이트에 연결된 커패시터와; 소스가 Vss 단자에 연결되고, 드레인이 GND 단자에 연결되며, 게이트가 상기한 커패시터의 다른 한쪽 단자에 연결된 제2트랜지스터와; 이미터가 Vss 단자에 연결되고, 컬렉터가 GND 단자에 연결되며, 베이스가 기판에 연결된 제2기생 트랜지스터로 이루어지는 것을 특징으로 하는 전원단자의 정전기 보호회로.
  2. 제1항에 있어서, 상기한 제1기생 트랜지스터(Q1)와 상기한 제2기생 트랜지스터(Q2)는 PNP 트랜지스터인 것을 특징으로 하는 전원단자의 정전기 보호회로.
  3. 제1항에 있어서, 상기한 제1트랜지스터(T1)아 상기한 제2트랜지스터(T2)는 PMOS 트랜지스터인 것을 특징으로 하는 전원단자의 정전기 보호회로.
  4. 제1항에 있어서, 전원단자에 인가된 정전기가 상기한 커패시터(C)를 통해, 상기한 기생 트랜지스터(Q1,Q2)와 상기한 트랜지스터(T1,T2)를 거쳐 방전되는 것을 특징으로 하는 전원단자의 정전기 보호회로.
  5. 제1항에 있어서, 상기한 기판은 N-기판인 것을 특징으로 하는 전원단자의 정전기 보호회로.
  6. 제2항 또는 제3항에 있어서, 상기한 기판이 P-기판인 경우, PMOS 트랜지스터(T1,T2)의 자리에는 NMOS 트랜지스터를, PNP 트랜지스터(Q1,Q2)의 자리에는 NPN 트랜지스터를 형성하는 것을 특징으로 하는 전원단자의 정전기 보호회로.
  7. 제1항 또는 제5항에 있어서, 집적회로가 정상동작시에는, PMOS 트랜지스터 (T1,T2)와 측면의 PNP 트랜지스터(Q1,Q2)의 게이트 및 베이스에 Vdd(+) 전압이 인가되게 하는 것을 특징으로 하는 전원단자의 정전기 보호회로.
  8. 제1항에 있어서, 상기한 커패시터(C)는 패드 메탈(P.M.)을 제1전극으로 하고, 제1전극 밑에 절연체를 거쳐 제2전극을 형성하며, 제2전극은 웰, 폴리실리콘(polysilicon), 메탈(Al), 액티브(Nor Pdiffusion) 영역에 의해 형성할 수 있는 것을 특징으로 하는 전원단자의 정전기 보호회로.
  9. 제1항 또는 제8항에 있어서, 상기한 커패시터(C)의 제1전극과 제2전극은 서로 바뀔 수도 있는 것을 특징으로 하는 전원단자의 정전기 보호회로.
  10. 제1항 또는 제8항에 있어서, 상기한 커패시터(C)와 제2전극은 기판과 연결된 것을 특징으로 하는 전원단자의 정전기 보호회로.
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