KR0151075B1 - 반도체장치의 정전 방전 보호회로 - Google Patents
반도체장치의 정전 방전 보호회로 Download PDFInfo
- Publication number
- KR0151075B1 KR0151075B1 KR1019950021379A KR19950021379A KR0151075B1 KR 0151075 B1 KR0151075 B1 KR 0151075B1 KR 1019950021379 A KR1019950021379 A KR 1019950021379A KR 19950021379 A KR19950021379 A KR 19950021379A KR 0151075 B1 KR0151075 B1 KR 0151075B1
- Authority
- KR
- South Korea
- Prior art keywords
- protection circuit
- parasitic bipolar
- discharge protection
- bipolar transistor
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 230000003068 static effect Effects 0.000 title claims abstract description 15
- 230000003071 parasitic effect Effects 0.000 claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims 2
- 239000002184 metal Substances 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 2
- 229920005591 polysilicon Polymers 0.000 claims 2
- 239000010410 layer Substances 0.000 claims 1
- 238000000034 method Methods 0.000 claims 1
- 239000002356 single layer Substances 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims 1
- 229910052721 tungsten Inorganic materials 0.000 claims 1
- 239000010937 tungsten Substances 0.000 claims 1
- 230000003685 thermal hair damage Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체장치의 정전 방전 보호회로에 관한 것으로서, 특히 기생바이폴라 트랜지스터와 핑거 트랜지스터를 가지는 반도체장치의 정전방전 보호회로에 있어서, 상기 기생바이폴라 트랜지스터는 반도체기판의 표면근방에 형성된 확산영역으로 구성되고 소정의 전압으로 바이어스된 에미터; 반도체 기판의 표면근방에 형성된 격리된 확산영역으로 구성되고 입력패드와 연결된 콜렉터; 에미터와 콜렉터 사이의 반도체기판으로 된 베이스; 베이스로 제공되는 반도체기판상에 형성된 필드 절연막; 및 필드절연막상에 형성되고 상시 소정의 전압과 동일 전압으로 바이어스된 게이트전극을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 보호회로의 열적 파손을 방지 할 수 있다.
Description
제1도는 종래의 게이트가 없는 기생 바이폴라 트랜지스터를 가지는 정전방전 보호회로의 구성을 나타낸 도면.
제2도는 본 발명에 의한 게이트가 있는 기생 바이폴라 트랜지스터를 가지는 정전 방전 보호회로의 구성을 나타낸 도면.
제3도 내지 제6도는 종래의 정전방전 보호회로의 각 전극에서의 시간에 따른 전류전압특성을 나타낸 그래프선도.
제7도 내지 제10도는 본 발명에 의한 정전방전 보호회로의 각 전극에서의 시간에 따른 전류전압특성을 나타낸 그래프선도.
제11도는 종래 및 본 발명의 정전방전 보호회로에서의 시간에 따른 기판격자온도의 특성을 나타낸 그래프선도.
본 발명은 반도체장치의 정전 방전 보호회로에 관한 것으로서, 특히 보호회로를 통해 흐르는 전류의 국부적인 흐름으로 인한 보호회로의 열적파손을 방지할 수 있는 반도체장치의 정전 방전 보호회로에 관한 것이다.
일반적으로 반도체장치는 인체 또는 외부 물체로부터 입력패드를 통해 고전압의 정전기가 방전되는 정전 방전(ESD:ElectoroStatic Discharge)펄스로부터 반도체장치의 내부회로를 보호하기 위하여 입력패드와 내부회로의 전류패스에 정전 방전 보호회로를 형성하여 고전압의 정전 방전펄스가 접지전원이나 구동전원으로 바이패스되도록 함으로써 내부회로를 보호하고 있다. 이러한 정전 방전 펄스가 인가되었을 때 반도체소자 내부에 높은 전류가 유입된다.
미국특허 5,072,271에 개시된 바와 같이 종래의 입력 및 출력 보호회로는 기생바이폴라 트랜지스터, 저항 및 여러개의 모스트랜지스터로 형성된 핑거 트랜지스터로 구성될 수 있다. EDS에 의해 유입된 높은 전류는 기생 바이폴라 트랜지스터와 핑거 트랜지스터로 분배되어 소자내부에서 열적으로 충분히 소멸된다.
그러나, 전류가 기생 바이폴라 트랜지스터와 핑거 트랜지스터로 균일하게 배분되지 못할 때에는 소자 내부로 국부적인 전류 경로를 형성하여 소자가 열적으로 파괴된다.
종래의 정전방전 보호소자는 제1도에 도시한 바와 같이 게이트가 없는 기생 바이폴라 트랜지스터의 구조이다. 이러한 종래의 정전방지 보호회로에 있어서 바이폴라 트랜지스터구조는 반도체 기판(101)이 베이스로서 역할하고 입력패드(100)과 확산저항(R)의 사이에 연결된 첫 번째 고농도 확산영역(103)이 콜렉터로서 역할하고, 접지전원공급전극(VSS) 또는 구동전원공급전극(VDD)에 연결된 두 번째 확산영역(102, 104)이 에미터로서 역할을 한다. 핑거트랜지스터구조는 확산저항(R)과 내부회로의 사이에 연결되어 드레인으로 제공되는 확산영역(110)과, 접지전원공급전극(VSS)와 연결되어 소스로 제공되는 확산영역(108, 112)과, 확산영역(108, 110, 112)의 사이의 반도체기판(101)상에 게이트절연막(113)을 개재하여 형성되어 게이트로 제공되는 게이트전극(109, 111)로 구성된다. 바이폴라 트랜지스터구조와 핑거트랜지스터구조의 사이에는 소자분리용 확산영역(107)이 형성된다.
이러한, 종래의 정전 방전 보호회로에 ESD 펄스가 인가 되었을떼 베이스의 폭에따라, 즉 확산 영역간의 거리에 따라 기생 바이폴라 동작을 하지 못하고 확산영역의 접합항복동작을 함으로써 전류가 기생 바이폴라 트랜지스터와 핑거 트랜지스터로 고르게 분배되어 흐르지 못하고 한쪽 방향의 핑거트랜지스터로만 대부분의 전류가 흘러 보호회로로서의 충분한 기능을 하지 못하는 문제가 있었다.
본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여 보호회로에서는 가능한 기생 바이폴라 트랜지스터와 핑거 트랜지스터로 전류를 고르게 분배시켜 ESD에 의한 전력소모를 분산시킴으로써 국부적인 전류흐름에 의한 보호회로의 열적 파손을 방지할 수 있는 반도체장치의 정전 방전 보호회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 보호회로는 기생 바이폴라 트랜지스터와 핑거 트랜지스터를 가지는 반도체 장치의 정전 방전 보호회로에 있어서, 기생 바이폴라 트랜지스터는 반도체기판의 표면근방에 형성된 확산영역으로 구성되고 소정의 전압으로 바이어스된 제1에미터;
제1에미터와 격리되어 반도체기판의 표면근방에 형성된 확산영역으로 구성되고 상기 소정의 전압과 동일 전압으로 바이어스된 제2에미터;
제1 및 제2에미터 사이의 반도체기판의 표면근방에 형성된 격리된 확산영역으로 구성되고 입력패드와 연결된 콜렉터;
제1에미터와 콜렉터사이 및 상기 콜렉터와 제2에미터 사이의 반도체기판으로 된 베이스;
베이스로 제공되는 반도체기판상에 형성된 필드절연막;
및 필드 절연막상에 형성된 게이트전극을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제2도는 본 발명에 의한 반도체 집적회로소자의 입력패드와 내부회로사이에 위치한 정전 방전 보호회로의 구조를 나타낸다. 입력패드(200)는 확산저항(R)과 함께 내부회로에 연결되어 있다. 저항(R)은 보호저항으로써 확산층 또는 반도체 기판의 표면영역에 그와 비슷한 것으로 형성되어 구성되어 있다. 이 저항은 입력패드와 보호소자사이에 위치할 수도 있다.
입력패드(100)와 저항(R) 사이에 게이트가 첨가된 바이폴라 트랜지스터(209)를 포함하고 있다. 제2도에 의하면, 엔형 확산영역(202, 204, 206)들이 피형 반도체 기판(201)의 표면영역에 형성되어 있다. 이들 영역들(202, 204, 206)은 서로 격리되어 있고 이들 영역들사이의 반도체기판(201)상에 필드절연막(207, 208)을 개재하여 게이트 전극들(203, 205)이 형성되어 있다. 이들 세 개의 엔형의 확산영역들(202, 204, 206)중 가운데 확산영역(204)은 기생 바이폴라 트랜지스터(209)의 콜렉터로서 그 기능을 하며 입력패드(200)에 연결되어 있다. 나머지 확산영역(202, 206)은 에미터로서 그 기능을 하며 접지전원공급전극(VSS)또는 구동전원공급전극(VDD)에 연결되어 있다. 확산영역들(202, 204) 사이에 위치한 기판영역과 확산영역들(204, 206)사이에 위치한 기판영역은 기생 바이폴라 트랜지스터의 베이스로서 그 기능을 한다.
저항(R)과 내부회로의 사이에 핑거 트랜지스터(217)을 포함하고 있다. 핑거 트랜지스터구조는 확산저항(R)과 내부회로의 사이에 연결되어 드레인으로 제공되는 확산영역(213)과, 접지전원공급전극(VSS)와 연결되어 소스로 제공되는 확산영역(211, 215)과 확산영역(211, 213, 215)의 사이의 반도체 기판(201)상에 필드절연막(216)을 개재하여 형성되어 게이트로 제공되는 게이트전극(212, 214)로 구성된다.
기생 바이폴라 트랜지스터 구조(209)와 핑거 트랜지스터 구조(217)의 사이에는 소자분리용 확산영역(210)이 형성된다.
이상과 같이 본 발명에 의한 보호회로에서는 기생 바이폴라 트랜지스터의 구조에서 콜렉터로 제공되는 확산영역(204)와 에미터로 제공되는 확산영역들(202, 206)의 사이의 반도체 기판(201)상에 필드절연막(207, 208)을 개재하여 게이트전극(203, 205)를 구비한 점이 종래의 보호회로와 다른 점이다.
이와 같이 구성된 본 발명의 정전 방전 보호회로와 종래의 보호회로의 특성을 제3도 내지 제11도를 참조하여 살펴보기로 한다.
종래의 정전 방전 보호회로와 본 발명에 의한 정전 방전보호회로에 대한 ESD시뮬레이션 결과를 살펴보기 위하여 기생 바이폴라 트랜지스터는 채널폭을 150㎛, 확산영역간의 거리 8㎛, 산화막 두께 5000Å으로 제조된 상태이고 핑거 트랜지스터는 채널 폭을 380㎛, 게이트 길이 1㎛, 산화막 두께 120Å으로 제조된 상태에서, 머신모델 400V의 정전기를 입력패드에 인가한 경우 정전 방전 보호소자에 대한 각 전극에서 시간에 따른 전류전압특성을 측정한 결과에 대한 것이다. 본 발명에서는 게이트를 추가하고 종래의 경우에는 게이트가 없는 경우이다.
먼저, 종래의 게이트가 없는 기생 바이폴라를 가진 정전방전 보호회로에 대한 전류전압특성을 다음과 같다.
제3도는 기생 바이폴라 트랜지스터의 각 전극에서 시간에 따른 전류특성을 나타내고, 제4도는 기생 바이폴라 트랜지스터의 각 전극에서 시간에 따른 전압특성을 나타내고, 제5도는 핑거 트랜지스터의 각 전극에서 시간에 따른 전류특성을 나타내고, 제6도는 핑거 트랜지스터의 각 전극에서 시간에 따른 전압특성을 나타낸다.
제6도에서 핑거 트랜지스터의 경우 ESD펄스인가 후 1㎱ 정도의 시간이 지난 후에 바로 턴온되어 약 9볼트에서 클램핑된 후 거의 7볼트를 유지하고 제5도에서 전류는 기생 바이폴라 동작으로 인해 10E-4∼10E-3 A/㎛를 유지하면서 대부분의 전류를 소스인 접지전원공급전극(VSS) 또는 구동전원공급전극(VCC)으로 흐르고 있다.
반면에 기생 바이폴라 트랜지스터의 경우 제4도에서 전압은 1㎱정도에서 9볼트에서 클램핑되어 시간에 따라 서서히 증가하여 25㎱정도에서는 거의 11볼트까지 상승하고 제3도에서 전류는 확산영역의 접합 브레이크다운성으로 거의 10E-6 A/㎛크기로 기판으로 흐름을 알 수 있다.
본 발명에 의한 게이트를 가진 기생 바이폴라 트랜지스터를 가진 정전 방전 보호회로에 대한 전류전압특성은 다음과 같다.
제7도는 게이트 기생 바이폴라 트랜지스터의 각 전극에서 시간에 따른 전류특성을 나타내고, 제8도는 게이트 기생 바이폴라 트랜지스터의 각 전극에서 시간에 따른 전압특성을 나타내고, 제9도는 핑거 트랜지스터의 각 전극에서 시간에 따른 전류특성을 나타내고, 제10도는 핑거 트랜지스터의 각 전극에서 시간에 따른 전압특성을 나타낸다.
제10도에서 핑거 트랜지스터의 경우 ESD펄스 인가 후 1㎱ 정도의 시간이 지난 후에 바로 턴온되어 약 9볼트에서 클램핑된 후 거의 7볼트를 유지하고 제9도에서 전류는 기생 바이폴라 동작으로 인해 10E-4∼10E-3 A/㎛를 유지하면서 대부분의 전류를 소스인 접지정원공급전극(VSS)쪽으로 흐르고 있다.
반면에 게이트를 갖는 기생 바이촐라 트랜지스터의 경우 제8도에서 전압은 1㎱근처에 9볼트에서 클램핑되어 시간에 따라 서서히 증가하여 45㎱정도에는 거의 12볼트까지 상승하다가 기생 바이폴라 동작에 의해 다시 6볼트까지 하강하고 제7도에서 전류도 기생 바이폴라 동작에 의해 45㎱근처에서 핑거 트랜지스터와 거의 비슷한 수준인 10E-2 A/㎛크기로 소스쪽으로 흐름을 알 수 있다.
따라서, 게이트가 첨가된 기생 바이폴라 트랜지스터가 약 45㎱후에 기생 바이폴라 동작을 야기시켜 ESD입력전류를 핑거 트랜지스터와 필드 트랜지스터로 균등하게 배분시킴을 알 수 있다.
제11도는 ESD시뮬에이션에 의한 시간에 따른소자 내부 실리콘 단결정의 최대 온도의 시간에 따른 변화를 나타낸다. 제11도에 나타난바와 같이, 약 45㎱후에 게이트가 첨가된 기생 바이폴라 트랜지스터의 동작으로 인해 핑거 트랜지스터의 게이트 에지부위 아래의 실리콘영역의 기판온도가 감소하는 것을 알 수 있다. 그러나, 종래의 경우에는 계속해서 온도가 상승하는 것을 알 수 있다.
이상과 같이 정전 방전 보호회로의 기생 바이폴라 트랜지스터에서 게이트가 없는 경우에는 바이폴라 트랜지스터를 통한 전류가 소스인 접지전원공급전극으로 흐르는 것 보다는 기판으로 흐르기 때문에 기판의 격자온도가 시간에 지남에 따라서 계속적으로 상승함에 비하여, 게이트가 있는 경우에는 45㎱ 이후에는 전류가 소스인 접지전원공급전극으로 흐르게 되므로 기판의 격자온도가 하강하게 된다. 그러므로, 보호회로를 통한 전류의 흐름이 균등하게 분배되어 흐르게 되어 기판의 온도상승을 억제하게 되어 소자의 신뢰성을 향상시킬 수 있게 된다.
Claims (6)
- 기생바이폴라 트랜지스터와 핑거 트랜지스터를 가지는 반도체장치의 정전 방전 보호회로에 있어서, 상기 기생바이폴라 트랜지스터는 반도체기판의 표면근방에 형성된 확산영역으로 구성되고 소정의 전압으로 바이어스된 에미터; 상기 반도체기판의 표면근방에 형성된 격리된 확산영역으로 구성되고 입력패드와 연결된 콜렉터; 상기 에미터와 콜렉터 사이의 반도체기판으로 된 베이스; 베이스로 제공되는 반도체기판상에 형성된 필드절연막; 및 상기 필드 절연막상에 형성된 게이트 전극을 구비한 것을 특징으로 하는 정전 방전 보호회로.
- 제1항에 있어서, 게이트가 엔형이거나 피형으로 구성되고 폴리실리콘 또는 금속으로 구성된 단층구조이거나 폴리실리콘과 텅스텐과 같은 금속으로 구성된 2층 게이트 구조로 된 것을 특징으로 하는 정전 방전 보호회로.
- 제1항에 있어서, 기생 바이폴라 트랜지스터는 npn 또는 pnp로 구성된 것을 특징으로 하는 정전 방전 보호회로.
- 제1항에 있어서, 상기 필드 절연막은 SEPOX 또는 LOCOS공정으로 형성되는 것을 특징으로 하는 정전 방전 보호회로.
- 제1항에 있어서, 상기 필드 절연막상의 게이트가 기생 바이폴라 트랜지스터의 에미터 또는 콜렉터 중의 하나와 연결되는 것을 특징으로 하는 정전 방전 보호회로
- 제5항에 있어서, 에미터의 전압은 접지전원전압 또는 구동전원전압 중의 하나인 것을 특징으로 하는 정전 방전 보호회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021379A KR0151075B1 (ko) | 1995-07-20 | 1995-07-20 | 반도체장치의 정전 방전 보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021379A KR0151075B1 (ko) | 1995-07-20 | 1995-07-20 | 반도체장치의 정전 방전 보호회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008307A KR970008307A (ko) | 1997-02-24 |
| KR0151075B1 true KR0151075B1 (ko) | 1998-12-01 |
Family
ID=19421029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950021379A KR0151075B1 (ko) | 1995-07-20 | 1995-07-20 | 반도체장치의 정전 방전 보호회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0151075B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383003B1 (ko) * | 2000-12-30 | 2003-05-09 | 주식회사 하이닉스반도체 | 멀티-핑거구조의 ｅｓｄ 보호회로 |
-
1995
- 1995-07-20 KR KR1019950021379A patent/KR0151075B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383003B1 (ko) * | 2000-12-30 | 2003-05-09 | 주식회사 하이닉스반도체 | 멀티-핑거구조의 ｅｓｄ 보호회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008307A (ko) | 1997-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5430595A (en) | Electrostatic discharge protection circuit | |
| US5615073A (en) | Electrostatic discharge protection apparatus | |
| US4876584A (en) | Electrostatic discharge protection circuit | |
| US6479872B1 (en) | Dynamic substrate-coupled electrostatic discharging protection circuit | |
| US7667243B2 (en) | Local ESD protection for low-capicitance applications | |
| KR100190008B1 (ko) | 반도체 장치의 정전하 보호 장치 | |
| US7518843B2 (en) | ESD protection circuit with low parasitic capacitance | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| KR19990078148A (ko) | 반도체장치 | |
| US20170012036A1 (en) | Electrostatic Discharge Protection Device Comprising a Silicon Controlled Rectifier | |
| US20060065933A1 (en) | ESD protection circuit with floating diffusion regions | |
| JP2003007833A (ja) | 半導体装置 | |
| US5734541A (en) | Low voltage silicon controlled rectifier structure for ESD input pad protection in CMOS IC's | |
| US20050224882A1 (en) | Low trigger voltage esd nmosfet triple-well cmos devices | |
| KR100219334B1 (ko) | 반도체 장치와 그 제조 방법 | |
| KR100387189B1 (ko) | 절연체상반도체장치및그보호회로 | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JPH05505062A (ja) | 低電圧でトリガされるスナップバック装置 | |
| US7238969B2 (en) | Semiconductor layout structure for ESD protection circuits | |
| KR0151075B1 (ko) | 반도체장치의 정전 방전 보호회로 | |
| US6288884B1 (en) | MOS buffer immun to ESD damage | |
| JP3191209B2 (ja) | 静電破壊防止装置 | |
| JPH07263633A (ja) | 半導体装置の対静電気放電保護装置 | |
| JP3531808B2 (ja) | 保護回路および半導体装置 | |
| KR0158626B1 (ko) | 전원단자의 정전기 보호회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080602 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |