KR100190008B1 - 반도체 장치의 정전하 보호 장치 - Google Patents

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Abstract

포켓(Pocket) P형 웰(Well)을 이용하여 핫 일렉트론 효과를 방지할 수 있는 반도체 장치의 정전하 보호 장치에 관하여 개시한다. 이는 기판상의 N형 웰에 포함되는 N+형 액티브 가드 라인과, N+형 액티브 가드 라인에 의해 감싸여진 P+형 액티브 가드 라인과, P+형 가드 라인에 의해 감싸여진 NMOS 트랜지스터 및 P+형 액티브 가드 라인 및 NMOS 트랜지스터를 감싸는 포켓(Pocket) P형 웰(Well)을 포함하여 구비되는 것을 특징으로 한다. 이로써, 반도체 메모리 소자의 실패를 초래하는 핫 일렉트론 효과를 최소화할 수 있다.

Description

반도체 장치의 정전하 보호 장치
제1도는 종래의 NMOS 트랜지스터로 이루어진 어드레스(Address) 패드(Pad)를 도시한 배치 평면도이다.
제2도는 제1도의 A-B의 단면도이다.
제3도는 본 발명의 제1 목적을 달성하기 의한 포켓 P형 웰 내에 형성된 NMOS 트랜지스터로 이루어진 어드레스(Address) 패드(Pad)의 정전하 보호 장치에 관한 일 실시예를 설명하기 위해 도시한 배치 평면도이다.
제4도는 본 발명의 제1 및 제4 목적을 달성하기 위한 상기 제3도의 C-D의 단면도이다.
제5도는 종래의 NMOS 트랜지스터로 이루어진 입/출력(I/O) 패드(Pad)의 풀-다운(Pull-Down) 장치에 대한 배치 평면도이다.
제6도는 본 발명의 제3 목적을 달성하기 위한 포켓 P형 웰 내에 형성된 NMOS 트랜지스터로 이루어진 입/출력(I/O)패드(Pad)의 풀-다운(Pull-Down) 장치에 구비된 정전하 보호 장치에 대한 일 실시예를 도시한 배치 평면도이다.
제7도는 종래의 NMOS 트랜지스터로 이루어진 입/출력(I/O) 패드(Pad)의 풀-업(Pull-Up) 및 풀-다운(Pull-Down) 장치를 도시한 배치 평면도이다.
제8도는 본 발명의 제2 및 제3 목적을 달성하기 위한 포켓 P형 웰내에 형성된 NMOS 트랜지스터로 이루어진 입/출력(I/O) 패드(Pad)의 풀-업(Pull-Up) 및 풀-다운(Pull-Down) 장치에 구비된 정전하 보호장치에 관한 일 실시예를 도시한 배치 평면도이다.
본 발명은 NMOS 트랜지스터를 포함하여 구성되는 반도체 장치의 정전하 보호 장치(ESD, Electro Static Discharge)에 있어서, 핫 일렉트론 효과를 방지할 수 있는 NMOS 트랜지스터를 이용한 입력 패드(Input Pad) 패드, 입/출력패드(I/O Pad)의 풀-업(Pull-Up) 장치 및 입/출력패드(I/O Pad)의 풀-다운(Pull-Down) 장치들 각각에 구비되는 정전하 보호 장치에 관한 것이다.
반도체 메모리 장치를 제조함에 있어서, 메모리 셀에 실패를 가져오는 가장 중요한 원인 중의 하나로 핫 일렉트론 효과(Hot Electron Effect)를 들 수 있다.
반도체 메모리 장치에 있어서, 만일 뵈우에서 음(-)의 입력이 유입될 때, 반도체 메모리 장치를 보호하기 위해 형성된 정전하 보호장치는 다이오드로 동작하여 턴-온(Turn-On)된다. 이러한 다이오드 동작에 의하여 드레인으로부터 기판으로 전자가 흘러 나오게 되며, 이러한 전자들은 전압이 상대적으로 높은 단자, 예컨대 접지된 소오스 단자로 흡수되고, 따라서 그 접지(또는 그라운드(Ground))로부터 전자가 방출된다. 이러한 그라운드로부터 전자가 방출되는 현상을 언더슈트(Undershoot)라고 한다. 이렇게 언더슈트된 전자들은 기판(Substrate)을 통하여 근접한 메모리 셀 어레이(Memory Cell Array)에 다시 침투하게 되며, 이들은 반도체 메모리 장치에 노이즈(Noise)의 원인이 되는 등 반도체 장치의 전기적 특성을 열화시킴으로써 반도체 메모리 셀의 실패를 초래한다. 이러한 현상을 핫 일렉트론 효과(Hot Electron Effect)라고 한다.
따라서, 반도체 메모리 장치의 전기적 특성이 열화되는 것을 방지하기 위한 방안, 즉 상기의 핫 일렉트론 효과를 최소화할 수 있는 ESD(Electro Static Discharge) 보호 장치가 마련되어야 한다.
이하, 첨부 도면을 참조하여 종래 정전하 보호 장치를 구성하는 NMOS 트랜지스터에 대해 설명하고 그 문제점을 살펴보기로 한다.
첨부도면 제1도는 종래의 NMOS 트랜지스터로 이루어진 어드레스(Address) 패드(Pad), 즉 입력패드(Input Pad)의 정전하 보호장치를 설명하기 위해 도시한 배치 평면도이며, 첨부 도면 제2도는 종래의 NMOS 트랜지스터로 이루어진 어드레스(Address) 패드(Pad), 즉 입력패드(Input Pad)의 정전하 보호 장치를 설명하기 의해 도시한 제1도의 A-B의 단면도이다.
기판(10)에 Vcc 전압이 인가되는 N+형 액티브 가드 라인(14)은 접지된 P+형 액티브 가드 라인(16)을 감싸며, 상기 P+형 가드 라인(16)에 의해 NMOS 트랜지스터의 N+형의 공통 드레인 영역(22) 및 소오스 영역(18)이 감싸여진다. 이때, 상기 N+형 소오스 영역(18)은 그라운드에 접지되며, 상기 공통 드레인(22)의 양쪽에 형성된다. 한편 기판(10) 상부의 상기 소오스 영역(18)과 드레인 영역(22) 사이의 기판(10) 상부에는 게이트 전극(20)이 형성되어 있다. 물론, 상기 게이트 전극(20) 하부의 기판(10)상에는 게이트 산화막이 개재되어 있으나 이는 표시하지 않았다. 상기 공통 드레인 영역(22)은 접속 수단(24)에 의해 어드레스(Address) 패드(Pad)(26, 즉 입력패드(Input PAD))에 접속되어 있다. 한편, 상기 N+형 액티브 가드 라인(14)는 N형 웰(12) 내에 형성되어 있다.
상기 어드레스(Address) 패드(Pad)(26), 즉 입력패드(Input PAD)로부터 상기 공통 드레인(22)에 음(-)의 입력이 가해지면, 상기 nmos 트랜지스터는 다이오드로 작동되게 되고, 따라서 상기 공통 드레인 영역(22)에서 기판(10) 내로 이동된 전자가 상기 Vcc로 전압이 인가된 N형 웰(12)로 흡수됨으로써 메모리 소자를 보호하게 된다.
그러나, 반도체 메모리 소자가 미세화됨에 따라 상기 공통 드레인(22)에서 흘러 나온 전자들이 N형 웰(12)에 효과적으로 흡수되지 못하고 상당 부분의 전자들이 근접한 소오스 영역(18)로 흡수된다. 이렇게 소오스 영역(18)으로 흡수된 전자들은 그라운드에서 언더슈트되고, 결국 이들은 기판(10)을 통하여 인접한 메모리 셀 어레이로 침투 함으로써 메모리 소자의 전기적 특성을 열화시키는 핫 일렉트론 효과가 발생하는 문제점이 있다.
따라서, 본 발명은 전술한 문제점을 해결할 수 있는, 포켓 P형 웰내에 형성된 NMOS 트랜지스터를 이용하여 형성된 어드레스(Address) 패드(Pad), 즉 입력패드(Input PAD)의 정전하 보호 장치를 제공함에 제1의 목적이 있다. 또한, 상기 NMOS 트랜지스터를 이용하여 형성된 입/출력(I/O) 패드(Pad)의 풀-다운(Pull-Down) 장치의 정전하 보호장치를 제공함에 제2의 목적이 있으며, 상기 NMOS 트랜지스터를 이용하여 형성된 입/출력(I/O) 패드(Pad)의 풀-업(Pull-Up) 장치의 정전하 보호 장치를 제공함에 제3의 목적이 있다. 또한, N형 웰 내에 포켓 P형 웰을 형성하고 그 내부에 형성되는 NMOS트랜지스터를 포함하는 반도체장치의 정전하 보호장치를 제공함을 제4의 목적으로 한다.
상기 본 발명의 제1 목적을 달성하기 위한, 어드레스(Address) 패드(Pad), 즉 입력패드(Input PAD)의 정전하 보호 장치는, 기판 상의 N형 웰에 포함되는 N+형 액티브 가드 라인, 상기 N+형 액티브 가드 라인에 의해 감싸여진 P+형 액티브 가드 라인, 상기 P+형 가드 라인에 의해 감싸여진 NMOS 트랜지스터 및 상기 P+형 액티브 가드 라인 및 NMOS 트랜지스터를 감싸는 포켓(Pocket) P형 웰(Well)을 포함하여 형성되는 것을 특징으로 한다.
한편, 상기 N형 웰은 Vcc의 전압을 인가하기 위해, 상기 N+형 액티브 가드 라인 Vcc 전압이 접속되며, 상기 포켓(Pocket) P형 웰(Well)은 Vss의 전압을 인가하기 위해, 상기 P+형 액티브 가드 라인에 Vss 전압이 접속되는 배치도를 갖는 것이 바람직하다.
상기 본 발명의 제2 목적을 달성하기 위한 포켓 P형 웰내에 형성된 NMOS 트랜지스터를 이용한 입/출력(I/O) 패드(Pad)의 풀-다운(Pull-Down) 장치의 정전하 보호 장치는, 기판 상의 N형 웰에 포함되는 N+형 액티브 가드 라인, 상기 N+형 액티브 가드 라인에 의해 감싸여진 P+형 액티브 가드 라인, 상기 P+형 가드 라인에 의해 감싸여진 NMOS 트랜지스터 및 상기 P+형 액티브 가드 라인 및 NMOS 트랜지스터를 감싸는 포켓(Pocket) P형 웰(Well)을 포함하여 형성되는 것을 특징으로 한다.
한편, 상기 N형 웰은 Vcc의 전압을 인가하기 위해, 상기 N+형 액티브 가드 라인에 Vcc 전압이 접속되며, 상기 포켓(Pocket) P형 웰(Well)은 Vss의 전압을 인가하기 위해, 상기 P+형 액티브 가드 라인에 Vss 전압이 접속되는 배치도를 갖는 것이 바람직하다.
상기 본 발명의 제3 목적을 달성하기 위한 입/출력(I/O) 패드(Pad)의 풀-업(Pull-Up) 장치의 정전하 보호 장치는, 기판 상의 N+형 웰에 포함되는 N+형 액티브 가드 라인, 상기 N+형 액티브 가드 라인에 의해 감싸여진 P+형 액티브 가드 라인, 상기 P+형 가드 라인에 의해 감싸여진 NMOS 트랜지스터 및 상기 P+형 액티브 가드 라인 및 NMOS 트랜지스터를 감싸는 포켓(Pocket) P형 웰(Well)을 포함하여 형성되는 것을 특징으로 한다.
한편, 상기 N형 웰은 Vcc의 전압을 인가하기 의해, 상기 N+형 액티브 가드 라인에 Vcc 전압이 접속되며, 상기 포켓(Pocket) P형 웰(Well)은 Vss의 전압을 인가하기 위해, 상기 P+형 액티브 가드 라인에 Vss 전압이 접속되는 배치도를 갖는 것이 바람직하다.
상기 본 발명의 제4의 목적을 달성하기 위한 반도체 장치의 정전하 보호장치는, P형 반도체 기판 내에 소정 깊이로 형성된 N형 웰, 상기 N형 웰 내부에 포함되는 포켓 P형 웰, 상기 N형 웰과 상기 포켓 P형 웰 사이의 반도체 기판에 형성되며, 소정의 전압이 인가되는 접촉단자를 구성하도록 N형 불순물이 고농도로 도핑되어 형성된 제1 액티브 가드라인, 상기 포켓 P형 웰 내의 반도체 기판에 N형의 불순물이 고농도로 도핑되어 형성된 공통드레인 접촉단자에 전기적으로 패드가 접속되어 있으며, 상기 공통드레인을 사이에 두고 그 양쪽으로 소정 간격 이격된 반도체기판의 양 영역에 N형 불순물이 고농도로 도핑되어 형성된 소오스 접촉단자들과, 상기 공통드레인 접촉단자와 상기 소오스 접촉단자들 사이의 반도체 기판 상부에 게이트 절연막과 게이트 전극을 구비하여 형성된 두 개의 NMOS 트랜지스터 및 상기 NMOS 트랜지스터를 둘러싸면서, 상기 포켓 P형 웰 내에 형성되고, 소정의 전압이 인가되는 접촉단자를 구성하도록 P형 불순물이 고농도로 도핑되어 형성된 제2 액티브 가드라인을 포함하여 구비하여 상기 제1 액티브 가드라인과 제2 액티브 가드라인에 인가되는 전압조건에 의하여 상기 포켓 P형 웰과 상기 N형 웰이 서로 접촉하는 영역에서 일방향성의 다이오드로 동작하여 상기 NMOS 트랜지스터의 공통드레인에 연결된 패드를 통하여 음의 전압이 인가됨에 따라 NMOS 트랜지스터가 형성되어 있는 포켓 P형 웰 내로 들어오는 핫 일렉트론을 제1 액티브 가드라인으로 배출시켜 포켓 P형 웰 내에서 핫 일렉트론이 증가하는 것을 방지할 수 있는 것을 특징으로 한다.
상기 제4의 목적을 달성하기 위해서 제공되는 본 발명은 상기 N형 웰은 Vcc의 전압을 인가하기 위해, 상기 제1 액티브 가드라인에 Vcc 전압이 접속되며, 상기 포켓(Pocket) P형 웰(Well)은 Vss의 전압을 인가하기 위해, 상기 제2 액티브 가드 라인에 Vss 전압이 접속되는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명에 의한 각 실시예를 들어 더욱 구체적으로 설명하기로 한다.
첨부 도면 제3도는 본 발명의 제1 목적을 달성하기 위한 포켓 P형 웰 내에 형성된 NMOS 트랜지스터로 이루어진 어드레스(Address) 패드(Pad), 즉 입력패드(Input PAD)의 정전하 보호 장치에 관하여 설명하기 위해 도시한 배치 평면도이며, 첨부 도면 제4도는 본 발명에 의한 포켓 P형 웰 내에 형성된 NMOS 트랜지스터로 이루어진 어드레스(Address) 패드(Pad), 즉 입력패드(Input PAD)의 정전하 보호 장치에 관한 일 실시예를 설명하기 위해 도시한 제3도의 C-D의 단면도이다. 한편, 상기 제4도는 전술한 본 발명의 제4 목적을 달성하기 위한 반도체장치의 정전하 보호장치가 구현되어 있음을 알 수 있다.
상기 제3도와 제4도를 상술하면 다음과 같다. 즉, 기판(110)에 Vcc 전압이 인가되는 N+형 액티브 가드 라인(114)은 접지된 P+형 액티브 가드 라인(116)을 감싸며, 상기 P+형 가드 라인(116)에 의해 NMOS 트랜지스터의 N+형의 공통 드레인 영역(122) 및 소오스 영역(118)이 감싸여진다. 이때, 상기 N+형 소오스 영역(118)은 그라운드에 접지되며, 상기 공통 드레인(122)의 양쪽에 형성된다. 한편 기판(110) 상부의 상기 소오스 영역(118)과 드레인 영역(122) 사이의 기판(110) 상부에는 게이트 전극(120)이 형성되어 있다. 물론, 상기 게이트 전극(120) 하부의 기판(110) 상에는 게이트 산화막이 개재되어 있으나 이는 표시하지 않았다. 상기 공통 드레인 영역(122)은 접속 수단(124)에 의해 어드레스(Address) 패드(Pad)(126), 즉 입력패드(Input PAD)에 접속되어 있다. 한편, 상기 N+형 액티브 가드 라인(114), P+형 액티브 가드 라인(116) 및 NMOS 트랜지스터의 소오스(118) 및 드레인 영역(122)은 N형 웰(112) 내에 형성되어 있다. 그리고, 상기 P+형 액티브 가드 라인(116) 및 NMOS 트랜지스터의 소오스(118) 및 드레인 영역(122)은 포켓(Pocket) P형 웰(Well)(113) 내에 형성되어 있다. 한편, 상기 접지된 소오스(118)은 별도의 Vss 전압을 인가할 수도 있다.
상기 포켓(Pocket) P형 웰(Well)(113)내에 형성된 NMOS 트랜지스터를 포함하여 이루어진 정전하 보호 장치는 어드레스(Address) 패드(Pad)(126), 즉 입력패드(Input PAD)에 음(-)의 입력이 들어올 때, 상기 공통 드레인 전극(122)에서 기판(110)으로 흘러 나온 전자의 대부분이 상기 Vcc 전압이 인가된 N형 웰(112)로 흡수되어 전술한 핫 일렉트론 효과를 방지할 수 있다. 따라서 반도체 메모리 소자의 실패를 초래하는 중요한 한 원인을 제거할 수 있다.
첨부 도면 제5도는 종래의 NMOS 트랜지스터로 이루어진 입/출력(I/O) 패드(Pad)의 풀-다운(Pull-Down) 장치와 PMOS 트랜지스터로 이루어진 풀-업(Pull-Up) 장치의 배치 평면도이다. 상기 입/출력(I/O) 패드(Pad)(46)는 접속 수단(44)에 의하여 PMOS 트랜지스터로 구성된 풀-업(Pull-Up) 장치와 NMOS로 구성된 풀-다운(Pull-Down) 장치의 각 드레인 영역(도시되지 아니함)에 접속된다.
상기 종래의 NMOS로 이루어진 풀-다운(Pull-Down) 장치는 다음과 같이 형성된다. 기판(30)에 Vcc 전압이 인가되는 N+형 액티브 가드 라인(34)은 접지된 P+형 액티브 가드 라인(36)을 감싸며, 상기 P+형 가드 라인(36)에 의해 NMOS 트랜지스터의 N+형의 공통 드레인 영역(도시되지 아니함) 및 소오스 영역(38)이 감싸여진다. 이때, 상기 N+형 소오스 영역(38)은 그라운드에 접지되며, 상기 공통 드레인(도시되지 아니함)의 양쪽에 형성된다. 한편 기판(30) 상부의 상기 소오스 영역(38)과 드레인 영역(도시되지 아니함) 사이의 기판(30) 상부에는 게이트 전극(40)이 형성되어 있다. 한편, 상기 N+형 액티브 가드 라인(34)는 N형 웰 내에 형성되어 있다. 한편, 상기 접지된 소오스(38)은 별도의 Vss 전압을 인가할 수도 있다.
한편, 종래의 PMOS 트랜지스터로 구성된 풀-업(Pull-Up) 장치는 상기 NMOS 트랜지스터로 구성된 풀-다운(Pull-Down)장치에 비하여 그 구성면에서 N+액티브 가드 라인(35)를 더 구비한 것을 제외하고는 동일한 구성을 가진다.
첨부 도면 제6도는 본 발명의 제2 목적을 달성하기 위한 포켓 P형 웰내에 형성된 NMOS 트랜지스터로 이루어진 입/출력(I/O) 패드(Pad)(146)의 풀-다운(Pull-Down) 장치의 정전하 보호 장치에 대한 일 실시예를 도시한 배치 평면도로서, 이는 본 발명의 제3 목적을 달성하기 위한 일 실시예를 도시한 것이다. 한편, 상기 제5도에 대한 설명과 같이 상기 입/출력(I/O) 패드(Pad)(146)의 PMOS 트랜지스터로 이루어진 풀-업(Pull-Up) 장치는 NMOS 트랜지스터로 이루어진 풀-다운(Pull-Down) 장치에 비하여 N+형 액티브 가드 라인(135)을 더 구비한 것을 제의하고는 동일한 구조를 가지므로 이에 대한 반복되는 설명은 약하기로 한다.
상기 본 발명의 제2 목적을 달성히기 위한 일실시예로서의 포켓 P형 웰 내에 형성된 NMOS 트랜지스터로 이루어진 입/출력(I/O) 패드(Pad)(146)의 풀-다운(Pull-Down) 장치는 다음과 같이 배치되어 있다. 상기 기판(130)에 Vcc 전압이 인가되는 N+형 액티브 가드 라인(134)은 접지된 P+형 액티브 가드 라인(136)을 감싸며, 상기 P+형 가드 라인(136)에 의해 NMOS 트랜지스터의 N+형의 공통 드레인 영역(도시되지 아니함) 및 소오스 영역(138)이 감싸여진다. 이때, 상기 N+형 소오스 영역(138)은 그라운드에 접지되며, 상기 공통 드레인(도시되지 아니함)의 양쪽에 형성된다. 한편 기판(130) 상부의 상기 소오스 영역(138)과 드레인 영역(도시되지 아니함) 사이의 기판(130) 상부에는 게이트 전극(140)이 형성되어 있다. 물론, 상기 게이트 전극(140) 하부의 기판(130) 상에는 게이트 산화막(도시되지 아니함)이 개재되어 있다. 상기 공통 드레인 영역(도시되지 아니함)은 접속 수단(144)에 의해 입/출력(I/O) 패드(Pad)(146)에 접속되어 있다.
한편, 상기 N+형 액티브 가드 라인(134), P+형 액티브 가드 라인(136) 및 NMOS 트랜지스터의 소오스(138) 및 드레인 영역(도시되지 아니함)은 N형 웰(132) 내에 형성되어 있다. 그리고, 상기 P+형 액디브 가드 라인(136) 및 NMOS 트랜지스터의 소오스(l38) 및 드레인 영역(도시되지 아니함)은 포켓(Pocket) P형 웰(Well)(133) 내에 형성되어 있다. 한편, 상기 접지된 소오스(138)은 별도의 Vss 전압을 인가할 수도 있다.
상기 본 발명의 제2 목적을 달성하기 위한 포켓(Pocket) P형 웰(Well)(133) 내에 형성된 NMOS 트랜지스터를 포함하여 형성된 정전하 보호 장치는 입/출력(I/O) 패드(Pad)(146)에 음(-)의 입력이 들어올 때, 상기 공통 드레인 전극(도시되지 아니함)에서 기판(130)으로 흘러 나온 전자의 대부분이 상기 Vcc 전압이 인가된 N형 웰(132)로 흡수되어 전술한 핫 일렉트론 효과를 방지할 수 있다.
첨부 도면 제7도는 종래의 NMOS 트랜지스터로 이루어진 입/출력(I/O) 패드(Pad)의 풀-업(Pull-Up) 및 풀-다운(Pull-Down) 장치의 배치 평면도이다.
이때, 상기 종래의 NMOS로 이루어진 풀-업(Pull-Up) 및 풀-다운(Pull-Down) 장치는 다음과 같이 이루어진다. 기판(60)에 Vcc 전압이 인가되는 N+형 액티브 가드 라인(64)은 접지된 P+형 액티브 가드 라인(66)을 감싸며, 상기 P+형 가드 라인(66)에 의해 NMOS 트랜지스터의 N+형의 공통 드레인 영역(도시되지 아니함) 및 소오스 영역(68)이 감싸여진다. 이때, 상기 N+형 소오스 영역(68)은 그라운드에 접지되며, 상기 공통 드레인(도시되지 아니함)의 양쪽에 형성된다. 한편 기판(60) 상부의 상기 소오스 영역(68)과 드레인 영역(도시되지 아니함) 사이의 기판(60) 상부에는 게이트 전극(70)이 형성되어 있다. 한편. 상기 N+형 액티브 가드 라인(64)는 N형 웰 내에 형성되어 있고, 상기 접지된 소오스(68)에 별도의 Vss 전압을 인가할 수도 있다.
첨부 도면 제8도는 본 발명의 제2 목적 및 제3 목적을 달성하기 위한 일실시예로서의 포켓 P형 웰 내에 형성된 NMOS 트랜지스터로 이루어진 입/출력(I/O ) 패드(Pad)의 풀-업(Pull-Up) 및 풀-다운(Pull-Down) 장치의 정전하 보호장치를 도시한 배치 평면도이다. 이는 본 발명의 제2 및 제3 목적을 동시에 달성할 수 있는 일 실시예를 도시한 것이다.
이때, 상기 본 발명의 제2 및 제3 목적을 동시에 달성할 수 있는 포켓 P형 웰 내에 형성된 NMOS로 이루이진 풀-업(Pull-Up) 및 풀-다운(Pull-Down) 장치는 다음과 같이 이루어진다. 기판(160)에 Vcc 전압이 인가되는 N+형 액티브 가드 라인(164)은 접지된 P+형 액티브 가드 라인(166)을 감싸며, 상기 P+형 가드 라인(166)에 의해 NMOS 트랜지스터의 N+형의 공통 드레인 영역(도시되지 아니함) 및 소오스 영역(168)이 감싸여진다. 이때, 상기 N+형 소오스 영역(168)은 그라운드에 접지되며, 상기 공통 드레인(도시되지 아니함)의 양쪽에 형성된다. 한편 기판(160) 상부의 상기 소오스 영역(168)과 드레인 영역(도시되지 아니함) 사이의 기판(160) 상부에는 게이트 전극(170)이 형성되어 있다. 물론, 상기 게이트 전극(170) 하부의 기판(160) 상에는 게이트 산화막이 개재되어 있으나 이는 도시하지 않았다. 상기 공통 드레인 영역(도시되지 아니함)은 접속 수단(174)에 의해 입/출력(I/O) 패드(Pad)(176)에 접속되어 있다. 한편, 상기 N+형 액티브 가드 라인(164), P+형 액티브 가드 라인(166) 및 NMOS 트랜지스터의 소오스(168) 및 드레인 영역(도시되지 아니함)은 N형 웰(162) 내에 형성되어 있다. 그리고, 상기 P+형 액티브 가드 라인(166) 및 NMOS 트랜지스터의 소오스(168) 및 드레인 영역(도시되지 아니함)은 포켓(Pocket) P형 웰(Well)(163) 내에 형성되어 있다. 한편, 상기 접지된 소오스(168)에 별도의 Vss 전압을 인가할 수도 있다.
상기와 같이 정전하 보호 장치를 포컷(Pocket) P형 웰(Well)(182)내에 형성함으로써, 입/출력(I/O) 패드(Pad)(176)에 음(-)의 입력이 들어올 때, 상기 공통 드레인 전극(도시되지 아니함)에서 기판(160)으로 흘러 나온 전자의 대부분이 상기 Vcc 전압이 인가된 N형 웰(162)로 흡수되어 전술한 핫 일렉트론 효과를 방지할 수 있다.
상기한 바와 같이 본 발명에 따른 포켓(Pocket) P형 웰(Well) 내에 형성된 NMOS 트랜지스터를 포함하여 이루어진 정전하 보호 장치는 메모리 셀에서 빈발하는 핫 일렉트론 효과를 방지하여 반도체 메모리 소자의 전기적 특성을 확보할 수 있게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 많은 변형이 당 분야에서 통상의 지식을 가진 자에 의하여 실현 가능함은 명백하다.

Claims (8)

  1. 기판 상의 N형 웰에 포함되는 N+형 액티브 가드 라인, 상기 N+형 액티브 가드 라인에 의해 감싸여진 P+형 액티브 가드 라인, 상기 P+형 가드 라인에 의해 감싸여진 NMOS 트랜지스터 및 상기 P+형 액티브 가드 라인 및 NMOS 트랜지스터를 감싸는 포켓(Pocket) P형 웰(Well)을 포함하여 구비되는 것을 특징으로 하는 어드레스(Address) 패드(Pad), 즉 입력패드(Input PAD)에 구비된 정전하 보호 장치.
  2. 제1항에 있어서, 상기 N형 웰은 Vcc의 전압을 인가하기 위해, 상기 N+형 액티브 가드 라인에 Vcc 전압이 접속되며, 상기 포켓(Pocket) P형 웰(Well)은 Vss의 전압을 인가히기 위해, 상기 P+형 액티브 가드 라인에 Vss 전압이 접속되는 배치도를 갖는 것을 특징으로 하는 어드레스(Address) 패드(Pad), 즉 입력패드(Input PAD)에 구비된 정전하 보호 장치.
  3. 기판 상의 N형 웰에 포함되는 N+형 액티브 가드 라인, 상기 N+형 액티브 가드 라인에 의해 감싸여진 P+형 가드 라인, 상기 P+형 가드 라인에 의해 감싸여진 NMOS 트랜지스터 및 상기 P+형 액티브 가드 라인 및 상기 NMOS 트랜지스터를 감싸는 포켓(Pocket) P형 웰(Well)을 포함하여 구비되는 것을 특징으로 하는 NMOS 트랜지스터를 이용한 입/출력(I/O) 패드(Pad)의 풀-다운(Pull-Down) 장치의 정전하 보호 장치.
  4. 제3항에 있어서, 상기 N형 웰은 Vcc 전압을 인가하기 위해, 상기 N+형 액티브 가드 라인에 Vcc 전압이 접속되며, 상기 포켓(Pocket) P형 웰(Well)은 Vss의 전압을 인가하기 위해, 상기 P+형 액티브 가드 라인에 Vss 전압이 접속되는 배치도를 갖는 것을 특징으로 하는 NMOS 트랜지스터를 이용한 입/출력(I/O) 패드 (Pad)의 풀-다운(Pull-Down) 장치의 정전하 보호 장치.
  5. 기판 상의 N형 웰에 포함되는 N+형 액티브 가드 라인, 상기 N+형 액티브 가드 라인에 의해 감싸여진 P+형 액티브 가드 라인, 상기 P+형 가드 라인에 의해 감싸여진 NMOS 트랜지스터 및 상기 P+형 액티브 가드 라인 및 NMOS 트랜지스터를 감싸는 포켓(Pocket) P형 웰(Well)을 포함하여 구비되는 것을 특징으로 하는 NMOS 트랜지스터를 이용한 입/출력(I/O) 패드(Pad)의 풀-업(Pull-Up) 장치의 정전하 보호 장치.
  6. 제5항에 있어서, 상기 N형 웰은 Vcc의 전압을 인가하기 위해, 상기 N+형 액티브 가드 라인 Vcc 전압이 접속되며, 상기 포켓(Pocket) P형 웰(Well)은 Vss의 전압을 인가하기 위해, 상기 P+형 액티브 가드 라인에 Vss 전압이 접속되는 배치도를 갖는 것을 특징으로 하는 NMOS 트랜지스터를 이용한 입/출력(I/O) 패드(Pad)의 풀-업(Pull-Up) 장치의 정전하 보호 장치.
  7. P형 반도체 기판 내에 소정 깊이로 형성된 N형 웰, 상기 N형 웰 내부에 포함되는 포켓 P형 웰, 상기 N형 웰과 상기 포켓 P형 웰 사이의 반도체 기판에 형성되며, 소정의 전압이 인가되는 접촉단자를 구성하도록 N형 불순물이 고농도로 도핑되어 형성된 제1 액티브 가드라인, 상기 포켓 P형 웰 내의 반도체 기판에 N형의 불순물이 고농도로 도핑되어 형성된 공통드레인 접촉단자에 전기적으로 패드가 접속되어 있으며, 상기 공통드레인을 사이에 두고 그 양쪽으로 소정 간격 이격된 반도체기판의 양 영역에 N형 불순물이 고농도로 도핑되어 형성된 소오스 접촉단자들과, 상기 공동드레인 접촉단자와 상기 소오스 접촉단자들 사이의 반도체 기판 상부에 게이트 절연막과 게이트 전극을 구비하여 형성된 두 개의 NMOS 트랜지스터 및 상기 NMOS 트랜지스터를 둘러싸면서, 상기 포켓 P형 웰 내에 형성되고, 소정의 전압이 인가되는 접촉단자를 구성하도록 P형 불순물이 고농도로 도핑되어 형성된 제2 액티브 가드라인을 포함하여 구비하며, 상기 제1 액티브 가드라인과 제2 액티브 가드라인에 인가되는 전압 조건에 의하여 상기 포켓 P형 웰과 상기 N형 웰이 서로 접촉하는 영역에서 일방향성의 다이오드로 동작하여 상기 NMOS 트랜지스터의 공통드레인에 연결된 패드를 통하여 음의 전압이 인가됨에 따라 NMOS 트랜지스터가 형성되어 있는 포켓 P형 웰 내로 들어오는 핫 일렉트론을 제1 액티브 가드라인으로 배출시켜 포켓 P형 웰 내에서 핫 일렉트론이 증가하는 것을 방지할 수 있는 것을 특징으로 하는 반도체 장치의 정전하 보호장치.
  8. 제7항에 있어서, 상기 N형 웰은 Vcc 전압을 인가하기 위해, 상기 제1 액티브 가드라인에서 Vcc 전압이 접속되며, 상기 포켓(Pocket) P형 웰(Well)은 Vss의 전압을 인가하기 위해, 상기 제2 액티브 가드 라인에 Vss 전압이 접속되는 것을 특징으로 하는 반도체 장치의 정전하 보호장치.
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