KR100209222B1 - 반도체 소자의 정전방전 보호회로 - Google Patents

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Abstract

본 발명은 반도체 소자의 정전 방전 구조에 있어서, 트윈 텁 구조의 피(P)-웰과 엔(N)-웰; 상기 피-웰이나 엔-웰 내에 형성되며 각각 해당 패드, 구동 전압 단자, 접지 전압 단자와 연결되어 대전된 반도체 소자의 방전을 위한 다수의 접속 수단(N+, P+, n+); 및 상기 피-웰과 상기 엔-웰 사이의 결합 브레이크다운 전압을 감소시키는 수단(12)을 구비하는 것을 특징으로 하는 반도체 소자의 정전 방전 구조에 관한 것으로, 대전된 반도체 소자가 방전될 때 내부 결합 부위를 효과적으로 보호해 주어 소자의 신뢰성을 향상시킬 수 있도록 한 것이다.

Description

반도체 소자의 정전방전 보호회로
제1도는 정전방전 보호회로를 가진 반도체 소자의 구성도.
제2도는 종래기술에 따른 정전방전 구조가 적용된 반도체 소자의 주요 부분의 단면도.
제3도는 본 발명의 일 실시예에 따른 정전방전 구조가 적용된 반도체 소자의 주요 부분의 단면도.
* 도면의 주요부분에 대한 부호의 설명
51 : 저항 52 : 고농도 불순물 도핑 영역
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 정전방전(ectrostatic discharge) 보호회로에 관한 것이다.
첨부된 도면 제1도는 정전방전 보호회로를 가진 반도체 소자의 구성을 도시한 것으로, 도시된 바와 같이 종래에는 패드를 통해서 하이(high) 전압이 인가되어 다른 패드를 통해 방전할 때를 주 타겟으로 정전방전 보호회로를 구성하였다.
이로 인하여 반도체 소자 자체가 대전된 상태에서 패드를 통해 방전될 때 나타날 수 있는 내부회로의 파괴에 대해서는 별다른 대책을 세우지 못했다. 이중 하나로 내부회로 접합(junction) 부위의 리버스 브레이크다운(reverse breakdown)을 억제하는 방법에 대해서는 별다른 대책을 세우지 못하고 있다(정전방전 현상에서 가장 흔히 파괴되는 영역이 바로 리버스 브레이크다운이 일어나는 접합 부위이다).
반도체 소자의 내부회로는 주로 NMOS 트랜지스터, PMOS 트랜지스터, 그리고 P-N 접합으로 이루어져 있다. 이때, 패드는 구동 전압(Vcc) 단자 및 접지(Vss) 단자와도 연결되게 된다.
첨부된 도면 제2도는 종래기술에 따른 정전방전 구조가 적용된 반도체 소자의 주요 부분의 단면을 도시한 것으로, 내부회로는 간단한 출력 버퍼를 일례로 하였으며, 정전방전 보호회로는 트윈 텁 구조의 P-웰(21)과 N-웰(22), N-웰(22)에 형성되어 구동전압(Vcc) 단자와 연결된 N+영역(23), P-웰(21)에 형성되어 해당 패드(24)와 연결된 N+영역(25), P-웰(21)의 N-웰(22) 측에 위치하며 접지(Vss) 단자와 연결된 P+영역(26)으로 구성된다.
이러한 구성을 갖는 반도체 소자가 포지티브 전압으로 수백 볼트(volt) 이상 대전된 상태에서 핀을 통해 방전을 하는 경우를 생각해 보기로 한다.
패드(24)에 인가된 포지티브 전압에 의해 전위가 올라간 P-웰(21)이 접지(Vss) 라인에 연결된 P+영역(26)을 통해 방전되므로, 즉 페드(24)와 접지(Vss) 라인 사이에 방전 패스가 형성되어 P-웰(21)의 전위가 접지 전압까지 낮아지고, 이에 따라 구동전압(Vcc)에 접속된 N-웰(22)과 방전되어 전위가 낮아진 P-웰(21) 간에 접합 브레이크다운 전압(junction break-down voltage) 만큼의 전위차(potential difference)가 발생하게 된다.
그러나, 일반적으로 N-웰(22)과 P-웰(21) 사이의 접합 브레이크다운 전압이 아주 높기 때문에 구동전압(Vcc) 라인과 접속된 부분은 접지(Vss) 라인의 전압이 낮아짐에도 불구하고 고전압을 유지하게 된다.
시간이 어느 정도 지나서 접지(Vss) 라인(일반적으로, 모든 접지(Vss) 라인은 금속 배선으로 상호 연결되어 있음)의 전압이 더 낮아지게 되면, 이번에는 내부회로의 P-웰(27)과 단자 A에 연결된 N+영역(29)이 높아지는 리버스 바이어스 전압을 견디지 못하고 브레이크다운을 일으킨다. 이때, 이 영역이 손상을 입을 수 있다.
이렇게 되면 N+영역(29) 또한 전압이 낮아지게 되고, 이 전압은 단자 A에 연결된 P+영역(30)으로 전달되며, P+영역(30)과 N-웰(28) 사이에서 다시 브레이크다운이 일어나 N-웰(28) 전압이 낮아진다. 이때부터는 구동전압(Vcc) 라인도 바로 방전을 일으켜, 결국 대전된 모든 전하가 방전이 되게 되는 것이다.
그러나, 전술한 바와 같이 내부회로의 P-웰(27)과 단자 A에 연결된 N+영역(29) 사이의 리버스 브레이크다운에 의해 내부회로의 손상이 발생할 수 있는데, 이는 접지(Vss) 라인이 패드(24)와의 리버스 바이어스로 쉽게 전압이 다운되지만, 구동 전압(Vcc) 라인은 그렇지 못하기 때문에 나타나는 현상으로, 방전 전압이 높을수록 내부회로에 더욱 큰 손상을 줄 수 있다.
따라서, 본 발명은 대전된 반도체 소자에서 방전이 일어날 때 유발되는 내부회로의 손상을 억제할 수 있는 반도체 소자의 정전방전 보호회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 일반적으로, 대전된 반도체 소자에서 방전이 일어날 때 내부회로의 여러 곳에서 리버스 접합 브레이크다운이 일어난다. 이때, 그 부위가 손상되는 정도는 접합에 걸리는 전압차와 관계가 있다(즉, 전압차가 클수록 쉽게 파괴됨). 반도체 소자는 N-형 영역과 P-형 영역으로 나누어지는데, 일반적으로는 모든 N-형 및 P-형 영역은 PN 접합을 통하든지, 아니면 바로 파워 핀(Vcc 혹은 Vss 단자)과 연결되어 있다. 따라서, 구동전압(Vcc)단자와 접지(Vss) 단자 사이의 접합 브레이크다운 전압을 낮추어 주면, 반도체소자에서 방전이 일어날 때 내부회로의 리버스 접합 부위에 Vcc 라인을 통해 패드쪽 전압이 전달되어 그만큼 리버스 바이어스 전압을 다운시켜 주게 되고, 결국 그만큼 그 부위의 손상을 방지할 수 있게 된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 제3도는 본 발명의 일 실시예에 따른 정전방전 구조가 적용된 반도체 소자의 주요 부분 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.
도시된 바와 같이 내부회로는 간단한 출력 버퍼를 일례로 한다.
본 실시예에 따른 정전방전 구조는 종래와 같이 트윈 텁 구조의 P-웰(41)과 N-웰(42), N-웰(42)에 형성되어 구동전압(Vcc) 단자와 연결된 N+영역(43), P-웰(42) 내부에 형성되어 해당 패드(44)와 연결된 N+영역(45), N+영역(45)과 N+영역(43) 사이에 위치하며, P-웰(42)에 형성되어 접지(Vss) 단자와 연결된 P+영역(46)을 구비하며, 여기에 접지(Vss) 단자와 P+영역(46) 사이에 삽입된 저항(51)을 구비하며, 패드(44) 근처의 P-웰(41)과 N-웰(42)의 접촉 부분에 해당 웰의 불순물 농도보다 높은 불순물 농도를 가지는 고농도 불순물 도핑 영역(52)을 구비한다. 참고적으로, 저항(51)으로는 폴리실리콘과 같은 물질을 접지(Vss)라인에 삽입하여 형성할 수 있다.
본 실시예의 동작을 상세히 살펴보면 다음과 같다.
전술한 바와 같이 본 실시예에 따른 정전방전 보호회로는 패드(44)와 연결된 P-웰(41)과 그에 인접하여 구동전압(Vcc)에 접속된 N-웰(42) 접촉 부분에 해당 웰의 불순물 농도보다 고농도로 도핑된 영역(52)을 구비하는데, 이 영역(52)은 P-웰(41)과 N-웰(42) 간의 브레이크다운 전압을 낮추어 주는 작용을 한다.
또한, 접지(Vss) 단자와 P+영역(46) 사이에 삽입된 저항(51)은 방전이 일어날 때 P-웰(46)의 전압이 낮아지는 것을 완화할 뿐만 아니라, p-웰(41)과 N-웰(42) 간의 접합 브레이크다운이 빨리 일어나서 구동전압(Vcc) 라인의 전압도 쉽게 낮아지도록 하는 작용을 한다.
따라서, 구동전압(Vcc) 라인과 접속된 N+영역(53)과 N-웰(48)의 전압이 쉽게 다운되며, 이 N-웰(48)과 단자 A에 연결된 P+영역(50)과는 포워드 바이어스가 형성되고 (또는 접지(Vss) 라인의 전압이 단자 A에 연결된 P+영역(49)을 포함하는 P-웰(47)까지 전달되더라도, 단자 A에 연결된 P+영역(50)을 포함하는 N-웰(48)이 구동전압(Vcc)라인에 의해 전압이 낮아져 있으므로 리버스 바이어스가 되는 경우도 그 전압 차이가 상당히 줄어들게 되어), 결국 내부회로의 손상 없이 소자 내의 전하를 방전시켜 줄 수 있게 되는 것이다.
참고적으로, 웰과 웰간 브레이크다운은 웰이 길고 크기 때문에 내부회로의 N+영역-P웰 혹은 P+영역-N웰 사이의 브레이크다운의 경우보다 안전하다. 더욱이 내부회로의 접합 근처에는 얇은 게이트 산화층이 있기 때문에 이 부위의 리버스 브레이크다운을 막는 것이 더욱 중요하다.
상기와 같이 이루어지는 본 발명은 대전된 반도체 소자가 방전될 때 내부 결합 부위를 효과적으로 보호해 주어 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (3)

  1. 반도체 소자의 정전방전 보호회로에 있어서, 트윈 웰 구조의 제1도전형 웰과 제2도전형 웰; 상기 제1도전형 웰에 제공되며, 패드에 연결된 고농도의 제2도전형 불순물 영역; 상기 제1도전형 웰에 제공되며, 접지라인에 연결된 고농도의 제1도전형 불순물 영역; 상기 제2도전형 웰에 제공되며, 구동전원에 연결된 고농도의 제2도전형 불순물 영역 ; 및 상기 제1및 제2도전형 웰 간의 접합 브레이크다운 전압을 감소시키기 위하여 상기 제1및 제2도전형 웰의 접촉 부분 각각에 제공된 해당 웰의 불순물 농도보다 고농도로 도핑된 불순물 영역; 을 구비하는 것을 특징으로 하는 반도체 소자의 정전방전 보호회로.
  2. 제1항에 있어서, 상기 고농도의 제1도전형 불순물 영역과 상기 접지라인 사이에 저항체가 삽입된 것을 특징으로 하는 반도체 소자의 정전방전 보호회로.
  3. 제2항에 있어서, 상기 저항체가 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 소자의 정전방전 보호회로.
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* Cited by examiner, † Cited by third party
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KR100281106B1 (ko) * 1998-03-26 2001-03-02 김영환 이에스디보호회로및그제조방법
KR101800783B1 (ko) * 2016-10-14 2017-11-23 서강대학교 산학협력단 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법

Cited By (4)

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Publication number Priority date Publication date Assignee Title
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