KR101800783B1 - 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법 - Google Patents

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KR101800783B1
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doped regions
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wells
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김광수
배동우
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서강대학교 산학협력단
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    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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Abstract

본 발명은 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법에 관한 것으로, 실리콘 카바이드 기반의 트랜지스터는 기판, 상기 기판의 상부에서 상호 맞닿는 제1 및 제2 타입의 웰들(wells) 및 상기 제1 및 제2 타입의 웰들의 상호 맞닿는 부위에서 각 타입에 따른 수직 고농도 도핑 영역들을 통해 정의되는 항복전압 개선 영역을 포함한다.

Description

실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법{SILICON CARBIDE BASED TRANSISTORS AND FABRICATION METHODS OF THE SAME}
본 발명은 실리콘 카바이드 기반의 트랜지스터 기술에 관한 것으로, 보다 상세하게는, 리치-스루(reach through)로 인해 발생하는 항복전압을 개선한 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법을 개시한다.
CMOS(Complementary Metal-Oxide Semiconductor)는 소모 전력의 특성이 좋아 인버터 구조로서 자주 사용된다. 대부분의 MOS(Metal-Oxide Semiconductor) 인버터들은 'HIGH' 또는 'LOW' 상태에서 대기(standby) 전류가 발생하는 반면, CMOS 인버터는 한쪽 트랜지스터가 오프되기 때문에 매우 낮은 대기 전류가 발생하기 때문에 대기 소모 전력의 특성이 매우 좋다.
실리콘을 이용한 CMOS는 고온 및 고압에 약한 특성이 있어 전기자동차 및 신재생에너지의 전력변환을 위한 고효율 인버터로 쓰이기에 한계를 갖는다. 또한, 실리콘을 이용한 CMOS는 전력변환장치를 구성함에 있어서 소자의 직렬 및 병렬 연결 과정에서 많은 공간을 차지하고, 열 방출을 위해 냉각장치 등의 부대장치가 필요하여 경량화 및 소형화의 측면에서 많은 단점을 갖는다.
이를 극복하기 위한 대안으로 실리콘 카바이드(Silicon carbide, SiC) 기반의 전력 소자가 개발되고 있다. SiC는 넓은 밴드 갭 특성을 가지어 고온에서도 안정적으로 동작하는 장점을 갖는다.
종래 기술의 SiC CMOS는 아발란치 항복(avalanche breakdown) 관점에서 실리콘 기반의 CMOS보다 높은 항복 전압을 갖지만, 아발란치 항복이 발생하기 전에 공핍 영역(depletion region)이 셀 피치(cell pitch) 이상으로 매우 크게 형성되면 리치-스루(reach though)로 인한 항복(breakdown)이 발생하게 되는 문제가 여전히 존재한다. 종래 기술의 SiC CMOS는 이러한 리치-스루로 인한 항복에 따라, 고전압을 견디지 못하여 항복 전압이 낮아지는 단점이 있다.
한국등록특허 제10-0393399호는 실리콘 카바이드 전력소자를 제조하는 방법으로서, 실리콘 카바이드 기판의 표면에 개구부를 정의하는 마스킹(112)을 하는 단계; 깊은 p-형 주입부을 형성하는 주입에너지와 도즈량으로 상기 개구부를 통하여 상기 실리콘 카바이드 기판으로 p-형 도펀트를 주입(116)하는 단계; 상기 깊은 p-형 주입부에 비해 상대적으로 얕은 n-형 주입부(124a)를 형성하는 주입에너지와 도즈량으로 상기 개구부를 통하여 상기 실리콘 카바이드 기판에 n-형 도펀트를 주입(122)하는 단계; 및 상기 깊은 p-형 주입부와 상기 얕은 n-형 주입부를 1650℃ 이하의 온도에서 열처리하는 단계를 포함한다.
한국등록특허 제10-0698096호는 ESD 보호회로 및 그의 제조 방법에 관한 것으로서, 제 1 도전형 반도체 기판의 필드 영역에 형성되는 소자분리막; 상기 소자 분리막에 의해 격리되어 상기 제 1 도전형 반도체 기판에 형성되는 제 1, 제 2 고농도 제 2 도전형 불순물 영역; 상기 소자 분리막에 의해 격리되어 상기 제 2 고농도 제 2 도전형 불순물 영역 일측의 상기 제 1 도전형 반도체 기판에 형성되는 고농도 제 1 도전형 불순물 영역; 상기 고농도 제 1 도전형 불순물 영역, 상기 제 2 고농도 제 2 도전형 불순물 영역 및 상기 제 1 고농도 제 2 도전형 불순물 영역의 일부 영역 하측에 결쳐 상기 반도체 기판내에 형성되는 제 1 도전형 웰; 상기 제 1 도전형 웰 일측의 상기 제 1 고농도 제 2 도전형 불순물 영역의 나머지 일부 영역에 걸쳐 상기 반도체 기판내에 형성되는 제 2 도전형 웰; 그리고 항복 전압을 낮추기 위해 상기 제 1 고농도 제 2 도전형 불순물 영역하부의 상기 제 1, 제 2 도전형 웰의 경계부에 형성되는 제 1 도전형 불순물 영역을 포함하여 구성된다.
한국등록특허 제10-0393399호(2003.07.21) 한국등록특허 제10-0698096호(2007.03.15)
본 발명의 일 실시예는 리치-스루로 인해 발생하는 항복전압을 개선한 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법을 제공한다.
본 발명의 일 실시예는 도핑 농도에 차등이 있는 수직 고농도 도핑 영역들을 통해 리치-스루로 인한 항복전압과 아발란치 항복전압을 모두 고려하여 항복전압을 향상시키면서 다른 스위치 특성을 유지하는 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법을 제공한다.
본 발명의 일 실시예는 높은 항복전압을 가지면서 고온에서의 CMOS(Complementary Metal-Oxide Semiconductor) 동작 안정성을 확보할 수 있는 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법을 제공한다.
실시예들 중에서, 트랜지스터는 기판, 상기 기판의 상부에서 상호 맞닿는 제1 및 제2 타입의 웰들(wells) 및 상기 제1 및 제2 타입의 웰들의 상호 맞닿는 부위에서 각 타입에 따른 수직 고농도 도핑 영역들을 통해 정의되는 항복전압 개선 영역을 포함한다.
상기 항복전압 개선 영역은 상기 제1 및 제2 타입의 웰들의 제1 표면으로부터 제2 표면까지 수직으로 상기 수직 고농도 도핑 영역들을 형성할 수 있다.
상기 항복전압 개선 영역은 상기 상호 맞닿는 부위에 있는 경계영역을 포함하고, 상기 경계영역은 상기 제1 및 제2 타입의 수직 고농도 도핑영역들에 의해 오버래핑되거나, 경계면을 형성하거나 또는 언더래핑될 수 있다.
상기 항복전압 개선 영역은 상기 수직 고농도 도핑 영역들의 폭(width)의 합에 대한 상기 경계영역의 폭의 퍼센트 비율로서 정의된 △WBS 가 -5(%) ≤ △WBS ≤ +7(%) 의 허용범위를 가지도록 상기 경계영역을 형성할 수 있다. (여기에서, 음의 값은 상기 오버래핑을 의미하고, 양의 값은 상기 언더래핑을 의미함)
상기 항복전압 개선 영역은 상기 수직 고농도 도핑 영역들을 상호 대칭적으로 형성할 수 있다.
상기 항복전압 개선 영역은 상기 수직 고농도 도핑 영역들의 경계영역에서 멀어짐에 따라 도핑 농도가 낮아지도록 상기 수직 고농도 도핑 영역들을 형성할 수 있다.
항복전압 개선 영역은 상기 제1 및 제2 타입의 웰들 각각보다 높고 상기 제1 및 제2 타입의 웰들 각각의 일부에 형성되는 소스 및 드레인 도핑 영역보다 낮은 도핑 농도로 상기 수직 고농도 도핑 영역들을 형성할 수 있다.
상기 항복전압 개선 영역은 1.3μm ~ 2.7μm의 폭으로 형성되고, 0.75μm ~ 1.25μm의 폭을 가지도록 상기 수직 고농도 도핑 영역들 각각을 형성할 수 있다.
상기 제1 및 제2 타입의 웰들은 모두 합하여 15μm ~ 25μm의 폭으로 형성되고, 상기 항복전압 개선 영역은 상기 제1 및 제2 타입의 웰들의 폭의 합의 5% ~ 15%에 해당하는 폭으로 형성될 수 있다.
상기 제1 및 제2 타입의 웰들 각각은 0.5x1016cm-3 ~ 1.5x1016cm- 3 의 도핑 농도로 도핑 되어 형성되고, 상기 항복전압 개선 영역은 2.0x1017cm-3 ~ 3.0x1017cm- 3 의 도핑 농도로 상기 각 타입에 따른 수직 고농도 도핑 영역들을 형성할 수 있다.
상기 수직 고농도 도핑 영역들은 각 타입에 따른 순차적인 임플랜트 도핑을 통해 형성될 수 있다.
상기 트랜지스터는 상기 수직 고농도 도핑 영역들의 상부를 오버-커버하는 상부 구조물을 더 포함할 수 있다.
상기 항복전압 개선 영역은 상기 소스 및 드레인 도핑 영역의 두께(thickness) 대비 400% ~ 600%의 두께로 형성될 수 있다.
상기 항복전압 개선 영역은 1.5μm ~ 2.5μm의 두께로 형성될 수 있다.
실시예들 중에서, 트랜지스터 제조 방법은 기판을 준비하는 단계, 상기 기판의 상부에서 상호 맞닿는 제1 및 제2 타입의 웰들을 형성하는 단계 및 상기 제1 및 제2 타입의 웰들의 상호 맞닿는 부위에서 각 타입에 따른 수직 고농도 도핑 영역들을 통해 정의되는 항복전압 개선 영역을 형성하는 단계를 포함한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법은 리치-스루로 인해 발생하는 항복전압을 개선할 수 있다.
본 발명의 일 실시예에 따른 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법은 도핑 농도에 차등이 있는 수직 고농도 도핑 영역들을 통해 리치-스루로 인한 항복전압과 아발란치 항복전압을 모두 고려하여 항복전압을 향상시키면서 다른 스위치 특성을 유지할 수 있다.
본 발명의 일 실시예에 따른 실리콘 카바이드 기반의 트랜지스터 및 이를 제조하는 방법은 높은 항복전압을 가지면서 고온에서의 CMOS(Complementary Metal-Oxide Semiconductor) 동작 안정성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 실리콘 카바이드 기반의 트랜지스터의 구조를 보여주는 단면도를 나타낸다.
도 2는 실리콘 카바이드 기반의 트랜지스터를 제조하는 과정을 설명하는 공정도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 본 발명의 일 실시예에 따른 실리콘 카바이드 기반의 트랜지스터의 구조를 보여주는 단면도를 나타낸다.
도 1을 참조하면, 실리콘 카바이드 기반의 트랜지스터(이하, 트랜지스터)(100)는 기판(110), 제1 및 제2 타입의 웰들(wells)(120)과 항복전압 개선 영역(130)을 포함한다.
기판(110)은 반도체 기판에 해당한다. 일 실시예에서, 기판(110)은 실리콘 카바이드 반도체 기판에 해당할 수 있다. 예를 들어, 기판(110)은 4H-SiC 결정다형을 가지는 실리콘 카바이드 단결정층으로 형성될 수 있고, 도핑된 에피층(epi-layer)을 가진 n-타입의 웨이퍼에 해당할 수 있다. 다른 실시예에서, 기판(110)은 실리콘 단결정층으로 형성될 수 있고, 도핑된 에피층을 가진 p-타입의 웨이퍼에 해당할 수 있다.
제1 및 제2 타입의 웰들(120) 각각은 기판(110)의 일단에 형성되고 상호 반대 극성을 가지는 서브-기판에 해당한다. 예를 들어, 제1 타입의 웰(120a)은 NMOS를 만들기 위한 P 타입의 웰에 해당할 수 있고, 제2 타입의 웰(120b)은 PMOS를 만들기 위한 N 타입의 웰에 해당할 수 있다.
제1 및 제2 타입의 웰들(120)은 기판(110)의 상부에서 상호 맞닿는다. 일 실시예에서, 제1 타입의 웰(120a)은 기판(110)의 일단에 이온 주입(ion implantation)을 통해 N 타입 또는 P 타입으로 형성될 수 있고, 제2 타입의 웰(120b)은 제1 타입의 웰(120a)과 다른 타입으로 형성되고 제1 타입의 웰(120a)의 측면에서 서로 맞닿아 수직 방향으로 경계면을 형성할 수 있다. 여기에서, 제1 및 제2 타입의 웰들(120)은 동일하거나 상이한 폭(width)을 가질 수 있다.
항복전압 개선 영역(130)은 제1 및 제2 타입의 웰들(120)의 상호 맞닿는 부위에서 각 타입에 따른 수직 고농도 도핑 영역들(132)을 통해 정의될 수 있다. 보다 구체적으로, 항복전압 개선 영역(130)은 제1 및 제2 타입의 웰들(120)의 상호 맞닿는 부위를 기점으로 제1 타입의 웰(120a)의 가장자리 일단에 특정 폭을 가지고 형성되는 제1 타입에 따른 수직 고농도 도핑 영역(132a) 및 제2 타입의 웰(120b)의 가장자리 일단에 특정 폭을 가지고 형성되는 제2 타입에 따른 수직 고농도 도핑 영역(132b)을 포함한다. 여기에서, 각 타입에 따른 수직 고농도 도핑 영역들(132)은 도핑을 통한 형성 과정에서 제1 및 제2 타입의 웰들(120) 각각에서 사용된 것과 동일한 도펀트(dopant)를 사용할 수 있고, 제1 및 제2 타입의 웰들(120) 각각에 관해 상대적으로 보다 높은 도핑 농도로 도핑될 수 있다.
일 실시예에서, 수직 고농도 도핑 영역들(132) 각각은 임플랜트 도핑을 통해 형성될 수 있다. 예를 들어, 수직 고농도 도핑 영역들(132) 각각은 이온 임플란트 공정을 통해 이온을 주입하여 증착시키는 과정에 따라 형성될 수 있다.
일 실시예에서, 수직 고농도 도핑 영역들(132)은 각 타입에 따른 순차적인 임플랜트 도핑을 통해 형성될 수 있다. 예를 들어, 제1 타입에 따른 수직 고농도 도핑 영역(132a)는 이온 임플랜트 공정을 통해 먼저 형성되고, 이후 제2 타입에 따른 수직 고농도 도핑 영역(132b)가 순차적으로 형성될 수 있다. 다른 일 실시예에서, 수직 고농도 도핑 영역들(132)은 각 타입에 따른 동시적인 임플랜트 도핑을 통해 형성될 수 있다. 예를 들어, 제1 타입에 따른 수직 고농도 도핑 영역(132a)과 제2 타입에 따른 수직 고농도 도핑 영역(132b)은 이온 임플랜트 공정을 통해 동시에 형성될 수 있다.
항복전압 개선 영역(130)은 제1 및 제2 타입의 웰들(120)의 제1 표면(122)으로부터 제2 표면(124)까지 수직으로 수직 고농도 도핑 영역들(132)을 형성할 수 있다. 즉, 항복전압 개선 영역(130)은 제1 타입의 웰(120a)과 제2 타입의 웰(120b) 각각의 내부에 수직 고농도 도핑 영역들(132)을 형성하고 수직 고농도 도핑 영역들(132) 각각은 그 내부에 이격 공간(즉, 수평 방향으로의 단절)가 발생되지 않도록 형성될 수 있다. 이에 따라, 항복전압 개선 영역(130)은 리치-스루를 유발하는 공핍 영역의 수평적 확장을 억제하여 항복전압을 현저하게 향상시킬 수 있다.
항복전압 개선 영역(130)은 상호 맞닿는 부위에 있는 경계영역(134)을 포함할 수 있다. 여기에서, 경계영역(134)은 수직 고농도 도핑 영역들(132)에 의해 오버래핑되거나, 경계면(136)을 형성하거나 또는 언더래핑될 수 있다. 보다 구체적으로, 경계영역(134)은 도핑을 통해 수직 고농도 도핑 영역들(132)을 형성하는 과정에서 수직 고농도 도핑 영역들(132)이 특정 폭 이하로 서로 겹치어 오버래핑될 수 있고, 또는, 특정 폭 이하로 서로 간극을 두고 언더래핑되어 수직 고농도 도핑 영역들(132) 사이에 진성(intrinsic) 영역을 형성할 수 있으며, 또는, 오버래핑이나 언더래핑 없이 단일한 경계면(136)을 형성할 수 있다.
항복전압 개선 영역(130)은 수직 고농도 도핑 영역들(132)의 폭의 합에 대한 경계영역(134)의 폭의 퍼센트 비율로서 정의된 △WBS가 특정 허용범위를 가지도록 경계영역(134)을 형성할 수 있다. 일 실시예에서, △WBS는 -5(%) ≤ △WBS(%) ≤ +7(%) 의 허용범위를 가진다. 여기에서, 음의 값은 오버래핑되는 것을 의미하고, 양의 값은 언더래핑되는 것을 의미한다. 보다 구체적으로, 항복전압 개선 영역(130)은 경계영역(134)에 대한 오버래핑 및 언더래핑 각각에 대하여 상기와 같이 상호 비대칭적인 △WBS의 허용범위를 가질 수 있고, 수직 고농도 도핑 영역들(132)에 해당하는 폭 각각에 대해서도 상호 비대칭적인 △WBS의 허용범위를 가질 수 있다.
일 실시예에서, 항복전압 개선 영역(130)은 수직 고농도 도핑 영역들(132)을 상호 대칭적으로 형성할 수 있다. 예를 들어, 항복전압 개선 영역(130)은 수직 고농도 도핑 영역들(132) 각각의 폭을 동일하게 형성할 수 있다. 이에 따라, 항복전압 개선 영역(130)은 제조 공정을 보다 간소화하고, 기생 용량(parasitic capacitance)의 차이를 적게 하며, 공핍 영역의 비대칭으로 인해 아발란치 항복전압(avalanche breakdown voltage)이 상대적으로 감소되지 않도록 할 수 있다.
다른 실시예에서, 항복전압 개선 영역(130)은 수직 고농도 도핑 영역들(132)을 상호 비대칭적으로 형성할 수 있다. 예를 들어, 항복전압 개선 영역(130)은 제1 및 제2 타입의 웰들(120) 각각의 내부에서 도펀트 및 농도 차이에 따라 공핍영역의 폭에 차이가 있으면 리치-스루로 인한 항복전압을 향상시키면서 다른 스위칭 특성을 유지시키기 위해 해당 차이를 고려하여 수직 고농도 도핑 영역들(132) 각각의 폭을 비대칭적으로 형성할 수 있다.
일 실시예에서, 항복전압 개선 영역(130)은 수직 고농도 도핑 영역들(132)의 경계영역(134)에서 멀어짐에 따라 도핑 농도가 낮아지도록 수직 고농도 도핑 영역들(132)을 형성할 수 있다. 이에 따라, 항복전압 개선 영역(130)은 수직 고농도 도핑 영역들(132)의 형성에 따라 감소한 공핍 영역으로 인해 아발란치 항복전압이 감소하는 현상을 완화시킬 수 있고, 리치-스루로 인한 항복전압과 아발란치 항복전압을 상호 간의 최적화를 통해 전체 항복전압을 향상시키면서 다른 스위칭 특성을 유지하도록 할 수 있다.
항복전압 개선 영역(130)은 제1 및 제2 타입의 웰들(120) 각각보다 높고 제1 및 제2 타입의 웰들(120) 각각의 일부에 형성되는 소스 및 드레인 도핑 영역(140)보다 낮은 도핑 농도로 수직 고농도 도핑 영역들(132)을 형성할 수 있다. 예를 들어, 항복전압 개선 영역(130)은 제1 타입의 웰(120a)보다 높은 도핑 농도로 도핑되고 소스 및 드레인 도핑 영역(140a)보다 낮은 도핑 농도로 도핑된 제1 타입에 따른 수직 고농도 도핑 영역(132a)을 통해 공핍 영역의 수평적 확장을 효과적으로 제한할 수 있고, 이에 따라 리치-스루에 의한 항복의 발생을 개선할 수 있다.
일 실시예에서, 제1 및 제2 타입의 웰들(120) 각각은 0.5x1016cm-3 ~ 1.5x1016cm-3의 도핑 농도로 도핑 되어 형성될 수 있고, 항복전압 개선 영역(130)은 2.0x1017cm-3 ~ 3.0x1017cm-3의 도핑 농도로 각 타입에 따른 수직 고농도 도핑 영역들(132)을 형성할 수 있다. 이때, 소스 및 드레인 도핑 영역(140)은 0.5x1019cm-3 ~ 1.5x1019cm-3의 도핑 농도로 형성시킬 수 있다. 바람직하게는, 제1 및 제2 타입의 웰들(120), 수직 고농도 도핑 영역들(132) 및 소스 및 드레인 도핑 영역(140) 각각에 대하여 1.0x1016cm-3, 2.5x1017cm-3 및 0.5x1019cm-3의 평균 도핑 농도를 가지도록 한다.
일 실시예에서, 항복전압 개선 영역(130)은 1.3μm ~ 2.7μm의 폭으로 형성되고, 0.75μm ~ 1.25μm의 폭을 가지도록 수직 고농도 도핑 영역들(132) 각각을 형성할 수 있다. 바람직하게는, 항복전압 개선 영역(130), 제1 타입에 따른 수직 고농도 도핑 영역(132a) 및 제2 타입에 따른 수직 고농도 도핑 영역(132b) 각각에 대하여 2μm, 1μm 및 1μm의 폭을 가지도록 한다.
항복전압 개선 영역(130)은 셀 피치 또는 제1 및 제2 타입의 웰들(120)의 폭의 합의 특정 비율에 해당하는 폭으로 형성될 수 있다. 일 실시예에서, 제1 및 제2 타입의 웰들(120)은 모두 합하여 15μm ~ 25μm의 폭으로 형성되고, 항복전압 개선 영역(130)은 제1 및 제2 타입의 웰들(120)의 폭의 합의 5% ~ 15%에 해당하는 폭으로 형성될 수 있다.
항복전압 개선 영역(130)은 소스 및 드레인 도핑 영역(140)의 두께(thickness)의 특정 비율에 해당하는 두께로 형성될 수 있다. 일 실시예에서, 항복전압 개선 영역(130)은 소스 및 드레인 도핑 영역(140)의 두께 대비 400% ~ 600%의 두께로 형성될 수 있다. 예를 들어, 소스 및 드레인 도핑 영역(140) 각각은 0.4μm의 두께로 형성되고, 항복전압 개선 영역(130)은 1.5μm ~ 2.5μm의 두께로 형성될 수 있다. 이에 따라, 고전압이 인가되었을 때 소스 및 드레인 도핑 영역(140)으로부터 형성되는 공핍 영역의 수평적 및 수직적 확장을 시뮬레이션 등을 통해 예측하여 리치-스루로 인한 항복 개선과 제조 비용 간을 트레이드 오프하여 항복전압 개선 영역(130) 및 1 및 제2 타입의 웰들(120)의 두께를 설계 및 제조하도록 할 수 있다.
트랜지스터(100)는 제1 및 제2 타입의 웰들(120) 각각의 일단에 형성되는 소스 및 드레인 도핑 영역(140) 및 래치업 방지 도핑 영역(145)을 포함할 수 있다. 소스 및 드레인 도핑 영역(140)은 각 타입에 대해 반대 극성을 가지는 타입에 따라 이온 주입을 통해 형성될 수 있고, CMOS로 동작하는 과정에서 소스 또는 드레인으로 사용될 수 있다. 래치업 방지 도핑 영역(145)은 형성된 제1 또는 제2 타입의 웰들(120)의 각 타입에 따라 이온 주입을 통해 형성될 수 있고, 제1 또는 제2 타입의 웰들(120)의 일단에 형성되어 래치-업을 방지하기 위해 벌크 전압(bulk voltage)를 잡아줄 수 있다.
트랜지스터(100)는 수직 고농도 도핑 영역들(132)의 상부를 오버-커버하는 상부 구조물(150)을 더 포함할 수 있다. 상부 구조물(150)은 복수의 게이트 절연막들, 게이트들, 산화막들 및 중간연결 금속들을 포함할 수 있다.
게이트 절연막들 각각은 제1 또는 제2 타입의 웰들(120) 각각의 상부에 형성될 수 있다. 게이트 절연막들은 높은 유전율을 가지는 절연 물질(예를 들어, SiO2)로 형성되어 전기적 절연체의 역할을 할 수 있다.
게이트들 각각은 게이트 절연막들 각각의 상부에 형성될 수 있고, 외부로부터 전압을 인가받으면 게이트 절연막을 통해 제1 또는 제2 타입의 웰들(120) 각각의 일부에 채널 및 공핍 영역을 형성할 수 있다. 게이트들은 게이트 절연막들을 통해 소스 및 드레인 도핑 영역(140)을 포함하는 제1 또는 제2 타입의 웰들(120)과 절연될 수 있다.
산화막들은 절연막으로 사용되는 산화층(Oxide layer)으로, 제1 또는 제2 타입의 웰들(120) 사이의 상부에 형성될 수 있고, 전기적 절연체의 역할뿐만 아니라 집적회로의 제조공정에 있어서 소자와 소자 간의 격리에 사용될 수 있다.
도 2는 실리콘 카바이드 기반의 트랜지스터를 제조하는 과정을 설명하는 공정도이다.
트랜지스터(100)는 기판(110)의 상부에 상호 맞닿는 제1 타입의 웰(120a) 및 제2 타입의 웰(120b)을 형성한다(단계 (a)). 일 실시예에서, 트랜지스터(100)는 준비된 실리콘 카바이드 기판(110)의 상부에 P 타입의 임플랜트 도핑을 통해 P 타입의 웰(120a)을 형성할 수 있고, 순차적으로 N 타입의 임플랜트 도핑을 통해 측부에서 상호 맞닿도록 N 타입의 웰(120b)을 형성할 수 있다. 일 실시예에서, 제1 및 제2 타입의 웰들(120)은 확산 공정, 이온 주입 공정 또는 에피택시 성장 공정을 통해 형성될 수 있다.
트랜지스터(100)는 제1 및 제2 타입의 웰들(120)의 상호 맞닿는 부위에서 제1 타입에 따른 수직 고농도 도핑 영역(132a)을 형성한다(단계 (b)). 보다 구체적으로, 트랜지스터(100)는 제1 및 제2 타입의 웰들(120)의 상부에 하드 마스크로 패터닝 공정을 수행하여 도핑을 위한 패터닝 공간을 먼저 형성하고, 임플란트 도핑을 이용하여 제1 타입에 따른 수직 고농도 도핑 영역(132a)을 형성할 수 있다. 이에 따라, 트랜지스터(100)는 수평적으로는 제1 타입의 웰(120a)의 일단에서 제1 및 제2 타입의 웰들(120)의 상호 맞닿는 부위까지, 수직적으로는 제1 타입의 웰(120a)의 제1 표면(122)으로부터 제2 표면(124)까지 제1 타입에 따른 수직 고농도 도핑 영역(132a)을 형성할 수 있다.
트랜지스터(100)는 제1 및 제2 타입의 웰들(120)의 상호 맞닿는 부위에서 제2 타입에 따른 수직 고농도 도핑 영역(132b)을 형성한다(단계 (c)). 보다 구체적으로, 트랜지스터(100)는 제1 및 제2 타입의 웰들(120)의 상부에 하드 마스크로 패터닝 공정을 통해 패터닝 공간을 다시 형성하고, 임플란트 도핑을 이용하여 제2 타입에 따른 수직 고농도 도핑 영역(132b)을 제1 타입에 따른 수직 고농도 도핑 영역(132a)과 상호 맞닿도록 형성할 수 있다.
트랜지스터(100)는 제1 및 제2 타입의 웰들(120) 각각의 일단에 각 소스 및 드레인 도핑 영역(140) 및 래치업 방지 도핑 영역(145)을 형성할 수 있다(단계 (d)). 보다 구체적으로, 트랜지스터(100)는 제1 타입의 웰(120a)의 일단에 임플랜트 도핑을 통해 제1 타입과 반대의 극성을 가지는 제2 타입에 따라 소스 및 드레인 도핑 영역(140a)을 형성하고, 제1 타입의 웰(120a)의 일단에 제1 타입에 따른 래치업 방지 도핑 영역(145b)을 형성할 수 있다. 그리고 트랜지스터(100)는 순차적으로 제2 타입의 웰(120b)의 일단에 임플랜트 도핑을 통해 제2 타입과 반대의 극성을 가지는 제1 타입에 따라 소스 및 드레인 도핑 영역(140b)을 형성하고, 제2 타입의 웰(120b)의 일단에 제2 타입에 따른 래치업 방지 도핑 영역(145a)을 형성할 수 있다.
트랜지스터(100)는 제1 및 제2 타입의 웰들(120) 및 수직 고농도 도핑 영역들(132)의 상부에 복수의 게이트 절연막들, 게이트들, 산화막들 및 중간연결 금속들 중에서 적어도 하나를 포함하는 상부 구조물(150)을 더 형성할 수 있다. 예를 들어, 게이트 절연막들은 제1 및 제2 타입의 웰들(120)의 상부에 증착될 수 있고, 게이트들은 게이트 절연막들의 상부에 증착될 수 있으며, CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 트랜지스터
110: 기판 120: 제1 및 제2 타입의 웰들
120a: 제1 타입의 웰 120b: 제1 타입의 웰
122: 제1 및 제2 타입의 웰들의 제1 표면
124: 제1 및 제2 타입의 웰들의 제2 표면
130: 항복전압 개선 영역
132: 각 타입에 따른 수직 고농도 도핑 영역들
132a: 제1 타입에 따른 수직 고농도 도핑 영역
132b: 제2 타입에 따른 수직 고농도 도핑 영역
134: 경계영역 136: 경계면
140: 소스 및 드레인 도핑 영역 145: 래치업 방지 도핑 영역
150: 상부 구조물

Claims (15)

  1. 기판;
    상부 구조물;
    상기 기판과 상기 상부 구조물 사이에서 상호 맞닿는 제1 및 제2 타입의 웰들(wells); 및
    상기 제1 및 제2 타입의 웰들의 상호 맞닿는 부위에서 상기 기판의 상면으로부터 상기 상부 구조물의 하면까지 수직으로 접촉되도록 각 타입에 따른 수직 고농도 도핑 영역들을 형성하는 항복전압 개선 영역을 포함하는 트랜지스터.
  2. 삭제
  3. 제1항에 있어서, 상기 항복전압 개선 영역은
    상기 상호 맞닿는 부위에 있는 경계영역을 포함하고, 상기 경계영역은 상기 제1 및 제2 타입의 수직 고농도 도핑영역들에 의해 오버래핑되거나, 경계면을 형성하거나 또는 언더래핑되는 것을 특징으로 하는 트랜지스터.
  4. 제3항에 있어서, 상기 항복전압 개선 영역은
    상기 수직 고농도 도핑 영역들의 폭(width)의 합에 대한 상기 경계영역의 폭의 퍼센트 비율로서 정의된 △WBS 가 -5(%) ≤ △WBS(%) ≤ +7(%) 의 허용범위를 가지도록 상기 경계영역을 형성하는 것을 특징으로 하는 트랜지스터.
    (여기에서, 음의 값은 상기 오버래핑을 의미하고, 양의 값은 상기 언더래핑을 의미함)
  5. 제1항에 있어서, 상기 항복전압 개선 영역은
    상기 수직 고농도 도핑 영역들을 상호 대칭적으로 형성하는 것을 특징으로 하는 트랜지스터.
  6. 제5항에 있어서, 상기 항복전압 개선 영역은
    상기 수직 고농도 도핑 영역들의 경계영역에서 멀어짐에 따라 도핑 농도가 낮아지도록 상기 수직 고농도 도핑 영역들을 형성하는 것을 특징으로 하는 트랜지스터.
  7. 제1항에 있어서, 상기 항복전압 개선 영역은
    상기 제1 및 제2 타입의 웰들 각각보다 높고 상기 제1 및 제2 타입의 웰들 각각의 일부에 형성되는 소스 및 드레인 도핑 영역보다 낮은 도핑 농도로 상기 수직 고농도 도핑 영역들을 형성하는 것을 특징으로 하는 트랜지스터.
  8. 제1항에 있어서, 상기 항복전압 개선 영역은
    1.3μm ~ 2.7μm의 폭으로 형성되고,
    0.75μm ~ 1.25μm의 폭을 가지도록 상기 수직 고농도 도핑 영역들 각각을 형성하는 것을 특징으로 하는 트랜지스터.
  9. 제1항에 있어서,
    상기 제1 및 제2 타입의 웰들은 모두 합하여 15μm ~ 25μm의 폭으로 형성되고,
    상기 항복전압 개선 영역은 상기 제1 및 제2 타입의 웰들의 폭의 합의 5% ~ 15%에 해당하는 폭으로 형성되는 것을 특징으로 하는 트랜지스터.
  10. 제1항에 있어서,
    상기 제1 및 제2 타입의 웰들 각각은 0.5x1016cm-3 ~ 1.5x1016cm-3의 도핑 농도로 도핑 되어 형성되고,
    상기 항복전압 개선 영역은 2.0x1017cm-3 ~ 3.0x1017cm-3의 도핑 농도로 상기 각 타입에 따른 수직 고농도 도핑 영역들을 형성하는 것을 특징으로 하는 트랜지스터.
  11. 제1항에 있어서, 상기 수직 고농도 도핑 영역들은
    각 타입에 따른 순차적인 임플랜트 도핑을 통해 형성되는 것을 특징으로 하는 트랜지스터.
  12. 삭제
  13. 제1항에 있어서, 상기 항복전압 개선 영역은
    상기 제1 및 제2 타입의 웰들 각각의 일부에 형성되는 소스 및 드레인 도핑 영역의 두께(thickness) 대비 400% ~ 600%의 두께로 형성되는 것을 특징으로 하는 트랜지스터.
  14. 제13항에 있어서, 상기 항복전압 개선 영역은
    1.5μm ~ 2.5μm의 두께로 형성되는 것을 특징으로 하는 트랜지스터.
  15. 기판을 준비하는 단계;
    상기 기판의 상부에서 상호 맞닿는 제1 및 제2 타입의 웰들을 형성하는 단계; 및
    상기 제1 및 제2 타입의 웰들의 상호 맞닿는 부위에서 상기 기판의 상면으로부터 상부 구조물의 하면까지 수직으로 접촉되도록 각 타입에 따른 수직 고농도 도핑 영역들을 형성하는 항복전압 개선 영역 및 상기 상부 구조물을 형성하는 단계를 포함하고,
    상기 제1 및 제2 타입의 웰들은 상기 기판과 상기 상부 구조물 사이에서 상호 맞닿는 트랜지스터 제조 방법.
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