CN109037204B - 一种功率器件及其制作方法 - Google Patents
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Abstract
本发明提供一种功率器件及其制作方法，包括：第一导电类型的衬底；形成于所述衬底上表面的第一导电类型的外延层；形成于所述外延层上的外延沟槽；形成于所述外延沟槽侧壁的隔离层；形成于所述外延沟槽内的第二导电类型的第一外延区、第一导电类型的第二外延区和第一导电类型的第三外延区，所述第三外延区的离子浓度低于所述第二外延区；形成于所述外延层上表面的源区；栅极氧化硅层和高阻多晶硅层；介质层；第一金属层及第二金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极，所述第二金属层贯穿所述介质层与所述高阻多晶硅层连接形成栅极；第三金属层，所述第三金属层与所述衬底1连接形成漏极。本发明提高器件性能降低器件成本。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率器件及其制作方法。
背景技术
瞬态电压抑制器是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
静电放电以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
VDMOS(是VDMOSFET的缩写，Vertical Double Diffused Metal OxideSemiconductor Field Effect Transistor,垂直双扩散金属氧化物半导体场效应晶体管)是一种用途非常广泛的功率器件。VDMOS的最重要的性能参数就是工作损耗，工作损耗可以分为导通损耗，截止损耗和开关损耗三部分。其中导通损耗由导通电阻决定，截止损耗受反向漏电流大小影响，开关损耗是指器件开关过程中寄生电容充放电带来的损耗。为了满足功率器件适应高频应用的要求，降低功率器件的开关损耗，提高器件的工作效率，具有重要的意义。
目前保护半导体器件的常用方法是将瞬态电压抑制器与半导体器件连接使用，这样增大了器件面积和制造成本。
发明内容
本发明实施例基于上述问题，提出了一种功率器件及其制作方法，功率器件寄生电容更小，响应速度快，器件面积小，制造成本低。
一方面，本发明提供了一种功率器件，该功率器件包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的外延层；
形成于所述外延层上的外延沟槽，所述外延沟槽贯穿所述外延层且所述外延沟槽底部与所述衬底连接；
形成于所述外延沟槽侧壁的隔离层；
由下而上依次形成于所述外延沟槽内的第二导电类型的第一外延区、第一导电类型的第二外延区和第一导电类型的第三外延区，所述第三外延区的离子浓度低于所述第二外延区；
形成于所述外延层上表面的源区；
形成于所述外延层上表面的栅极氧化硅层和高阻多晶硅层，所述高阻多晶硅层与所述第三外延区上表面连接；
形成于所述高阻多晶硅层和所述外延层上方的介质层；
形成于所述介质层上方的第一金属层及第二金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极，所述第二金属层贯穿所述介质层与所述高阻多晶硅层连接形成栅极；
形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。
进一步地，所述隔离层为形成于所述外延沟槽侧壁的氧化硅层。
进一步地，所述第三外延区的上表面与所述外延层上表面大致持平。
进一步地，所述栅极氧化硅层的一端延伸至所述源区，另一端与所述隔离层靠近所述源区的一端连接。
进一步地，所述高阻多晶硅层位于所述外延沟槽以及所述栅极氧化硅层的上表面。
另一方面，本发明提供了一种功率器件的制作方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底的上表面形成第一导电类型的外延层；
在所述外延层上表面形成外延沟槽，所述外延沟槽贯穿所述外延层且所述外延沟槽底部与所述衬底连接；
在所述外延沟槽的侧壁形成隔离层；
在所述外延沟槽内由下而上依次形成第二导电类型的第一外延区、第一导电类型的第二外延区和第一导电类型的第三外延区，所述第三外延区的离子浓度低于所述第二外延区；
在所述外延层上表面形成源区；
在所述外延层上表面形成栅极氧化硅层和高阻多晶硅层，所述高阻多晶硅层与所述第三外延区上表面连接；
在所述高阻多晶硅层和所述外延层上方形成介质层；
在所述介质层上方形成第一金属层及第二金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极，所述第二金属层贯穿所述介质层与所述高阻多晶硅层连接形成栅极；
在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。
进一步地，在所述外延沟槽的侧壁形成隔离层具体包括：
在所述外延层的上表面以及所述沟槽的侧壁和底面通过热氧化形成氧化硅层；
通过干法刻蚀去除所述外延层上表面及所述外延沟槽底面的氧化硅层，以形成所述隔离层。
进一步地，所述第三外延区的上表面与所述外延层上表面大致持平。
进一步地，在所述外延层上表面形成源区具体包括：在所述外延层上表面注入离子形成所述源区。
进一步地，在所述外延层上表面形成栅极氧化硅层和高阻多晶硅层具体包括：
在所述外延层的上表面形成栅极氧化硅层，所述栅极氧化硅层的一端延伸至所述源区，另一端与所述隔离层靠近所述源区的一端连接；
在所述外延沟槽上表面以及所述栅极氧化硅层上表面形成所述高阻多晶硅层。
本发明通过上述技术方案，将普通VDMOS的栅极和漏极之间通过新设计的高阻多晶硅层、第二导电类型的第一外延区与第一导电类型的第二外延区形成的PN结二极管结构、第一导电类型的第三外延区连接，在漏极电压超过启动电压后，漏电增大，当漏电在高阻外延，高阻多晶硅和PN结二极管上形成的压降超过VDMOS启动电压后，VDMOS开启，形成放电通道。由于放电通道并联，寄生电容非常小，适用于高频应用。该结构实现工艺简单，制造成本低，提高了器件性能和可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本发明的一个实施例提供的功率器件的制作方法的流程示意图；
图2至图7是本发明的一个实施例提供的功率器件的制作方法步骤的结构示意图；
图8是本发明的一个实施例的功率器件结构的等效电路图；
附图标记说明：
1-衬底；2-外延层；3-外延沟槽；4-隔离层；5-第一外延区；6-第二外延区；7-第三外延区；8-栅极氧化硅层；9-高阻多晶硅层；10-源区；11-介质层；12-第一金属层；13-第二金属层；14-第三金属层；15-氧化硅层；16-第一接触孔；17-第二接触孔；18-源极；19-栅极；20-漏极；21-二极管。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1至图7对本发明实施例提供的一种功率器件及其制作方法进行详细说明。
本发明实施例提供一种功率器件的制作方法，如图1所示的一个实施例提供的功率器件的制作方法的流程示意图，该功率器件的制作方法包括：
步骤S1：提供第一导电类型的衬底1。
步骤S2：在所述衬底1的上表面形成第一导电类型的外延层2。
步骤S3：在所述外延层2上表面形成外延沟槽3，所述外延沟槽3贯穿所述外延层2且所述外延沟槽3底部与所述衬底1连接。
步骤S4：在所述外延沟槽3的侧壁形成隔离层4。
步骤S5：在所述外延沟槽3内由下而上依次形成第二导电类型的第一外延区5、第一导电类型的第二外延区和第一导电类型的第三外延区，所述第三外延区的离子浓度低于所述第二外延区。
步骤S6：在所述外延层2上表面形成栅极氧化硅层8和高阻多晶硅层9，所述高阻多晶硅层9与所述第三外延区上表面连接。
步骤S7：在所述外延层2上表面形成源区10。
步骤S8：在所述高阻多晶硅层9和所述外延层2上方形成介质层11。
步骤S9：在所述介质层11上方形成第一金属层12及第二金属层13，所述第一金属层12贯穿所述介质层11与所述源区10连接形成源极，所述第二金属层13贯穿所述介质层11与所述高阻多晶硅层9连接形成栅极。
步骤S10：在所述衬底1下表面形成第三金属层14，所述第三金属层14与所述衬底1连接形成漏极。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底为第一导电类型的衬底，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件的制作方法加以详细阐述。
请参阅附图2，执行步骤S1、S2，具体为：提供第一导电类型的衬底1，在所述衬底1的上表面形成第一导电类型的外延层2，其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。进一步地，所述衬底1的掺杂浓度与所述外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度，此时所述外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
请参阅附图2，执行步骤S3，具体为：在所述外延层2上表面形成外延沟槽3，所述外延沟槽3贯穿所述外延层2且所述外延沟槽3底部与所述衬底1连接。在本发明的一些实施例中，在所述外延层2的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述外延层2延伸至所述衬底1的外延沟槽3，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述外延沟槽3的底面与所述衬底1相连接，例如，所述外延沟槽3的底面可以延伸到所述衬底1中，所述外延沟槽3的底面还可以与所述衬底1的上表面连接，保证所述外延沟槽3的底面与所述衬底1接触。
请参阅附图3和4，执行步骤S4，具体为：在所述外延沟槽3的侧壁形成隔离层4。所述隔离层4为绝缘层，所述隔离层4可以使用溅射或热氧化形成。在本发明的一些实施例中，所述隔离层4为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述隔离层4作为保护层，并且将作为最终器件的层间绝缘层。进一步地，在所述外延沟槽3的侧壁形成隔离层4具体包括：在所述外延层2的上表面以及所述外延沟槽3的侧壁和底面通过热氧化形成氧化硅层15；之后在外延层2的上表面和外延沟槽3的底面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀去除外延层2上表面和外延沟槽3底面的氧化硅层15，以形成所述隔离层4，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。
请参阅附图5，执行步骤S5，具体为：在所述外延沟槽3内由下而上依次形成第二导电类型的第一外延区5、第一导电类型的第二外延区6和第一导电类型的第三外延区7，所述第三外延区7的离子浓度低于所述第二外延区6。其中可以使用外延、扩散和/或注入的方法形成所述第第一外延区5，具体地，所述外延或扩散的方法包括沉积工艺。进一步地，可以使用外延、扩散和/或注入硼元素或铟元素或铝元素或三者的任意组合的方法形成所述第一外延区5。在本发明的一些实施例中，使用沉积工艺在所述外延沟槽3底面形成第一外延区5，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。其中，化学气相沉积包括气相外延工艺，优选的，在所述外延沟槽3底面使用气相外延工艺形成第一外延区5，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。所述第一外延区5将所述外延沟槽3底面覆盖，并设有一定的厚度。使用同理方法在第一外延区5的上表面形成所述第二外延区6和所述第三外延区7，并设有一定的厚度。具体地，第二外延层6下表面与第一外延层5上表面相连接，使电流从所述第二外延层6流向所述第一外延层5，从而所述第二外延层6下表面与第一外延层5上表面进行反应，形成PN结。
进一步地，所述第三外延区7的上表面与所述外延层2上表面大致持平，在本发明的一些实施例中所述第三外延区7的上表面与所述外延层2上表面持平，在另一些实施例中所述第三外延区7的上表面还可以高于所述外延层2上表面。
请参阅附图6，执行步骤S6和S7，具体为：在所述外延层2上表面形成源区10。在所述外延层2内形成源区10，所述源区10的至少部分表面裸露于所述外延层2的上表面。所述功率器件至少有一个所述源区，且不同所述源区之间存在一定的间隙。所述源区10可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。进一步地，所述源区10可以通过外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述源区10，通过离子注入形成所述源区10能精确控制杂质的总剂量、深度分布和面均匀性。
请参阅附图6，执行步骤S7，具体为：在所述外延层2上表面形成栅极氧化硅层8和高阻多晶硅层9，所述高阻多晶硅层9与所述第三外延区7上表面连接。进一步地，在所述外延层2上表面形成栅极氧化硅层8和高阻多晶硅层9具体包括：在所述外延层2的上表面形成栅极氧化硅层8，所述栅极氧化硅层8的一端延伸至所述源区10，另一端与所述隔离层4靠近所述源区10的一端连接，所述栅极氧化硅层8可以使用溅射或热氧化形成；在所述外延沟槽3上表面以及所述栅极氧化硅层8上表面形成所述高阻多晶硅层9，所述高阻多晶硅层9的一端与所述栅极氧化硅层8靠近所述源区10的一端对齐，所述高阻多晶硅层9的另一端与所述外延沟槽3远离栅极氧化硅层8的一侧对齐，所述高阻多晶硅层9与所述第三外延区7上表面连接。
请参阅附图7，执行步骤S8，具体为：在所述高阻多晶硅层9和所述外延层2上方形成介质层11。所述介质层11位绝缘层，所述介质层11可以使用溅射或热氧化形成。在后续的掺杂步骤中，所述介质层11作为保护层，并且将作为最终器件的层间绝缘层。
请参阅附图7，执行步骤S9，具体为：在所述介质层11上方形成第一金属层12及第二金属层13，所述第一金属层12贯穿所述介质层11与所述源区10连接形成源极，所述第二金属层13贯穿所述介质层11与所述高阻多晶硅层9连接形成栅极。具体地，在所述介质层11上表面形成第一接触孔16和第二接触孔17，所述第一接触孔16贯穿所述介质层11且所述第一接触孔16底部与所述源区10远离所述栅极氧化硅一端连接，所述第二接触孔17贯穿所述介质层11且所述第二接触孔17底部与所述高阻多晶硅层9连接。在本发明的一些实施例中，在所述介质层11的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶上通过刻蚀形成贯穿所述介质层11延伸至所述源区10上表面的所述第一接触孔16和延伸至所述高阻多晶硅层9上表面的所述第二接触孔17，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述第一接触孔16的底面与所述源区10相连接，例如，所述第一接触孔16的底面可以延伸到所述源区10中，所述第一接触孔16的底面还可以与所述源区10的上表面连接，保证所述第一接触孔16底面与所述源区10接触。所述第二接触孔17的底面与所述高阻多晶硅层9相连接，例如，所述第二接触孔17的底面可以延伸到所述高阻多晶硅层9中，所述第二接触孔17的底面还可以与所述高阻多晶硅层9的上表面连接，保证所述第二接触孔17底面与所述高阻多晶硅层9接触。在所述介质层11上表面形成第一金属层12，所述第一金属层12还包括填充在所述第一接触孔16中的部分，所述第一金属层12贯穿所述介质层11与所述源区10连接形成源极。在所述介质层11上表面形成第二金属层13，所述第二金属层13还包括填充在所述第二接触孔17中的部分，所述第二金属层13贯穿所述介质层11与所述高阻多晶硅层9连接形成栅极。所述第一接触孔16和所述第二接触孔17的数量至少为一个。
请参阅附图7，执行步骤S10，具体为：在所述衬底1下表面形成第三金属层14，所述第三金属层14与所述衬底1连接形成漏极。
以下结合图1至图8对本发明实施例提供的一种功率器件及其等效电路图进行详细说明。
本发明实施提供一种功率器件，所述功率器件包括：
第一导电类型的衬底1；
形成于所述衬底1上表面的第一导电类型的外延层2；
形成于所述外延层2上的外延沟槽3，所述外延沟槽3贯穿所述外延层2且所述外延沟槽3底部与所述衬底1连接；
形成于所述外延沟槽3侧壁的隔离层4；
由下而上依次形成于所述外延沟槽3内的第二导电类型的第一外延区5、第一导电类型的第二外延区6和第一导电类型的第三外延区7，所述第三外延区7的离子浓度低于所述第二外延区6；
形成于所述外延层2上表面的源区10；
形成于所述外延层2上表面的栅极氧化硅层8和高阻多晶硅层9，所述高阻多晶硅层9与所述第三外延区7上表面连接；
形成于所述高阻多晶硅层9和所述外延层2上方的介质层11；
形成于所述介质层11上方的第一金属层12及第二金属层13，所述第一金属层12贯穿所述介质层11与所述源区10连接形成源极，所述第二金属层13贯穿所述介质层11与所述高阻多晶硅层9连接形成栅极；
形成于所述衬底1下表面的第三金属层14，所述第三金属层14与所述衬底1连接形成漏极。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底为第一导电类型的衬底，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件及其等效电路图加以详细阐述。
在本发明的一些实施例中，如图2所示，所述功率器件包括第一导电类型的衬底1，形成于所述衬底1上表面的第一导电类型的外延层2，以及形成于所述外延层2上的外延沟槽3，所述外延沟槽3贯穿所述外延层2且所述外延沟槽3底部与所述衬底1连接。优选的，所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度，此时所述外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。在本发明的一些实施例中，所述外延沟槽3的底面与所述衬底1相连接，例如，所述外延沟槽3的底面可以延伸到所述衬底1中，所述外延沟槽3的底面还可以与所述衬底1的上表面连接，保证所述外延沟槽3的底面与所述衬底1接触。所述外延沟槽3具体形状为沟槽，本领域技术人员可以根据器件的电学性能选择不同形状的沟槽，所述沟槽的形状可以为矩形沟槽，也可以方形沟槽等等。
在本发明的一些实施例中，如图3和图4所示，所述功率器件包括形成于所述外延沟槽3侧壁的隔离层4。所述隔离层4为绝缘层，所述隔离层4可以使用溅射或热氧化形成。进一步地，所述隔离层4为形成于所述外延沟槽3侧壁的氧化硅层。在本发明的一些实施例中，所述隔离层4为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述隔离层4作为保护层，并且将作为最终器件的层间绝缘层。
在本发明的一些实施例中，如图5所示，所述功率器件包括由下而上依次形成于所述外延沟槽3内的第二导电类型的第一外延区5、第一导电类型的第二外延区6和第一导电类型的第三外延区7，所述第三外延区7的离子浓度低于所述第二外延区6。具体地，第二外延层6下表面与第一外延层5上表面相连接，使电流从所述第二外延层6流向所述第一外延层5，从而所述第二外延层6下表面与第一外延层5上表面进行反应，形成PN结。
进一步地，所述第三外延区7的上表面与所述外延层2上表面大致持平。在本发明的一些实施例中所述第三外延区7的上表面与所述外延层2上表面持平，在另一些实施例中所述第三外延区7的上表面还可以高于所述外延层2上表面。
在本发明的一些实施例中，如图6所示，所述功率器件包括形成于所述外延层2上表面的源区10，形成于所述外延层2上表面的栅极氧化硅层8和高阻多晶硅层9，所述高阻多晶硅层9与所述第三外延区7上表面连接。所述源区10的至少部分表面裸露于所述外延层2的上表面。所述功率器件至少有一个所述源区，且不同所述源区之间存在一定的间隙。进一步地，所述栅极氧化硅层8的一端延伸至所述源区10，另一端与所述隔离层4靠近所述源区10的一端连接。所述高阻多晶硅层9位于所述外延沟槽3以及所述栅极氧化硅层8的上表面。所述高阻多晶硅层9的一端与所述栅极氧化硅层8靠近所述源区10的一端对齐，所述高阻多晶硅层9的另一端与所述外延沟槽3远离栅极氧化硅层8的一侧对齐，所述高阻多晶硅层9与所述第三外延区7上表面连接。
在本发明的一些实施例中，如图7所示，所述功率器件包括形成于所述高阻多晶硅层9和所述外延层2上方的介质层11；形成于所述介质层11上方的第一金属层12及第二金属层13，所述第一金属层12贯穿所述介质层11与所述源区10连接形成源极，所述第二金属层13贯穿所述介质层11与所述高阻多晶硅层9连接形成栅极；以及形成于所述衬底1下表面的第三金属层14，所述第三金属层14与所述衬底1连接形成漏极。所述介质层11位绝缘层，在后续的掺杂步骤中，所述介质层11作为保护层，并且将作为最终器件的层间绝缘层。
请参阅图8所示的功率器件结构的等效电路图。第一导电类型的第二外延层6下表面与第二导电类型的第一外延层5上表面相连接，使电流从所述第二外延层6流向所述第一外延层5，从而所述第二外延层6下表面与第一外延层5上表面进行反应，形成PN结。因此所述第一外延层5与所述第二外延层6组成二极管21。在栅极19与漏极20之间设置栅极多晶硅层9、第一导电类型的第三外延层7和二极管21，栅极多晶硅层9和第三外延层7均为低掺杂，因此栅极多晶硅层9和第三外延层7的电阻率高，均可耐高压。在漏极20电压超过VDMOS启动电压后，漏电增大，当漏电在栅极多晶硅层9、第三外延层7和二极管21上形成的压降超过VDMOS启动电压后，VDMOS开启，形成放电通道。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，将普通VDMOS的栅极和漏极之间通过新设计的高阻多晶硅层9、第二导电类型的第一外延区5与第一导电类型的第二外延区形成的PN结二极管结构、第一导电类型的第三外延区连接，在漏极电压超过启动电压后，漏电增大，当漏电在高阻外延，高阻多晶硅和PN结二极管上形成的压降超过VDMOS启动电压后，VDMOS开启，形成放电通道。由于放电通道并联，寄生电容非常小，适用于高频应用。该结构实现工艺简单，制造成本低，提高了器件性能和可靠性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种功率器件，其特征在于，包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的外延层；
形成于所述外延层上的外延沟槽，所述外延沟槽贯穿所述外延层且所述外延沟槽底部与所述衬底连接；
形成于所述外延沟槽侧壁的隔离层；
由下而上依次形成于所述外延沟槽内的第二导电类型的第一外延区、第一导电类型的第二外延区和第一导电类型的第三外延区，所述第三外延区的离子浓度低于所述第二外延区，所述第三外延区的上表面与所述外延层上表面持平；
形成于所述外延层上表面的源区；
形成于所述外延层上表面的栅极氧化硅层和高阻多晶硅层，所述高阻多晶硅层与所述第三外延区上表面连接，其中，所述栅极氧化硅层的一端延伸至所述源区，另一端与所述隔离层靠近所述源区的一端连接，所述高阻多晶硅层位于所述外延沟槽以及所述栅极氧化硅层的上表面；
形成于所述高阻多晶硅层和所述外延层上方的介质层；
形成于所述介质层上方的第一金属层及第二金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极，所述第二金属层贯穿所述介质层与所述高阻多晶硅层连接形成栅极；
形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。
2.根据权利要求1所述的功率器件，其特征在于，所述隔离层为形成于所述外延沟槽侧壁的氧化硅层。
3.一种功率器件的制作方法，其特征在于，包括：
提供第一导电类型的衬底；
在所述衬底的上表面形成第一导电类型的外延层；
在所述外延层上表面形成外延沟槽，所述外延沟槽贯穿所述外延层且所述外延沟槽底部与所述衬底连接；
在所述外延沟槽的侧壁形成隔离层；
在所述外延沟槽内由下而上依次形成第二导电类型的第一外延区、第一导电类型的第二外延区和第一导电类型的第三外延区，所述第三外延区的离子浓度低于所述第二外延区，所述第三外延区的上表面与所述外延层上表面持平；
在所述外延层上表面形成源区；
在所述外延层上表面形成栅极氧化硅层和高阻多晶硅层，所述高阻多晶硅层与所述第三外延区上表面连接，其中，在所述外延层上表面形成栅极氧化硅层和高阻多晶硅层包括：在所述外延层的上表面形成栅极氧化硅层，所述栅极氧化硅层的一端延伸至所述源区，另一端与所述隔离层靠近所述源区的一端连接；在所述外延沟槽上表面以及所述栅极氧化硅层上表面形成所述高阻多晶硅层；
在所述高阻多晶硅层和所述外延层上方形成介质层；
在所述介质层上方形成第一金属层及第二金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极，所述第二金属层贯穿所述介质层与所述高阻多晶硅层连接形成栅极；
在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。
4.根据权利要求3所述的功率器件的制作方法，其特征在于，在所述外延沟槽的侧壁形成隔离层具体包括：
在所述外延层的上表面以及所述沟槽的侧壁和底面通过热氧化形成氧化硅层；
通过干法刻蚀去除所述外延层上表面及所述沟槽底面的氧化硅层，以形成所述隔离层。
5.根据权利要求3所述的功率器件的制作方法，其特征在于，在所述外延层上表面形成源区具体包括：在所述外延层上表面注入离子形成所述源区。
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Granted publication date: 20210226 Termination date: 20210717 |
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