CN109065532B - 一种功率器件及其制作方法 - Google Patents
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Abstract
本发明提供一种功率器件及其制作方法，包括：第一导电类型的衬底；形成于所述衬底上表面的第一导电类型的第一外延层；防静电结构，包括第一导电类型的第二外延层及第二导电类型的第三外延层；形成于所述第一外延层上表面的源区；形成于所述第一外延层上表面的栅极氧化硅层；形成于所述栅极氧化硅层上表面的栅极多晶硅层；形成于所述第一外延层上方的介质层；连接所述栅极多晶硅层与所述防静电结构的多晶硅通道；形成于所述介质层上表面的第一金属层及第二金属层；形成于所述衬底下表面的第三金属层。本发明缩小了器件面积，减少了封装制造成本，提高了产品可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率器件及其制作方法。
背景技术
VDMOS(是VDMOSFET的缩写，Vertical Double Diffused Metal OxideSemiconductor Field Effect Transistor,垂直双扩散金属氧化物半导体场效应晶体管)的漏源两极分别在器件的两侧,使电流在器件内部垂直流通,增加了电流密度,改善了额定电流,单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。VDMOS的栅极控制器件沟道开启，栅极位置的氧化层耐高压能力差(通常<100V)，极易受到瞬态电压浪涌破坏，导致器件失效。
静电放电以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
瞬态电压抑制器是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
目前保护半导体器件的常用方法是将瞬态电压抑制器与半导体器件连接使用，这样增大了器件面积和制造成本，产品可靠性不佳。
发明内容
本发明实施例基于上述问题，提出了一种功率器件及其制作方法，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。
一方面，本发明提供了一种功率器件的制作方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第一导电类型的第一外延层；
在所述第一外延层上表面形成第一导电类型的第二外延层，所述第二外延层的离子浓度高于所述第一外延层；
在所述第二外延层上表面形成第二导电类型的第三外延层，所述第三外延层的离子浓度高于所述第一外延层；
刻蚀所述第二外延层和所述第三外延层，形成防静电结构；
在所述第一外延层上表面形成源区；
在所述第一外延层上表面形成栅极氧化硅层；
在所述栅极氧化硅层上表面形成栅极多晶硅层；
在所述第一外延层上表面形成介质层，使所述栅极氧化硅层、所述栅极多晶硅层以及所述防静电结构位于所述介质层内；
在所述介质层内形成多晶硅通道，所述多晶硅通道将所述栅极多晶硅层与所述防静电结构连接；
在所述介质层上表面形成第一金属层及第二金属层，所述第一金属层贯穿所述介质层与源区连接形成源极，所述第二金属层贯穿所述介质层与所述栅极多晶硅层连接形成栅极；
在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。
进一步地，刻蚀所述第二外延层和所述第三外延层，形成防静电结构具体包括：去除部分区域的所述第二外延层和所述第三外延层以露出所述部分区域的所述第一外延层，保留的所述第二外延层和所述第三外延层形成所述防静电结构。
进一步地，所述防静电结构包括多个所述第二外延层和多个所述第三外延层，所述第二外延层和所述第三外延层间隔设置。
进一步地，在所述第一外延层上表面形成源区具体包括：
在所述第一外延层上表面通过离子注入工艺形成第一导电类型的所述源区，所述源区的一端与所述栅极氧化硅层连接。
进一步地，在所述第一外延层上表面形成源区之前，所述方法还包括：在所述第一外延层上表面通过离子注入工艺形成第二导电类型的降阻区；
在所述第一外延层上表面形成源区还包括，所述源区的另一端与所述降阻区连接。
进一步地，形成所述多晶硅通道具体包括：
光刻所述介质层形成介质孔；
在所述介质孔内填充所述多晶硅，使所述多晶硅通道将所述栅极多晶硅层与所述防静电结构连接；
在所述多晶硅通道上表面填充介质层。
另一方面，本发明提供了一种功率器件，该功率器件包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层；
防静电结构，包括第一导电类型的第二外延层及第二导电类型的第三外延层；
形成于所述第一外延层上表面的源区；
形成于所述第一外延层上表面的栅极氧化硅层；
形成于所述栅极氧化硅层上表面的栅极多晶硅层；
形成于所述第一外延层上方的介质层，使所述栅极氧化硅层、所述栅极多晶硅层以及所述防静电结构位于所述介质层内；
连接所述栅极多晶硅层与所述防静电结构的多晶硅通道；
形成于所述介质层上表面的第一金属层及第二金属层，所述第一金属层贯穿所述介质层与源区连接形成源极，所述第二金属层贯穿所述介质层与所述栅极多晶硅层连接形成栅极；
形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。
进一步地，所述防静电结构包括多个所述第二外延层和所述第三外延层，所述第二外延层和所述第三外延层间隔设置。
进一步地，所述源区的一端与所述栅极氧化硅层连接。
进一步地，所述功率器件还包括通过离子注入工艺形成于所述第一外延层的第二导电类型的降阻区，所述源区的另一端与所述降阻区连接。
本发明通过上述技术方案，提出了一种在栅极集成静电保护结构的功率器件芯片，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本发明的一个实施例提供的功率器件的制作方法的流程示意图；
图2至图6是本发明的一个实施例提供的功率器件的制作方法步骤的结构示意图；
附图标记说明：
1-衬底；2-第一外延层；3-第二外延层；4-第三外延层；5-防静电结构；6-源区；7-栅极氧化硅层；8-栅极多晶硅层；9-介质层；10-降阻区；11-多晶硅通道；12-第一金属层；13-第二金属层；14-第三金属层；15-介质孔；a-介质孔的第一部分；b-介质孔的第二部分；c-介质孔的第三部分；16-接触孔；17-体区；17-a-第一区；17-b-第二区。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1至图6对本发明实施例提供的一种功率器件及其制作方法进行详细说明。
本发明实施例提供一种功率器件的制作方法，如图1所示的一个实施例提供的功率器件的制作方法的流程示意图，该功率器件的制作方法包括：
步骤S1：提供第一导电类型的衬底1；
步骤S2：在所述衬底1上表面形成第一导电类型的第一外延层2；
步骤S3：在所述第一外延层2上表面形成第一导电类型的第二外延层3，所述第二外延层3的离子浓度高于所述第一外延层2；
步骤S4：在所述第二外延层3上表面形成第二导电类型的第三外延层4，所述第三外延层4的离子浓度高于所述第一外延层2；
步骤S5：刻蚀所述第二外延层3和所述第三外延层4，形成防静电结构5；
步骤S6：在所述第一外延层2上表面形成源区6；
步骤S7：在所述第一外延层2上表面形成栅极氧化硅层7；
步骤S8：在所述栅极氧化硅层7上表面形成栅极多晶硅层8；
步骤S9：在所述第一外延层2上表面形成介质层9，使所述栅极氧化硅层7、所述栅极多晶硅层8以及所述防静电结构5位于所述介质层9内；
步骤S10：在所述介质层9内形成多晶硅通道11，所述多晶硅通道11将所述栅极多晶硅层8与所述防静电结构5连接；
步骤S11：在所述介质层9上表面形成第一金属层12及第二金属层13，所述第一金属层12贯穿所述介质层9与源区6连接形成源极，所述第二金属层13贯穿所述介质层9与所述栅极多晶硅层8连接形成栅极；
步骤S12：在所述衬底1下表面形成第三金属14，所述第三金属14与所述衬底1连接形成漏极。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件的制作方法加以详细阐述。
请参阅附图2，执行步骤S1、S2，具体为：提供第一导电类型的衬底1；在所述衬底1上表面形成第一导电类型的第一外延层2。其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成所述第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成所述第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。进一步地，所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
请参阅附图2，执行步骤S3和S4，具体为：在所述第一外延层2上表面形成第一导电类型的第二外延层3，所述第二外延层3的离子浓度高于所述第一外延层2；在所述第二外延层3上表面形成第二导电类型的第三外延层4，所述第三外延层4的离子浓度高于所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述第一外延层2上表面形成所述第二外延层3，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述第一外延层2上使用化学气相沉积形成所述第二外延层3，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述第一外延层2上表面使用气相外延工艺形成所述第二外延层3，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。同时，所述第一外延层2的掺杂浓度比所述第二外延层3的掺杂浓度低。使用同理方法在所述第二外延层3上表面形成第二导电类型的第三外延层4，所述第三外延层4的离子浓度高于所述第一外延层2。在本发明的一些实施例中，所述第二外延层和所述第三外延层可以是一个，在本发明的另一些实施例中，所述第二外延层和所述第三外延层还可以是多个，当所述第二外延层和所述第三外延层为多个时，所述第二外延层3和所述第三外延层4间隔设置。所述第二外延层3和所述第三外延层4的数量和所述功率器件静电防护需求有关，所述第二外延层3和所述第三外延层4的数量越多，所述功率器件的所述防静电结构5的开启电压越高。
请参阅附图3，执行步骤S5，具体为：刻蚀所述第二外延层3和所述第三外延层4，形成防静电结构5。进一步地，刻蚀所述第二外延层3和所述第三外延层4，形成防静电结构5具体包括：去除部分区域的所述第二外延层3和所述第三外延层4以露出所述部分区域的所述第一外延层2，保留的所述第二外延层3和所述第三外延层4形成所述防静电结构5。在本发明的一些实施例中，在所述第三外延层4的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀去除部分区域的所述第二外延层3和所述第三外延层4以露出所述部分区域的所述第一外延层2，保留的所述第二外延层3和所述第三外延层4形成所述防静电结构5，再去除所述第一光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。所述防静电结构5的形状可以为矩形，也可以为方形，等等。进一步地，所述防静电结构5包括多个所述第二外延层3和多个所述第三外延层4，所述第二外延层3和所述第三外延层4间隔设置。在本发明的一些实施例中，所述第二外延层3和所述第三外延层4可以是一个，在本发明的另一些实施例中，所述第二外延层3和所述第三外延层4还可以是多个，当所述第二外延层3和所述第三外延层4为多个时，所述第二外延层3和所述第三外延层4间隔设置。所述第二外延层3和所述第三外延层4的数量和所述功率器件静电防护需求有关，所述第二外延层3和所述第三外延层4的数量越多，所述功率器件的所述防静电结构5的开启电压越高。
请参阅附图4，执行步骤S6，具体为：在所述第一外延层2上表面形成源区6。在所述第一外延层2内形成源区6，所述源区6的至少部分表面裸露于所述第一外延层2的上表面。所述功率器件至少有一个所述源区6，且不同所述源区6之间存在一定的间隙。所述源区6可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。具体地，所述源区6可以通过外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述源区6，通过离子注入形成所述源区6能精确控制杂质的总剂量、深度分布和面均匀性。进一步地，在所述第一外延层2上表面形成源区6具体包括：在所述第一外延层2上表面通过离子注入工艺形成第一导电类型的所述源区6，所述源区6的一端与所述栅极氧化硅层7连接。
进一步地，在所述第一外延层2上表面形成源区6之前，所述方法还包括：在所述第一外延层2上表面通过离子注入工艺形成第二导电类型的降阻区10；在所述第一外延层2上表面形成源区6还包括，所述源区6的另一端与所述降阻区10连接。所述降阻区10的离子浓度高于第二导电类型的体区17，有益效果为所述降阻区10的高掺杂离子浓度有利于降低器件电阻，防止瞬态电压击穿所述功率器件。在所述第一外延层2上表面形成所述降阻区10之前，所述方法还包括：在所述第一外延层2上表面通过离子注入工艺形成第二导电类型的体区17，所述体区17包括在所述防静电结构5下方的第一区17-a和位于两个所述防静电结构5之间的第二区17-b，使在后续步骤形成的所述源区6、所述降阻区10、所述栅极氧化硅7和所述栅极多晶硅8位于所述第二区17-b内。
请参阅附图4，执行步骤S7和S8，具体为：在所述第一外延层2上表面形成栅极氧化硅层7；在所述栅极氧化硅层7上表面形成栅极多晶硅层8。所述栅极氧化硅层7的一端与所述源区6连接，另一端靠近所述防静电结构5。所述栅极氧化硅层7可以使用溅射或热氧化形成；在所述栅极氧化硅层7上表面形成所述栅极多晶硅层8，所述栅极多晶硅层8的一端与所述栅极氧化硅层7靠近所述源区6的一端对齐，所述栅极多晶硅层8的另一端与所述栅极氧化硅层7靠近所述防静电结构5的一端对齐。
请参阅附图5，执行步骤S9，具体为：在所述第一外延层2上表面形成介质层9，使所述栅极氧化硅层7、所述栅极多晶硅层8以及所述防静电结构5位于所述介质层9内。所述介质层9位绝缘层，所述介质层9可以使用溅射或热氧化形成。在后续的掺杂步骤中，所述介质层9作为保护层，并且将作为最终器件的绝缘层起绝缘作用。
请参阅附图6，执行步骤S10，具体为：在所述介质层9内形成多晶硅通道11，所述多晶硅通道11将所述栅极多晶硅层8与所述防静电结构5连接。进一步地，形成所述多晶硅通道11具体包括：光刻所述介质层9形成介质孔15；在所述介质孔15内填充所述多晶硅，使所述多晶硅通道11将所述栅极多晶硅层8与所述防静电结构5连接；在所述多晶硅通道11上表面填充介质层9。在本发明的一些实施例中，在所述介质层9的上表面制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过刻蚀去除部分区域的所述介质层9形成介质孔15，所述介质孔15包括位于所述栅极多晶硅层8上方的第一部分a、所述防静电结构5上方的第二部分b和位于所述第一部分a和所述第二部分b之间的第三部分c，所述第三部分c将所述第一部分a和所述第二部分b连通。之后再去除所述第二光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。进而，在所述介质孔15内通过外延或扩散的方法形成所述多晶硅，使所述多晶硅通道11将所述栅极多晶硅层8与所述防静电结构5连接。之后，在所述多晶硅通道11上表面填充介质层9。
请参阅附图6，执行步骤S11，具体为：在所述介质层9上表面形成第一金属层12及第二金属层13，所述第一金属层12贯穿所述介质层9与源区6连接形成源极，所述第二金属层13贯穿所述介质层9与所述栅极多晶硅层8连接形成栅极。具体地，在所述介质层9上表面形成所述接触孔，所述接触孔贯穿所述介质层9且所述接触孔16底部与所述源区6远离所述栅极氧化硅层7一端连接。在本发明的一些实施例中，在所述介质层9的上表面制备掩膜材料，所述掩膜材料具体为第三光刻胶，在所述第三光刻胶上通过刻蚀形成贯穿所述介质层9延伸至所述源区6上表面的所述接触孔，再去除所述第三光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述接触孔的底面与所述源区6相连接，例如，所述接触孔的底面可以延伸到所述源区6中，所述接触孔的底面还可以与所述源区6的上表面连接，保证所述接触孔底面与所述源区6接触。在所述介质层9上表面形成第一金属层12，所述第一金属层12还包括填充在所述接触孔中的部分，所述第一金属层12贯穿所述介质层9与所述源区6连接形成源极。所述接触孔的数量至少为一个。图6为所述功率器件的一个剖面图，在图中没有显示所述第二金属层13，所述第二金属层13贯穿所述介质层9与所述栅极多晶硅层8连接形成栅极。所述第二金属层13不与所述第一金属层12连接。
请参阅附图6，执行步骤S12，具体为：在所述衬底1下表面形成第三金属14，所述第三金属14与所述衬底1连接形成漏极。
以下结合图1至图6对本发明实施例提供的一种功率器件进行详细说明。
本发明实施提供一种功率器件，所述功率器件包括：
第一导电类型的衬底1；
形成于所述衬底1上表面的第一导电类型的第一外延层2；
防静电结构5，包括第一导电类型的第二外延层3及第二导电类型的第三外延层4；
形成于所述第一外延层2上表面的源区6；
形成于所述第一外延层2上表面的栅极氧化硅层7；
形成于所述栅极氧化硅层7上表面的栅极多晶硅层8；
形成于所述第一外延层2上方的介质层9，使所述栅极氧化硅层7、所述栅极多晶硅层8以及所述防静电结构5位于所述介质层9内；
连接所述栅极多晶硅层8与所述防静电结构5的多晶硅通道11；
形成于所述介质层9上表面的第一金属层12及第二金属层13，所述第一金属层12贯穿所述介质层9与源区6连接形成源极，所述第二金属层13贯穿所述介质层9与所述栅极多晶硅层8连接形成栅极；
形成于所述衬底1下表面的第三金属14，所述第三金属14与所述衬底1连接形成漏极。
本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为N型，第二导电类型为P型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。
具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为N型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。
下面参阅附图，对上述所述功率器件加以详细阐述。
在本发明的一些实施例中，如图2所示，所述功率器件包括第一导电类型的衬底1和形成于所述衬底1上表面的第一导电类型的第一外延层2。并且，所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。
在本发明的一些实施例中，如图3所示，所述功率器件包括防静电结构5，包括第一导电类型的第二外延层3及第二导电类型的第三外延层4。所述第二外延层3和所述第三外延层4的离子浓度高于所述第一外延层2。进一步地，所述防静电结构5包括多个所述第二外延层3和所述第三外延层4，所述第二外延层3和所述第三外延层4间隔设置。所述第二外延层3和所述第三外延层4的数量至少为1个，在本发明的一些实施例中，所述第二外延层3和所述第三外延层4可以是一个，在本发明的另一些实施例中，所述第二外延层3和所述第三外延层4还可以是多个，当所述第二外延层3和所述第三外延层4为多个时，所述第二外延层3和所述第三外延层4间隔设置。所述第二外延层3和所述第三外延层4的数量和所述功率器件静电防护需求有关，所述第二外延层3和所述第三外延层4的数量越多，所述功率器件的所述防静电结构5的开启电压越高。
在本发明的一些实施例中，如图4所示，所述功率器件包括形成于所述第一外延层2上表面的源区6；形成于所述第一外延层2上表面的栅极氧化硅层7；形成于所述栅极氧化硅层7上表面的栅极多晶硅层8。进一步地，所述源区6的一端与所述栅极氧化硅层7连接。进一步地，所述功率器件还包括通过离子注入工艺形成于所述第一外延层2的第二导电类型的降阻区10，所述源区6的另一端与所述降阻区10连接。所述降阻区10的离子浓度高于第二导电类型的体区17，有益效果为所述降阻区10的高掺杂离子浓度有利于降低器件电阻，防止瞬态电压击穿所述功率器件。所述功率器件还包括所述体区17，所述体区17包括在所述防静电结构5下方的第一区17-a和位于两个所述防静电结构5之间的第二区17-b，使在后续步骤形成的所述源区6、所述降阻区10、所述栅极氧化硅7和所述栅极多晶硅8位于所述第二区17-b内。所述源区6的至少部分表面裸露于所述第一外延层2的上表面。所述功率器件至少有一个所述源区6，且不同所述源区6之间存在一定的间隙。所述栅极氧化硅层7的一端与所述源区6连接，另一端靠近所述防静电结构5。所述栅极多晶硅层8的一端与所述栅极氧化硅层7靠近所述源区6的一端对齐，所述栅极多晶硅层8的另一端与所述栅极氧化硅层7靠近所述防静电结构5的一端对齐。
在本发明的一些实施例中，如图5所示，所述功率器件包括形成于所述第一外延层2上方的介质层9，使所述栅极氧化硅层7、所述栅极多晶硅层8以及所述防静电结构5位于所述介质层9内。所述介质层9位绝缘层，所述介质层9可以使用溅射或热氧化形成。在后续的掺杂步骤中，所述介质层9作为保护层，并且将作为最终器件的层间绝缘层。
在本发明的一些实施例中，如图5所示，所述功率器件包括连接所述栅极多晶硅层8与所述防静电结构5的多晶硅通道11。
在本发明的一些实施例中，如图6所示，所述功率器件包括形成于所述介质层9上表面的第一金属层12及第二金属层13，所述第一金属层12贯穿所述介质层9与源区6连接形成源极，所述第二金属层13贯穿所述介质层9与所述栅极多晶硅层8连接形成栅极。图6为所述功率器件的一个剖面图，在图中没有显示所述第二金属层13，所述第二金属层13贯穿所述介质层9与所述栅极多晶硅层8连接形成栅极。所述第二金属层13不与所述第一金属层12连接。
形成于所述衬底1下表面的第三金属14，所述第三金属14与所述衬底1连接形成漏极。
以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，提出了一种在栅极集成静电保护结构的功率器件芯片，避免了常规功率器件需要通过封装和保护器件连接的方法，缩小了器件面积，减少了封装制造成本，提高了产品可靠性，同时，静电防护结构采用外延方式形成，漏电流小。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种功率器件的制作方法，其特征在于，包括：
提供第一导电类型的衬底；
在所述衬底上表面形成第一导电类型的第一外延层；
在所述第一外延层上表面形成第一导电类型的第二外延层，所述第二外延层的离子浓度高于所述第一外延层；
在所述第二外延层上表面形成第二导电类型的第三外延层，所述第三外延层的离子浓度高于所述第一外延层；
刻蚀所述第二外延层和所述第三外延层，形成防静电结构；
在所述第一外延层上表面形成源区；
在所述第一外延层上表面形成栅极氧化硅层；
在所述栅极氧化硅层上表面形成栅极多晶硅层；
在所述第一外延层上表面形成介质层，使所述栅极氧化硅层、所述栅极多晶硅层以及所述防静电结构位于所述介质层内；
在所述介质层内形成多晶硅通道，所述多晶硅通道将所述栅极多晶硅层与所述防静电结构连接；
在所述介质层上表面形成第一金属层及第二金属层，所述第一金属层贯穿所述介质层与源区连接形成源极，所述第二金属层贯穿所述介质层与所述栅极多晶硅层连接形成栅极；
在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。
2.如权利要求1所述的功率器件的制作方法，其特征在于，刻蚀所述第二外延层和所述第三外延层，形成防静电结构具体包括：去除部分区域的所述第二外延层和所述第三外延层以露出所述部分区域的所述第一外延层，保留的所述第二外延层和所述第三外延层形成所述防静电结构。
3.如权利要求1所述的功率器件的制作方法，其特征在于，所述防静电结构包括多个所述第二外延层和多个所述第三外延层，所述第二外延层和所述第三外延层间隔设置。
4.如权利要求1至3任一项所述的功率器件的制作方法，其特征在于，在所述第一外延层上表面形成源区具体包括：
在所述第一外延层上表面通过离子注入工艺形成第一导电类型的所述源区，所述源区的一端与所述栅极氧化硅层连接。
5.如权利要求4所述的功率器件的制作方法，其特征在于，在所述第一外延层上表面形成源区之前，所述方法还包括：在所述第一外延层上表面通过离子注入工艺形成第二导电类型的降阻区；
在所述第一外延层上表面形成源区还包括，所述源区的另一端与所述降阻区连接。
6.如权利要求1所述的功率器件的制作方法，其特征在于，形成所述多晶硅通道具体包括：
光刻所述介质层形成介质孔；
在所述介质孔内填充所述多晶硅，使所述多晶硅通道将所述栅极多晶硅层与所述防静电结构连接；
在所述多晶硅通道上表面填充介质层。
7.一种功率器件，其特征在于，包括：
第一导电类型的衬底；
形成于所述衬底上表面的第一导电类型的第一外延层；
防静电结构，包括第一导电类型的第二外延层及第二导电类型的第三外延层，所述第二外延层的离子浓度高于所述第一外延层，所述第三外延层的离子浓度高于所述第一外延层；
形成于所述第一外延层上表面的源区；
形成于所述第一外延层上表面的栅极氧化硅层；
形成于所述栅极氧化硅层上表面的栅极多晶硅层；
形成于所述第一外延层上方的介质层，使所述栅极氧化硅层、所述栅极多晶硅层以及所述防静电结构位于所述介质层内；
连接所述栅极多晶硅层与所述防静电结构的多晶硅通道；
形成于所述介质层上表面的第一金属层及第二金属层，所述第一金属层贯穿所述介质层与源区连接形成源极，所述第二金属层贯穿所述介质层与所述栅极多晶硅层连接形成栅极；
形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。
8.如权利要求7所述的功率器件，其特征在于，所述防静电结构包括多个所述第二外延层和所述第三外延层，所述第二外延层和所述第三外延层间隔设置。
9.如权利要求7至8任一项所述的功率器件，其特征在于，所述源区的一端与所述栅极氧化硅层连接。
10.如权利要求9所述的功率器件，其特征在于，所述功率器件还包括通过离子注入工艺形成于所述第一外延层的第二导电类型的降阻区，所述源区的另一端与所述降阻区连接。
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