CN113690231A - 一种浪涌防护芯片及其制备方法 - Google Patents

Abstract

本发明公开了浪涌防护芯片，包括衬底、形成在衬底上的第一外延层、第一外延层上的第一注入区、第一注入区上的第二注入区、第二注入区上的第二外延层、自第二外延层延伸至第一外延层内的第一沟槽，第一沟槽填充氧化硅，位于第一沟槽之间与第一沟槽侧壁连接的第二沟槽、第二沟槽内填充第三外延层，形成在第二沟槽内的第三注入区、第二外延层内的第四注入区，形成在第二外延层、第一沟槽、第二沟槽上的介质层，在介质层上并对应设置在第三注入区上的第一接触孔、第四注入区上的第二接触孔、介质层上并填充第一接触孔、第二接触孔的第一金属层，及形成在衬底下的第二金属层。本发明还提供浪涌防护芯片制备方法，降低寄生电容和高频电路信号衰减。

Description

一种浪涌防护芯片及其制备方法

技术领域

本发明属于半导体芯片制造工艺技术领域，具体涉及一种浪涌防护芯片及其制备方法。

背景技术

浪涌防护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等特点，因而在电压瞬变和浪涌防护上得到了广泛的应用。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，这样使得浪涌防护芯片的浪涌放电通路和自身的钳位电压很难保护敏感电路不受浪涌的冲击，由于电子器件中通常存在静电放电和其他一些电压浪涌形式随机出现的瞬态电压，使得高频电路信号易受到干扰，降低了浪涌保护芯片的工作性能。

发明内容

有鉴于此，本发明提供了一种可以降低寄生电容、降低高频电路信号衰减的浪涌防护芯片及其制备方法，来解决上述存在的技术问题，具体采用以下技术方案来实现。

第一方面，本发明提供了一种浪涌防护芯片，包括：

第一导电类型的衬底；

形成在所述衬底的上表面的第二导电类型的第一外延层；

形成在所述第一外延层上的第二导电类型的第一注入区；

形成在所述第一注入区上的第一导电类型的第二注入区；

形成在所述第二注入区上的第一导电类型的第二外延层；

自所述第二外延层延伸至所述第一外延层内并间隔排列的第一沟槽；所述第一沟槽内填充氧化硅；

位于所述第一沟槽之间并与所述第一沟槽的侧壁连接的第二沟槽，所述第二沟槽内填充第二导电类型的第三外延层；

形成在所述第二沟槽内的第一导电类型的第三注入区、形成在所述第二外延层内的第一导电类型的第四注入区，所述第三注入区关于所述第四注入区对称排列；

形成在所述第二外延层、所述第一沟槽、所述第二沟槽上的介质层，形成在所述介质层上并对应设置在所述第三注入区上的第一接触孔、所述第四注入区上的第二接触孔，形成在所述介质层上并填充所述第一接触孔、所述第二接触孔的第一金属层，以及形成在所述衬底的下表面的第二金属层。

作为上述技术方案的进一步改进，所述第三外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第三注入区、所述第四注入区的离子浓度大于所述第二注入区的离子浓度。

作为上述技术方案的进一步改进，所述第二沟槽的深度小于所述第一沟槽的深度，所述第一沟槽垂直于所述衬底的投影面积大于所述第二沟槽垂直于所述衬底的投影面积。

作为上述技术方案的进一步改进，所述第四注入区垂直于所述衬底的投影面积大于所述第三注入区垂直于所述衬底的投影面积。

第二方面，本发明还提供了一种浪涌防护芯片的制备方法，包括以下步骤：

提供第一导电类型的衬底；

在所述衬底的上表面形成第二导电类型的第一外延层；

在所述第一外延层上的第二导电类型的第一注入区，在所述第一注入区上形成第一导电类型的第二注入区，以及在所述第二注入区上形成第一导电类型的第二外延层；

自所述第二外延层延伸至所述第一外延层内并间隔排列的第一沟槽，在所述第一沟槽内填充氧化硅，刻蚀形成位于所述第一沟槽之间并与所述第一沟槽的侧壁连接的第二沟槽，所述第二沟槽内填充第二导电类型的第三外延层；

在所述第二沟槽内形成第一导电类型的第三注入区、所述第二外延层内的第一导电类型的第四注入区，所述第三注入区关于所述第四注入区对称排列；

在所述第二外延层、所述第一沟槽、所述第二沟槽上形成介质层，在所述介质层上形成对称设置在所述第三注入区上的第一接触孔、所述第四注入区上的第二接触孔，在所述介质层上形成填充所述第一接触孔、所述第二接触孔的第一金属层，以及在所述衬底的下表面形成第二金属层。

作为上述技术方案的进一步改进，采用干法刻蚀形成所述第一沟槽和所述第二沟槽，所述第一沟槽的深度大于所述第二沟槽的深度。

作为上述技术方案的进一步改进，所述第一沟槽垂直于所述衬底的投影面积大于所述第二沟槽垂直于所述衬底的投影面积。

作为上述技术方案的进一步改进，所述第三外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第三注入区、所述第四注入区的离子浓度大于所述第二注入区的离子浓度。

作为上述技术方案的进一步改进，所述第一导电类型为P型，所述第二导电类型为N型，所述第三外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第三注入区、所述第四注入区的离子浓度大于所述第二注入区的离子浓度。

本发明提供了一种浪涌防护芯片及其制备方法，具有以下有益效果：

通过在衬底上形成导电类型与衬底不同的第一外延层，第一外外延层上依次形成两个导电类型不同的注入区即第一注入区和第二注入区，第一注入区和第二注入区形成PN结可以保证PN结界面质量，从而降低了器件的漏电，第二注入区上形成与第二注入区导电类型相同的第二外延层便于后续形成深沟槽即自第二外延层延伸至第一外延层内的第一沟槽，第一沟槽内填充氧化硅可以作为隔离沟槽，可以减少器件内部的放电密度。在第一沟槽之间制备形成第二沟槽，第二沟槽和第一沟槽的侧壁连接，在器件内可以形成多个支路，以提高浪涌防护能力即耐压性能，未额外增加芯片面积，提高了芯片的集成度，同时也降低了器件的制造成本。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的浪涌防护芯片的制备方法流程图；

图2至图10为本发明实施例提供的浪涌防护芯片的制备方法的过程图；

图11为本发明实施例提供的浪涌防护芯片的等效电路图。

主要元件符号说明如下：

1-浪涌防护芯片；10-衬底；11-第一外延层；12-第一注入区；13-第二注入区；14-第二外延层；15-第一沟槽；16-氧化硅；17-第二沟槽；18-第三外延层；20-第三注入区；21-第四注入区；22-介质层；23-第一接触孔；24-第二接触孔；25-第一金属层；26-第二金属层，30-二极管。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

参阅图1、图2至图10，本发明还提供了一种浪涌防护芯片的制备方法，包括以下步骤：

S10：提供第一导电类型的衬底10；

S20：在所述衬底10的上表面形成第二导电类型的第一外延层11；

S30：在所述第一外延层上11的第二导电类型的第一注入区12，在所述第一注入区12上形成第一导电类型的第二注入区13，以及在所述第二注入区13上形成第一导电类型的第二外延层14；

S40：自所述第二外延层14延伸至所述第一外延层11内并间隔排列的第一沟槽15，在所述第一沟槽15内填充氧化硅16，刻蚀形成位于所述第一沟槽15之间并与所述第一沟槽15的侧壁连接的第二沟槽17，所述第二沟槽17内填充第二导电类型的第三外延层18；

S50：在所述第二沟槽17内形成第一导电类型的第三注入区20、所述第二外延层14内的第一导电类型的第四注入区21，所述第三注入区20关于所述第四注入区21对称排列；

S60：在所述第二外延层14、所述第一沟槽15、所述第二沟槽17上形成介质层22，在所述介质层22上形成对称设置在所述第三注入区20上的第一接触孔23、所述第四注入区21上的第二接触孔24，在所述介质层22上形成填充所述第一接触孔23、所述第二接触孔24的第一金属层25，以及在所述衬底10的下表面形成第二金属层26。

本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，第一导电类型为P型，第二导电类型为N型，在本实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下可以不再赘述。

需要说明的是，衬底10为集成电路中的载体，衬底10起到支撑的作用，衬底10也参与集成电路的工作。衬底10可以为硅衬底，也可以为蓝宝石衬底，还可以为碳化硅衬底。优选衬底10为硅衬底，这是因为硅衬底材料具有低成本、大尺寸和可导电的特点，避免了边缘效应，能够大幅提高良率。衬底10为第一导电类型即P型。采用干法刻蚀形成所述第一沟槽15和所述第二沟槽17，所述第一沟槽15的深度大于所述第二沟槽17的深度。第一沟槽15的底部在第一外延层11内，可以保证第一注入区12、第二注入区13和第二外延层14被割断，第一沟槽15为隔离沟槽并填充氧化硅16，可以减小器件寄生电容。所述第一沟槽15垂直于所述衬底10的投影面积大于所述第二沟槽17垂直于所述衬底10的投影面积。所述第三外延层18的掺杂浓度大于所述第一外延层11的掺杂浓度，所述第三注入区20、所述第四注入区21的离子浓度大于所述第二注入区16的离子浓度。第一沟槽15和第二沟槽17的两者侧壁连接，第二沟槽17内填充第二导电类型的第三外延层18，可以使器件内部形成多条保护电路，以提高器件的耐压性能。第二沟槽17内填充第二导电类型的第三外延层18，采用离子注入形成第一注入区12和第二注入区13以形成PN结，离子注入是先把杂质原子变成电离的杂质离子，然后杂质的离子流在极强的电场下高速地射向硅片，并进入硅片内部，电场强度越强，杂质离子射入硅片就越深，离子流密度越大，轰击硅片的时间越长，则进入硅片的杂质就越多，因此，适当控制电场强度、离子流密度和轰击时间，就可精确地得到所要求的结深和杂志浓度的PN结，离子注入还可以任意改变半导体内的杂质分布，一定程度上保证了PN结界面质量。

下面参阅附图，以对上述浪涌防护芯片的制备方法加以详细阐述。

参阅图2，执行上述步骤S10和S20，具体为：提供第一导电类型的衬底10，在衬底10的上表面形成第二导电类型的第一外延层11，其中，可以在衬底10的上表面使用外延生长，也可以通过离子注入和/或扩散的方法在衬底10的上表面形成第一外延层11。具体的，外延或扩散的方法包括沉积工艺，在本发明的一些实施例中，可以使用沉积工艺在衬底的上表面形成第一外延层11，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种，本实施例优选的，在衬底10上使用化学气相沉积形成第一外延层11，化学气相沉积包括气相外延工艺，在生产中，化学气相沉积大多使用气相外延工艺，气相沉积工艺可以提高硅材料的完美性，以提高器件的集成度。衬底10的掺杂浓度与第一外延层11的掺杂浓度不同，优选衬底10的掺杂浓度高于第一外延层11的掺杂浓度，使得第一外延层11的电阻率比衬底10的电阻率高，减小寄生电容，从而提升了器件的反向击穿电压。

请参阅图3、图4、图5、图6、图7及图8，执行步骤S30、S40，具体为：先在第一外延层11上通过离子注入第二导电类型的离子即N型离子如磷，之后进行热退火形成第一注入区12即N型注入区，同样的，采用离子注入方法在第一注入区12上进行离子注入第一导电类型的离子即P型离子如硼，之后进行热退火形成第二注入区13。其中，离子注入后退火，加热注入硅片，修复晶格损伤，使杂质原子移动到晶格点，将其激活，高温退火和快速热处理相比，快速热处理更优越，因为快速热处理可以避免长时间的高温导致杂质扩散和减小瞬间增强扩散，本实施例优选快速热退火，以提高器件的制备效率。第二外延层14的制备工艺与第一外延层11相同，但第一外延层11与第二外延层14的导电类型不同。在形成第二外延层14之后，采用干法刻蚀工艺先在第二外延层14的上表面制备掩膜材料，掩膜材料具体位置第一光刻胶，在第一光刻胶上通过刻蚀形成填充第一外延层11、第二注入区13、第一注入区12延伸至第一外延层11的第一沟槽15，再取出第一光刻胶。其中，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易形成自动化、处理过程未引入污染、清洁度高，在本发明的一些实施例中，第一沟槽15的底部与第一外延层11相连接，如，第一沟槽15的底部可以延伸至第一外延层11中，第一沟槽15的底面还可以与衬底10的上表面连接，以保证第一沟槽15的底面与第一外延层11接触，第一沟槽15内填充氧化硅16相当于隔离沟槽。同样的，第二沟槽17与第一沟槽15的制备工艺相同，其制备过程为：在第一沟槽15和第二外延层14的边缘制备掩膜材料，该掩膜材料为第二光刻胶，第二光刻胶间隔排列以形成位于第一沟槽15之间且第一沟槽15的侧壁与第二沟槽17的侧壁连接，第一沟槽17垂直于衬底10的投影面积小于第二沟槽17垂直于衬底10的投影面积，便于在第二沟槽17内填充第二导电类型的第三外延层18，第三外延层18的掺杂浓度大于第一外延层11的掺杂浓度，可以降低器件漏电，使放电结构采用沟槽形成，可以提高放电密度。

请参阅图9，执行步骤S50，采用离子注入的方法在第二沟槽17形成第一导电类型的第三注入区20，第三注入区20的掺杂浓度大于第二注入区13的掺杂浓度，第二外延层14内采用离子注入形成第四注入区21，其中，第三注入区20和第四注入区21是同时形成的，且第三注入区20关于第四注入区21对称排列，第四注入区21垂直于衬底10的投影面积大于第三注入区20垂直于衬底10的投影面积，第四注入区21的掺杂浓度大于第二注入区13的掺杂浓度。第三注入区20、第三外延层18、第一外延层11和衬底10形成一条支路，第四注入区21、第二外延层14、第二注入区13、第一注入区12、第一外延层11和衬底10形成另一条支路，以提高浪涌防护芯片1的工作性能。

请参阅图10，执行步骤S60，具体为：在第二外延层14、第一沟槽15、第二沟槽17上采用介质层生长的工艺形成介质层22，之后采用干法刻蚀技术形成介质层22，同样的，采用干法刻蚀技术在对应第三注入区20和第四注入区21的上表面制备形成第一接触孔23、第二接触孔24，第一接触孔23的尺寸小于第二接触孔24的尺寸，第一金属层25和第二金属层26可以采用磁控溅射技术沉积金属铝，第一金属层25和第二金属层26可以作为电极。其中，介质层22为绝缘层，介质层22可以使用溅射或热氧化形成，介质层22可以作为保护层，可以将其作为器件的层间绝缘层。

以下结合图10和图11为本发明实施例提供的浪涌防护芯片及其等效电路图进行详细说明。

本发明提供了一种浪涌保护芯片1，包括：

第一导电类型的衬底10；

形成在所述衬底10的上表面的第二导电类型的第一外延层11；

形成在所述第一外延层11上的第二导电类型的第一注入区12；

形成在所述第一注入区12上的第一导电类型的第二注入区13；

形成在所述第二注入区13上的第一导电类型的第二外延层14；

自所述第二外延层14延伸至所述第一外延层11内并间隔排列的第一沟槽15；所述第一沟槽15内填充氧化硅16；

位于所述第一沟槽15之间并与所述第一沟槽15的侧壁连接的第二沟槽17，所述第二沟槽17内填充第二导电类型的第三外延层18；

形成在所述第二沟槽17内的第一导电类型的第三注入区20、形成在所述第二外延层14内的第一导电类型的第四注入区21，所述第三注入区20关于所述第四注入区21对称排列；

形成在所述第二外延层14、所述第一沟槽15、所述第二沟槽17上的介质层22，形成在所述介质层22上并对应设置在所述第三注入区20上的第一接触孔23、所述第四注入区21上的第二接触孔24，形成在所述介质层22上并填充所述第一接触孔23、所述第二接触孔24的第一金属层25，以及形成在所述衬底10的下表面的第二金属层26。

参阅图10，本实施例中，所述第三外延层18的掺杂浓度大于所述第一外延层11的掺杂浓度，所述第三注入区20、所述第四注入区21的离子浓度大于所述第二注入区13的离子浓度。所述第二沟槽17的深度小于所述第一沟槽15的深度，所述第一沟槽15垂直于所述衬底10的投影面积大于所述第二沟槽17垂直于所述衬底10的投影面积。所述第四注入区21垂直于所述衬底10的投影面积大于所述第三注入区20垂直于所述衬底10的投影面积，第一沟槽15和第二沟槽17的数量相同均为两个。

需要说明的是，浪涌防护芯片1可以是双向多路用于电源管理和电源转换系统的防护芯片，使用简单工艺集成就能实现多路路双向保护电路并联。通过隔离沟槽减小了器件的寄生电容，能够满足高频率器件的保护需求。深沟槽填充N型外延，离子注入形成PN结，保证了PN结界面质量，降低了器件漏电。放电结构采用沟槽形式，提高了放电密度，降低了器件制造成本。另外，浪涌防护芯片通过改变放电通路和自身的钳位电压来起到电路保护作用，本发明的浪涌防护芯片1可以节省芯片面积，提高了更高的抗浪涌能力。

参阅图11，图11为浪涌防护芯片内部的等效电路图，第一导电类型为

第一导电类型的第三注入区20、第二导电类型的第三外延层18、第二导电类型的第一外延层11和第一导电类型的衬底10形成P-N-N-P即两个反接的PN结，这两个PN结构成两个二极管30。第一导电类型的第四注入区21、第一导电类型的第二外延层14、第一导电类型的第二注入区13、第二导电类型的第一注入区12、第二导电类型的第一外延层11和第一导电类型的衬底10也形成两个反接的PN结，共形成三条支路，实现高频电路中浪涌防护芯片1以低电容的形式进行保护，减少寄生电容对电路的干扰，降低高频电路信号的衰减。

本发明提供了一种浪涌防护芯片及其制备方法，通过在衬底10上形成导电类型与衬底10不同的第一外延层11，第一外外延层11上依次形成两个导电类型不同的注入区即第一注入区12和第二注入区13，第一注入区12和第二注入区13形成PN结可以保证PN结界面质量，从而降低了器件的漏电，第二注入区13上形成与第二注入区13导电类型相同的第二外延层14便于后续形成深沟槽即自第二外延层14延伸至第一外延层11内的第一沟槽15，第一沟槽15内填充氧化硅16可以作为隔离沟槽，可以减少器件内部的放电密度。在第一沟槽15之间制备形成第二沟槽17，第二沟槽17和第一沟槽15的侧壁连接，在器件内可以形成多个支路，以提高浪涌防护能力即耐压性能，未额外增加芯片面积，提高了芯片的集成度，同时也降低了器件的制造成本。

在这里示出和描述的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制，因此，示例性实施例的其他示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (9)

1.一种浪涌防护芯片，其特征在于，包括：

第一导电类型的衬底；

形成在所述衬底的上表面的第二导电类型的第一外延层；

形成在所述第一外延层上的第二导电类型的第一注入区；

形成在所述第一注入区上的第一导电类型的第二注入区；

形成在所述第二注入区上的第一导电类型的第二外延层；

自所述第二外延层延伸至所述第一外延层内并间隔排列的第一沟槽；所述第一沟槽内填充氧化硅；

位于所述第一沟槽之间并与所述第一沟槽的侧壁连接的第二沟槽，所述第二沟槽内填充第二导电类型的第三外延层；

形成在所述第二沟槽内的第一导电类型的第三注入区、形成在所述第二外延层内的第一导电类型的第四注入区，所述第三注入区关于所述第四注入区对称排列；

形成在所述第二外延层、所述第一沟槽、所述第二沟槽上的介质层，形成在所述介质层上并对应设置在所述第三注入区上的第一接触孔、所述第四注入区上的第二接触孔，形成在所述介质层上并填充所述第一接触孔、所述第二接触孔的第一金属层，以及形成在所述衬底的下表面的第二金属层。

2.根据权利要求1所述的浪涌防护芯片，其特征在于，所述第三外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第三注入区、所述第四注入区的离子浓度大于所述第二注入区的离子浓度。

3.根据权利要求1所述的浪涌防护芯片，其特征在于，所述第二沟槽的深度小于所述第一沟槽的深度，所述第一沟槽垂直于所述衬底的投影面积大于所述第二沟槽垂直于所述衬底的投影面积。

4.根据权利要求1所述的浪涌防护芯片，其特征在于，所述第四注入区垂直于所述衬底的投影面积大于所述第三注入区垂直于所述衬底的投影面积。

5.一种浪涌防护芯片的制备方法，其特征在于，包括以下步骤：

提供第一导电类型的衬底；

在所述衬底的上表面形成第二导电类型的第一外延层；

在所述第一外延层上的第二导电类型的第一注入区，在所述第一注入区上形成第一导电类型的第二注入区，以及在所述第二注入区上形成第一导电类型的第二外延层；

自所述第二外延层延伸至所述第一外延层内并间隔排列的第一沟槽，在所述第一沟槽内填充氧化硅，刻蚀形成位于所述第一沟槽之间并与所述第一沟槽的侧壁连接的第二沟槽，所述第二沟槽内填充第二导电类型的第三外延层；

在所述第二沟槽内形成第一导电类型的第三注入区、所述第二外延层内的第一导电类型的第四注入区，所述第三注入区关于所述第四注入区对称排列；

在所述第二外延层、所述第一沟槽、所述第二沟槽上形成介质层，在所述介质层上形成对称设置在所述第三注入区上的第一接触孔、所述第四注入区上的第二接触孔，在所述介质层上形成填充所述第一接触孔、所述第二接触孔的第一金属层，以及在所述衬底的下表面形成第二金属层。

6.根据权利要求5所述的浪涌防护芯片的制备方法，其特征在于，采用干法刻蚀形成所述第一沟槽和所述第二沟槽，所述第一沟槽的深度大于所述第二沟槽的深度。

7.根据权利要求5所述的浪涌防护芯片的制备方法，其特征在于，所述第一沟槽垂直于所述衬底的投影面积大于所述第二沟槽垂直于所述衬底的投影面积。

8.根据权利要求5所述的浪涌防护芯片的制备方法，其特征在于，所述第三外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第三注入区、所述第四注入区的离子浓度大于所述第二注入区的离子浓度。

9.根据权利要求5所述的浪涌防护芯片的制备方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述第三外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第三注入区、所述第四注入区的离子浓度大于所述第二注入区的离子浓度。

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