CN109360822B - 一种瞬态电压抑制器及其制作方法 - Google Patents
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Abstract
本发明提供一种瞬态电压抑制器及其制作方法，包括：在第一导电类型的衬底中形成第一沟槽和第二沟槽；形成第二导电类型的外延层，包括形成于所述衬底上表面的第一部分，以及分别形成于所述第一沟槽和所述第二沟槽内形成的第二部分；在所述衬底和所述外延层交界处形成覆盖所述第一沟槽和所述第二沟槽上表面，以及所述第一沟槽和所述第二沟槽之间的所述衬底上表面的第一介质层；在所述衬底内形成覆盖所述第一沟槽下表面的第二介质层以及覆盖所述第二沟槽下表面的第三介质层，所述第二介质层和所述第三介质层分别沿着相互背离的方向延伸至所述外延层边缘；在所述外延层上表面形成第一电极；在所述衬底下表面形成第二电极，从而降低了器件制造成本。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种瞬态电压抑制器及其制作方法。
背景技术
瞬态电压抑制器(TVS，即Transient Voltage Suppressor)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容TVS适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。
静电放电(ESD，Electro-Static discharge)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
目前常用的沟槽瞬态电压抑制器只能实现单向保护，如果需要进行双向保护需要将多个瞬态电压抑制器串联或并联在一起，增大了器件面积和制造成本。
发明内容
本发明正是基于上述问题，提出了一种瞬态电压抑制器及其制作方法，能够简化工艺，从而极大地降低了器件制造成本。
有鉴于此，本发明实施例一方面提出了一种瞬态电压抑制器，该瞬态电压抑制器包括：
第一导电类型的衬底；
第一沟槽和第二沟槽，形成于所述衬底中；
第二导电类型的外延层，包括形成于所述衬底上表面的第一部分，以及分别形成于所述第一沟槽和所述第二沟槽内的第二部分；
第一介质层，注入形成于所述衬底和所述外延层交界处并覆盖所述第一沟槽和所述第二沟槽的上表面，以及所述第一沟槽和所述第二沟槽之间的所述衬底的上表面；
第二介质层和第三介质层，分别注入形成于所述衬底内并覆盖所述第一沟槽和所述第二沟槽的下表面，所述第二介质层和所述第三介质层分别沿着相互背离的方向延伸至所述外延层的边缘；
第一电极，形成于所述外延层的上表面并与所述外延层连接；
第二电极，形成于所述衬底的下表面并与所述衬底连接。
进一步地，所述第一介质层完全覆盖所述第一沟槽和所述第二沟槽的上表面，并且所述第一介质层的两端延伸出所述第一沟槽和所述第二沟槽的上表面之外。
进一步地，所述第二介质层完全覆盖所述第一沟槽的下表面，并且所述第二介质层在所述外延层内的一端延伸出所述第一沟槽的下表面之外。
进一步地，所述第三介质层完全覆盖所述第二沟槽的下表面，并且所述第三介质层在所述外延层内的一端延伸出所述第二沟槽的下表面之外。
进一步地，所述第一沟槽和所述第二沟槽对称，所述第一介质层和所述第二介质层对称。
本发明实施例另一方面提供一种瞬态电压抑制器的制作方法，该方法包括：
提供第一导电类型的衬底；
在所述衬底中形成第一沟槽和第二沟槽；
形成第二导电类型的外延层，所述外延层包括形成于所述衬底上表面的第一部分，以及分别形成于所述第一沟槽内和所述第二沟槽内形成的第二部分；
在所述衬底和所述外延层交界处注入形成覆盖所述第一沟槽和所述第二沟槽的上表面，以及所述第一沟槽和所述第二沟槽之间的所述衬底的上表面的第一介质层；
在所述衬底内注入形成覆盖所述第一沟槽的下表面的第二介质层以及覆盖所述第二沟槽的下表面的第三介质层，所述第二介质层和所述第三介质层分别沿着相互背离的方向延伸至所述外延层的边缘；
在所述外延层的上表面形成与所述外延层连接的第一电极；
在所述衬底的下表面形成与所述衬底连接的第二电极。
进一步地，所述第一介质层完全覆盖所述第一沟槽和所述第二沟槽的上表面，并且所述第一介质层的两端延伸出所述第一沟槽和所述第二沟槽的上表面之外。
进一步地，所述第二介质层完全覆盖所述第一沟槽的下表面，并且所述第二介质层在所述外延层内的一端延伸出所述第一沟槽的下表面之外。
进一步地，所述第三介质层完全覆盖所述第二沟槽的下表面，并且所述第三介质层在所述外延层内的一端延伸出所述第二沟槽的下表面之外。
进一步地，所述第一沟槽和所述第二沟槽对称，所述第一介质层和所述第二介质层对称。
本发明实施例的技术方案通过提供第一导电类型的衬底；在所述衬底中形成第一沟槽和第二沟槽；形成第二导电类型的外延层，所述外延层包括形成于所述衬底上表面的第一部分，以及分别形成于所述第一沟槽内和所述第二沟槽内形成的第二部分；在所述衬底和所述外延层交界处注入形成覆盖所述第一沟槽和所述第二沟槽的上表面，以及所述第一沟槽和所述第二沟槽之间的所述衬底的上表面的第一介质层；在所述衬底内注入形成覆盖所述第一沟槽的下表面的第二介质层以及覆盖所述第二沟槽的下表面的第三介质层，所述第二介质层和所述第三介质层分别沿着相互背离的方向延伸至所述外延层的边缘；在所述外延层的上表面形成与所述外延层连接的第一电极；在所述衬底的下表面形成与所述衬底连接的第二电极。本发明能够简化工艺，从而极大地降低了器件制造成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的一个实施例提供的瞬态电压抑制器的制作方法的流程示意图；
图2是本发明的一个实施例提供的瞬态电压抑制器的结构示意图；
图3至图6是本发明的一个实施例提供的瞬态电压抑制器的制作方法步骤的结构示意图；
图7是本发明的一个实施例提供的瞬态电压抑制器结构的等效电路图；
图中：1、衬底；2、第一沟槽；3、第二沟槽；4、外延层；41、第一部分；42、第二部分；5、第一介质层；6、第二介质层；7、第三介质层；8、第一电极；9、第二电极；a1、第一二极管；a2、第二二极管；a3、第三二极管；b1、第四二极管；b2、第五二极管；b3、第六二极管。
具体实施方式
以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
以下结合图1至图7对本发明实施例提供的一种瞬态电压抑制器及其制作方法进行详细说明。
下面参阅附图，对本发明实施例一种瞬态电压抑制器的制作方法加以详细阐述。
如图1和图2所示，该瞬态电压抑制器的制作方法包括：
步骤S01：提供第一导电类型的衬底1；在所述衬底1中形成第一沟槽2和第二沟槽3；
步骤S02：形成第二导电类型的外延层4，所述外延层4包括形成于所述衬底1上表面的第一部分41，以及分别形成于所述第一沟槽2内和所述第二沟槽3内形成的第二部分42；
步骤S03：在所述衬底1和所述外延层4交界处注入形成覆盖所述第一沟槽2和所述第二沟槽3的上表面，以及所述第一沟槽2和所述第二沟槽3之间的所述衬底1的上表面的第一介质层5；
步骤S04：在所述衬底1内注入形成覆盖所述第一沟槽2的下表面的第二介质层6以及覆盖所述第二沟槽3的下表面的第三介质层7，所述第二介质层6和所述第三介质层7分别沿着相互背离的方向延伸至所述外延层4的边缘；
步骤S05：在所述外延层4的上表面形成与所述外延层4连接的第一电极8；在所述衬底1的下表面形成与所述衬底1连接的第二电极9。
本发明在传统瞬态电压抑制器的基础上进行改进提出了一种极低成本的瞬态电压抑制器，大大减少了工艺步骤。本发明实施例通过在所述衬底1中形成所述第一沟槽2和所述第二沟槽3，并在所述衬底1上表面以及所述第一沟槽2内和所述第二沟槽3内形成所述外延层4，注入形成所述第一介质层5、所述第二介质层6以及所述第三介质层7，即可形成双向放电通道，从而降低了器件的寄生电容，同时大大简化了工艺，极大地降低了成本。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
请参阅附图3，执行步骤S01，具体为：提供第一导电类型的衬底1；在所述衬底1中形成第一沟槽2和第二沟槽3。在该步骤中，在所述衬底1上表面制备一层光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露所述第一沟槽2和所述第二沟槽3的全部表面的开口。采用光刻经由掩模的开口进行刻蚀，从而在所述衬底1的暴露表面通过刻蚀形成所述第一沟槽2和所述第二沟槽3，需要说明的是，所述第一沟槽2和所述第二沟槽3为同时刻蚀形成。在刻蚀之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层最终形成所述第一沟槽2和所述第二沟槽3。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在此步骤中所形成的第一沟槽2和第二沟槽3，用于便于在后续步骤中使用填充物进行填充。在本发明的一些实施例中，所述第一沟槽2和所述第二沟槽3的横截面积较大，从而可以通过所述第一沟槽2和所述第二沟槽3形成放电能力较强的放电通道。
请参阅附图2和附图4，执行步骤S02，具体为：形成第二导电类型的外延层4，所述外延层4包括形成于所述衬底1上表面的第一部分41，以及分别形成于所述第一沟槽2内和所述第二沟槽3内形成的第二部分42。在本发明的一些实施例中，所述衬底1例如是单晶硅衬底1，并且掺杂浓度例如为1e15atoms/cm3。其中，在第一导电类型的衬底1上表面生长第一导电类型的外延层4的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法在所述衬底1上表面形成所述外延层4。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述外延层4，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成所述外延层4，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成所述外延层4，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。优选的，所述外延层4和所述衬底1同为硅材料制成，使得所述衬底1和所述外延层4有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。由于自掺杂效应，在外延生长过程中，来自所述衬底1的掺杂剂可以进入所述外延层4中，从而改变外延半导体层的导电性。需要说明的是，形成的外延层4包括所述第一部分41和所述第二部分42，所述外延层4的第一部分41将所述衬底1的上表面覆盖，并设有一定的厚度，所述第二部分42填满所述第一沟槽2内和所述第二沟槽3内。具体地，所述外延层4和所述衬底1的厚度例如为3～10微米。所述外延层4的本征掺杂浓度的范围例如为1e11～1e14atoms/cm。优选的，通过调节从所述衬底1至所述外延层4的掺杂浓度，可以控制所述瞬态电压抑制器保护芯片的导通电压和击穿电压。
请参阅附图5，执行步骤S03，具体为：在所述衬底1和所述外延层4交界处注入形成覆盖所述第一沟槽2和所述第二沟槽3的上表面，以及所述第一沟槽2和所述第二沟槽3之间的所述衬底1的上表面的第一介质层5。需要说明的是，此步骤中，所述第一介质层5在所述衬底1与所述外延层4的交界处通过氧注入然后退火形成，具体地，所述第一介质层5的材料为氧化硅。在后续的掺杂步骤中，由于所述第一介质层5覆盖所述第一沟槽2和所述第二沟槽3的上表面及所述第一沟槽2和所述第二沟槽3之间的所述衬底1的上表面，因此所述第一介质层5将所述外延层4的第一部分41和第二部分42相隔离。另外，所述第一介质层5设有一定的厚度，使得所述第一介质层5起到隔离电流和绝缘的作用。应理解，所述第一介质层5将所述第一部分41和所述第二部分42分别与所述衬底1之间形成的放电通道很好地隔离开来，从而减小了整个瞬态电压抑制器的漏电可能性。
进一步地，所述第一介质层5完全覆盖所述第一沟槽2和所述第二沟槽3的上表面，并且所述第一介质层5的两端延伸出所述第一沟槽2和所述第二沟槽3的上表面之外。在本发明的一些实施例中，所述第一介质层5不仅完全覆盖所述第一沟槽2和所述第二沟槽3的上表面，还向外延伸出所述第一沟槽2和所述第二沟槽3的上表面之外，即延伸到所述外延层4与所述衬底1的交界处，从而可以使得所述第一沟槽2和所述第二沟槽3内的外延层4，即第二部分42中的外延层4，与所述第一部分41中的外延层4很好地隔离开来，保证所述第一部分41中的外延层4和所述第二部分42中的外延层4分别单独与所述衬底1接触，形成多个PN结。
请参阅附图5，执行步骤S04，具体为：在所述衬底1内注入形成覆盖所述第一沟槽2的下表面的第二介质层6以及覆盖所述第二沟槽3的下表面的第三介质层7，所述第二介质层6和所述第三介质层7分别沿着相互背离的方向延伸至所述外延层4的边缘。需要说明的是，此步骤中，所述第二介质层6和所述第三介质层7分别在所述衬底1内通过氧注入然后退火形成，应理解，所述第一介质层5通过在所述硅片的正面进行氧注入形成，所述第二介质层6通过在所述硅片的背面进行氧注入形成，所述硅片的背面为所述衬底1的下表面，所述硅片的正面为所述外延层4的上表面。具体地，所述第二介质层6和所述第三介质层7的材料为氧化硅。在后续的掺杂步骤中，由于所述第二介质层6和所述第三介质层7分别覆盖所述第一沟槽2和所述第二沟槽3的下表面，并分别沿着相互背离的方向延伸至所述外延层4的边缘，因此所述第二介质层6和所述第三介质层7将所述衬底1分成相隔离的几部分，从而可以形成曲折的放电通道。另外，所述第二介质层6和所述第三介质层7设有一定的厚度，使得所述第二介质层6和所述第三介质层7起到隔离电流和保护的作用。应理解，所述第二介质层6和所述第三介质层7将所述第一沟槽2内的外延层4和所述第二沟槽3内的外延层4的左右两侧分别单独与所述衬底1相接触，从而减小了整个瞬态电压抑制器的漏电可能性。
进一步地，所述第二介质层6完全覆盖所述第一沟槽2的下表面，并且所述第二介质层6在所述外延层4内的一端延伸出所述第一沟槽2的下表面之外。具体地，所述第二介质层6不仅完全覆盖所述第一沟槽2的下表面，并且所述第二介质层6的一端沿着与所述第三介质层7相背离的方向延伸至所述衬底1的边缘，另一端还朝着所述第三介质层7的方向延伸出所述第一沟槽2的下表面之外的所述衬底1中，保证所述第一沟槽2的下表面与衬底1相互隔离，并且还将所述第一部分41中的外延层4和所述第一沟槽2中的外延层4包围的所述衬底1的一部分与所述衬底1的下侧相互隔离开来，从而使得所述第一沟槽2的左右两侧分别与所述衬底1形成多个PN结。
进一步地，所述第三介质层7完全覆盖所述第二沟槽3的下表面，并且所述第三介质层7在所述外延层4内的一端延伸出所述第二沟槽3的下表面之外。具体地，所述第三介质层7不仅完全覆盖所述第二沟槽3的下表面，并且所述第三介质层7的一端沿着与所述第二介质层6相背离的方向延伸至所述衬底1的边缘，另一端还朝着所述第二介质层6的方向延伸出所述第二沟槽3的下表面之外的所述衬底1中，保证所述第二沟槽3的下表面沟槽中的外延层4包围的所述衬底1的一部分与所述衬底1的下侧相互隔离开来，从而使得所述第二沟槽3的左右两侧分别与所述衬底1形成多个PN结。应理解，所述第二介质层6与所述第三介质层7相互平行，且所述第二介质层6与所述第三介质层7之间具有一定空隙，从而保证了所述第一沟槽2和所述第二沟槽3之间的所述衬底1的一部分与所述衬底1的下侧保持连通，以及将电流导出所述衬底1的下表面。
请参阅附图6，执行步骤S05，具体地：在所述外延层4的上表面形成与所述外延层4连接的第一电极8；在所述衬底1的下表面形成与所述衬底1连接的第二电极9。在本发明的一些实施例中，通过退火工艺，可以在所述外延层4上表面形成具有一定厚度的第一金属层，且所述第一金属层覆盖所述外延层4的全部上表面，所述第一金属层为所述第一电极8。另外，在所述衬底1的下表面形成于所述衬底1并与所述衬底1连接的第二金属层，所述第二金属层也具有一定厚度，此时所述第二金属层为所述第二电极9。在本发明的另一些实施例中，还可以不限于此，本领域技术人员可以根据实际情况设置不同的第一金属层的厚度。
在本发明的一些实施例中，所述第一金属层用于将所述瞬态电压抑制器的第一电极8连出来，以利于封装时金属引线将所述第一电极8引出。
在本发明的一些实施例中，所述第一金属层和所述第二金属层上面还可以覆盖有钝化层，所述钝化层用于保护所述第一金属层和所述第二金属层，以至于保护整个所述瞬态电压抑制器。
进一步地，所述第一沟槽2和所述第二沟槽3对称，所述第一介质层5和所述第二介质层6对称。在本发明的一些实施例中，所述瞬态电压抑制器的原胞是一个对称的结构，所述具有对称结构的瞬态电压抑制器具体可以有一个原胞，还可以有两个原胞，也可以不限于此。另外，在本发明的另一些实施例中，以在所述衬底1上形成所述第一沟槽2、所述第二沟槽3以及所述外延层4的曲折对称结构为例，但不仅限于此。在工艺上，对称的结构的工艺难度比不对称的结构的工艺难度更低，提高了生产效率。应理解，所述第一沟槽2和所述第二沟槽3对称，所述第二介质层6与所述第三介质层7对称，在工艺上，只需要进行1次外延工艺以及3次氧注入形成氧化层就可完成，不仅如此，在所述衬底1上通过刻蚀形成所述第一沟槽2和所述第二沟槽3，并在所述第一沟槽2和所述第二沟槽3内形成外延层4的第二部分42，所述外延层4的所述第一部分41与所述第二部分42分别与所述衬底1形成曲折的放电通道，便可形成双路双向并联的等效电路，与传统工艺中通过多次外延层或多次注入或多次扩散的繁杂工艺步骤而言，本发明改进的瞬态电压抑制器节省了大量不必要的工艺步骤，提高了生产效率，从而大大地降低了器件制造的成本。在结构上，对称的结构可以减少所述瞬态电压抑制器的缺陷，更容易实现其性能。
如图2所示，本发明实施例提供一种瞬态电压抑制器，所示瞬态电压抑制器包括：
第一导电类型的衬底1；
第一沟槽2和第二沟槽3，形成于所述外延层4内；
第二导电类型的外延层4，包括形成于所述衬底1上表面的第一部分41，以及分别形成于所述第一沟槽2和所述第二沟槽3内的第二部分42；
第一介质层5，注入形成于所述衬底1和所述外延层4交界处并覆盖所述第一沟槽2和所述第二沟槽3的上表面，以及所述第一沟槽2和所述第二沟槽3之间的所述衬底1的上表面；
第二介质层6和第三介质层7，分别注入形成于所述衬底1内并覆盖所述第一沟槽2和所述第二沟槽3的下表面，所述第二介质层6和所述第三介质层7分别沿着相互背离的方向延伸至所述外延层4的边缘；
第一电极8，形成于所述外延层4的上表面并与所述外延层4连接；
第二电极9，形成于所述衬底1的下表面并与所述衬底1连接。
具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。
为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。
具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。
在本发明的一些实施例中，如图2所示，所述瞬态电压抑制器包括第一导电类型的衬底1。具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。优选的，所述衬底1的掺杂浓度高于所述外延层4的掺杂浓度，所述衬底1与所述外延层4分别为不同导电类型的半导体结构，因此所述衬底1和所述外延层4之间形成了PN结。
目前的瞬态电压抑制器大部分仅仅适合于在一个芯片中形成单通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，则需要分别在各自的芯片中形成一个通道单元，然后经由键合引线，将各个芯片彼此电连接以形成阵列。芯片之间的键合引线导致封装成本增加，并且引入引线电阻和寄生电容，使得半导体器件的可靠性降低。
综上所述，所述瞬态电压抑制器整体结构对称且为第一原胞。
请参阅图7所示的瞬态电压抑制器结构的等效电路图。当向所述第一电极8和所述第二电极9正向通电时，所述电流从所述第一电极8流向所述第二电极9；另外，当向所述第一电极8和所述第二电极9反向通电时，所述电流从所述第二电极9流向所述第一电极8。需要说明的是，以下形成的PN结的正向和反向均以第一导电类型设为N型，所述第二导电类型设为P型为本发明的一个实施例来进行判断，但并不对此限定。当通入正向电压时，由于所述第一介质层5、所述第二介质层6以及所述第三介质层7的隔离保护作用，因此整个瞬态电压抑制器的器件中形成了对称曲折的放电通路。所述外延层4的第一部分41与其相接触的衬底1之间的交界处形成了正偏的PN结，从而形成了正向的第一二极管a1。另外，所述第一沟槽2内的外延层4的一侧与所述衬底1相接触，形成反偏的PN结，从而形成反向的第二二极管a2，所述第一沟槽2内的外延层4的另一侧与所述衬底1的另一部分相接触，形成正偏的PN结，从而形成正向的第三二极管a3。在等效电路中，所述第一二极管a1、所述第二二极管a2以及所述第三二极管a3串联，形成了一路3个二极管串联的双向的放电通道。由于所述第二沟槽3与所述第三介质层7分别与所述第一沟槽2和所述第二介质层6对称，因此，同时所述第一部分41中的外延层4与其相接触的界面处形成了正偏的PN结，从而形成了正向的第四二极管b1。另外，所述第二沟槽3内的外延层4的一侧与所述衬底1相接触，形成反偏的PN结，从而形成反向的第五二极管b2，所述第二沟槽3内的外延层4的另一侧与所述衬底1的另一部分相接触，形成正偏的PN结，从而形成正向的第六二极管a3。在等效电路中，所述第一二极管b1、所述第二二极管b2以及所述第三二极管b3串联，形成了另一路3个二极管串联的双向的放电通道。上述两路放电通道并联，形成了两路并联的双向等效电路，不仅降低了器件的寄生电容，还大大节省了大量工艺步骤，提高了工作效率。
应理解，所述第一二极管a1、所述第二二极管a2、所述第三二极管a3分别与所述第四二极管b1、所述第五二极管b2、第六二极管b3对称，从而可以更大程度地降低器件的寄生电容。
需要说明的是，由于所述瞬态电压抑制器整体结构对称且为第一原胞。为方便说明，本发明实施例以所述第一原胞为例，具体描述所述瞬态电压抑制器的结构，但不仅限于此，本领域技术人员可以根据实际情况确定所述瞬态电压抑制器的原胞的具体结构，例如，在所述衬底1内分别刻蚀形成第一沟槽、第二沟槽以及第三沟槽，从而形成三路双向等效电路(图未示)。
以上结合附图详细说明了本发明实施例的技术方案，本发明实施例在传统瞬态电压抑制器的基础上进行改进提出了一种通过工艺改进形成的一种极低成本的瞬态电压抑制器，通过在所述衬底1内分别刻蚀形成所述第一沟槽2和所述第二沟槽3，并在所述衬底1上表面以及所述第一沟槽2和所述第二沟槽3内形成所述外延层4，以及注入形成所述第一介质层5和所述第二介质层6以及所述第三介质层7，而形成了具有二极管串并联的并联放电支路，简化了许多工艺步骤，从而提高了生产效率，极大地减少了器件制造的成本。另外，改进后的瞬态电压抑制器由于结构对称，还能够最大程度地降低器件的寄生电容，使得所述瞬态电压抑制器的保护特性和可靠性都得到了提升。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种瞬态电压抑制器，其特征在于，包括：
第一导电类型的衬底；
第一沟槽和第二沟槽，形成于所述衬底中；
第二导电类型的外延层，包括形成于所述衬底上表面的第一部分，以及分别形成于所述第一沟槽和所述第二沟槽内的第二部分；
第一介质层，注入形成于所述衬底和所述外延层交界处并覆盖所述第一沟槽和所述第二沟槽的上表面，以及所述第一沟槽和所述第二沟槽之间的所述衬底的上表面；
第二介质层和第三介质层，分别注入形成于所述衬底内并覆盖所述第一沟槽和所述第二沟槽的下表面，所述第二介质层和所述第三介质层分别沿着相互背离的方向延伸至所述外延层的边缘；
第一电极，形成于所述外延层的上表面并与所述外延层连接；
第二电极，形成于所述衬底的下表面并与所述衬底连接。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一介质层完全覆盖所述第一沟槽和所述第二沟槽的上表面，并且所述第一介质层的两端延伸出所述第一沟槽和所述第二沟槽的上表面之外。
3.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第二介质层完全覆盖所述第一沟槽的下表面，并且所述第二介质层在所述外延层内的一端延伸出所述第一沟槽的下表面之外。
4.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第三介质层完全覆盖所述第二沟槽的下表面，并且所述第三介质层在所述外延层内的一端延伸出所述第二沟槽的下表面之外。
5.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述第一沟槽和所述第二沟槽对称，所述第一介质层和所述第二介质层对称。
6.一种瞬态电压抑制器的制作方法，其包括：
提供第一导电类型的衬底；
在所述衬底中形成第一沟槽和第二沟槽；
形成第二导电类型的外延层，所述外延层包括形成于所述衬底上表面的第一部分，以及分别形成于所述第一沟槽内和所述第二沟槽内形成的第二部分；
在所述衬底和所述外延层交界处注入形成覆盖所述第一沟槽和所述第二沟槽的上表面，以及所述第一沟槽和所述第二沟槽之间的所述衬底的上表面的第一介质层；
在所述衬底内注入形成覆盖所述第一沟槽的下表面的第二介质层以及覆盖所述第二沟槽的下表面的第三介质层，所述第二介质层和所述第三介质层分别沿着相互背离的方向延伸至所述外延层的边缘；
在所述外延层的上表面形成与所述外延层连接的第一电极；
在所述衬底的下表面形成与所述衬底连接的第二电极。
7.根据权利要求6所述的一种瞬态电压抑制器的制作方法，其特征在于，所述第一介质层完全覆盖所述第一沟槽和所述第二沟槽的上表面，并且所述第一介质层的两端延伸出所述第一沟槽和所述第二沟槽的上表面之外。
8.根据权利要求6所述的一种瞬态电压抑制器的制作方法，其特征在于，所述第二介质层完全覆盖所述第一沟槽的下表面，并且所述第二介质层在所述外延层内的一端延伸出所述第一沟槽的下表面之外。
9.根据权利要求6所述的一种瞬态电压抑制器的制作方法，其特征在于，所述第三介质层完全覆盖所述第二沟槽的下表面，并且所述第三介质层在所述外延层内的一端延伸出所述第二沟槽的下表面之外。
10.根据权利要求6所述的一种瞬态电压抑制器的制作方法，其特征在于，所述第一沟槽和所述第二沟槽对称，所述第一介质层和所述第二介质层对称。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20210329 Address after: 325608 Chang Ao village, Yueqing Town, Yueqing City, Zhejiang Applicant after: Zhang Hui Address before: 518000 2113, 21 / F, Tiandi building, 3042 Baoan South Road, Guiyuan street, Luohu District, Shenzhen City, Guangdong Province Applicant before: SHENGSHI YAOLAN (SHENZHEN) TECHNOLOGY Co.,Ltd. |
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| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
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