CN109065533B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件，其包括衬底、形成在衬底上的沟槽、形成在所述沟槽底部的第一导电类型的补偿层、形成在补偿层上的第一氧化层、形成在第一氧化层上的引线层、形成在所述沟槽侧壁的至少一个具有第二导电类型的第一注入区及至少一个具有第一导电类型的第二注入区、第一电极及第二电极，所述第一注入区与所述第二注入区间隔设置，所述沟槽侧壁的顶部为第二注入区，所述第一电极通过所述引线层与所述第一注入区电连接，所述第二电极与所述补偿层电连接。本发明还提供一种半导体器件的制造方法，所述半导体器件既减少了集成面积的浪费，增强了耐压能力降低了制造成本，同时也有利于半导体器件或电路的布局。
Description
技术领域
本发明属于半导体器件制造工艺技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到静电放电(ESD)以及其他一些电压浪涌的影响，甚至导致致命的伤害。瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，由于从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器(TVS)通常用来保护敏感电路受到浪涌的冲击。
基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。具体可以采用防静电二极管来实现。但是由于当前的防静电二极管为平面结构，对于某些器件或电路，若要增加二极管的保护电压，需要串联更多的二极管以实现分压，这对于面积的浪费不可避免，同时也不利于器件或电路的布局。
发明内容
针对现有方法的不足，本发明提供一种半导体器件及其制造方法，提出一种具有垂直结构的串联二极管及其制造工艺，该串联二极管结构及工艺简单，具有耐压性能强的特点，来解决背景技术中的不足。
为实现上述目的，本发明采用以下技术方案。
一种半导体器件，其包括衬底、形成在所述衬底上的沟槽、形成在所述沟槽的底部的第一导电类型的补偿层、形成在所述补偿层上的第一氧化层、形成在所述第一氧化层上的引线层、形成在所述沟槽的侧壁的至少一个具有第二导电类型的第一注入区及至少一个具有第一导电类型的第二注入区、第一电极及第二电极，所述第一注入区与所述第二注入区间隔设置，所述第一注入区通过所述引线层与所述第一电极电连接，所述沟槽的侧壁的顶部为第二注入区，所述第二电极与所述补偿层电连接。
本发明的有益效果为：通过引入底部第一导电类型的补偿层，相当于在沟槽底部额外引入了耐压层，沟槽侧壁依次注入第二导电类型形成第一注入区和第一导电类型形成第二注入区，第一注入区和第二注入区间隔设置相当于形成多个串联二极管，当半导体器件反偏时，将二极管置于半导体器件中实现分压达到防静电的效果。
附图说明
图1为本发明的半导体器件的结构示意图；
图2至图10为本发明的半导体器件的制造方法的过程图；
图11为本发明的半导体器件的制造方法的流程图。
图中：半导体器件1；衬底10；沟槽40；补偿层41；第一氧化层42；引线层43；第一注入区44；第二注入区45；第二氧化层46；第三氧化层47；二极管48；第一电极50；第二电极60。
具体实施方式
下面结合附图和实施例进一步具体说明本发明的技术方案。
请参阅图1，半导体器件1包括衬底10、形成在衬底10上的沟槽40、形成在所述沟槽40的底部的第一导电类型的补偿层41、形成在补偿层41上的第一氧化层42、形成在第一氧化层42上的引线层 43、形成在所述沟槽40侧壁的至少一个具有第二导电类型的第一注入区44及至少一个具有第一导电类型的第二注入区45、第一电极50 及第二电极60，所述第一注入区44与所述第二注入区45间隔设置，所述沟槽40的侧壁的顶部为第二注入区45，所述第一电极50通过所述引线层43与所述第一注入区44电连接，所述第二电极60与所述补偿层41电连接。
本发明通过提供一种半导体器件1，在所述衬底10上形成沟槽 40，在所述沟槽40内形成多个串联二极管48结构，在半导体器件1 反偏时，通过所述引线层43与所述第一电极50连接，所述二极管 48实现分压，从而使半导体器件1达到防静电的效果。
进一步的，所述第二注入区45与所述第一注入区44的注入浓度从沿所述沟槽40的底部到顶部的方向依次增大，使第一注入区44与第二注入区45间隔形成多个结(图未示)。可以理解，由于第一注入区44与第二注入区45导电类型不同，当第一次注入形成的第二注入区45浓度大于第一注入区44时，可以在所述沟槽40侧壁形成PN 结(图未示)，依此类推，多次注入后形成多个PN结(图未示)垂直相连形成串联二极管48。
进一步的，所述半导体器件1还包括形成在所述第一注入区44 及所述第二注入区45上的第二氧化层46、形成在所述衬底10上表面的第三氧化层47。所述第二氧化层46及第三氧化层47间隔设置垂直于所述沟槽40底部，所述半导体器件1的第一电极50位于所述第二氧化层46及所述第三氧化层47上与所述引线层43连接，使所述沟槽40侧壁形成的二极管48通过所述引线层43并联，在有电流通过所述第一电极50时实现分流，同时所述二极管48可以实现分压，使半导体器件1达到防静电的效果。
通过所述沟槽40底部引入第一导电类型的补偿层41，相当于在所述沟槽40底部额外引入了耐压层，在所述沟槽40内高温驱入氧气氧化时，所述补偿层41离子扩散形成面积增大的结构，氧化层起到在沟槽40侧壁离子注入保护P型补偿层41的作用。在所述沟槽40内每次注入之前，需要在所述沟槽40内沉积一层氧化层(图未示)，后一次注入的导电类型与前一次注入的导电类型不同，且后一次注入的剂量大于前一次的剂量，可以理解为做重复步骤淀积氧化层、氧化层回刻和侧壁注入，便于通过所述沟槽40侧壁注入逐渐形成多个结，且该结为PN型间隔排列形成多个串联二极管48。当有电流通过所述第一电极50时，所述沟槽40侧壁两侧的多个串联二极管48结构通过引线层43并联，而所述沟槽40侧壁多个二极管48串联实现分压，达到防静电的效果，同时也有利于半导体器件1或电路的布局。
请参阅图2至图10及图11，本发明还提供一种半导体器件1的制造方法，其具体步骤如下：
S1：提供一个衬底10；
具体的，请参阅2，在本实施方式中，所述衬底10的为材质为硅衬底10，硅为最常见、低廉且性能稳定的半导体材料，在其他实施方式中，所述衬底10的材质还可以为硅衬底、锗衬底或者锗硅衬底等。在本实施方式中，所述衬底10不含掺杂离子，在其他实施方式中，所述衬底10还可为P型或N型的轻掺杂衬底。
S2：在所述衬底10上形成沟槽40；
具体的，请再次参阅图2，形成所述沟槽40的过程可以为：在所述衬底10上形成刻蚀阻挡层(图未示)，然后在刻蚀阻挡层上涂覆光刻胶层(图未示)，之后采用具有所述沟槽40图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽40图形的光刻胶层。以具有所述沟槽40图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在刻蚀阻挡层上刻蚀形成所述沟槽40的图形开口(图未示)。然后以具有所述沟槽40图形开口的刻蚀阻挡层为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被刻蚀阻挡层覆盖的所述衬底10区域，进而在所述衬底10内形成所述沟槽40，所述沟槽40的宽度通常在为1微米～2微米之间。此后可采用化学清洗等方法去除光刻胶层和刻蚀阻挡层。在上述过程中，为了保证曝光精度，还可在光刻胶层和刻蚀阻挡层之间形成抗反射层。
S3：在所述沟槽40的底部注入第一导电类型的补偿层41；
具体的，请参阅图3，向所述沟槽40底部垂直注入第一导电类型形成所述补偿层41，注入剂量在1E15/cm2～2E15/cm2之间。
可以理解，通过在所述沟槽40底部垂直注入第一导电类型，在本实施方式中，注入P型离子形成所述补偿层41，垂直注入可以使注入的杂质较均匀地分布形成一定厚度的补偿层41，所述补偿层41 可以在后续离子注入起到保护所述衬底10的作用。
S4：在所述沟槽40内形成第一氧化层42；
具体的，请参阅图4及图5，在所述沟槽40侧壁及底部形成氧化层；做所述氧化层的回刻蚀工艺，去除所述沟槽底侧壁的氧化层，保留所述沟槽40底部的第一氧化层42。所述第一氧化层42用于实现所述第一电极50与所述沟槽40侧壁的第二导电类型的第一注入区 44及第二导电类型的第二注入区45之间的隔离，对所述第一氧化层 42的刻蚀可以为干法刻蚀或湿法刻蚀，在本实施方式中，优选为干法刻蚀，干法刻蚀的刻蚀速率比湿法刻蚀更加均匀，同时，使用干法刻蚀可以严格控制加工过程，获得极其精确的刻蚀效果。
进一步的，在所述沟槽40侧壁及底部形成所述第一氧化层42的步骤包括：对所述补偿层41做高温氧化工艺，形成所述第一氧化层 42，在形成所述第一氧化层42的同时实现对所述补偿层41的热驱入过程，以实现对所述补偿层41杂质的激活。在本实施方式中，所述第一氧化层42为的材质为二氧化硅，二氧化硅具有良好隔离保护作用。在形成所述补偿层41后需高温驱入时通入氧气，驱入温度为 1050℃～1100℃，将所述沟槽40的内部表面氧化，形成所述第一氧化层42的厚度通常为2000A～3000A之间，再将所述沟槽40侧壁表面的氧化层去除，保留所述补偿层41上的氧化层形成所述第一氧化层 42。
可以理解，在高温驱入时通入氧化后，所述补偿层41也会在高温驱入离子扩散面积增大，所述沟槽40侧壁也会被氧化，再将所述沟槽40侧壁形成的氧化层去除，所述第一氧化层42起到保护所述补偿层41，便于后续向所述沟槽40侧壁倾斜注入的作用。
S5：在所述第一氧化层42上沉积一层引线层43；
具体的，请参阅图6，在所述沟槽40内沉积一层氧化层，并完成氧化层回刻，对所述氧化层的刻蚀可以为干法刻蚀或湿法刻蚀，在本实施方式中，优选为干法刻蚀，干法刻蚀的刻蚀速率比湿法刻蚀更加均匀，同时，使用干法刻蚀可以严格控制加工过程，获得极其精确的刻蚀效果，可以获得满足要求的氧化层。在沟槽40底部氧化层上方保留一定厚度的多晶硅，作为二极管48阴极的引线层43。
可以理解，先在所述沟槽40内沉积一层氧化层和多晶硅，利用回刻蚀的技术将多晶硅的厚度变薄，但需要保留一定厚度，回刻蚀可以使所得的多晶硅 表面相对均匀作为所述引线层43。
S6：在所述沟槽40的侧壁注入第二导电类型形成第1个第一注入区44；
具体的，请参阅图7，向所述沟槽40侧壁倾斜注入第二导电类型形成第一注入区44，在本实施方式中，注入第二导电类型为N型，注入剂量为1E15/cm2。
S7：在所述沟槽40侧壁注入第一导电类型形成第1个第二注入区45；
具体的，请参阅图8，完成步骤S6后，在沟槽40内重新沉积一层氧化层，并完成氧化层回刻，对所述氧化层的刻蚀可以为干法刻蚀或湿法刻蚀，在本实施方式中，优选为干法刻蚀，干法刻蚀的刻蚀速率比湿法刻蚀更加均匀，同时，使用干法刻蚀可以严格控制加工过程，获得极其精确的刻蚀效果。向所述沟槽40侧壁倾斜注入第一导电类型形成第二注入区45，注入第一导电类型的剂量大于第一次注入剂量，浓度值为2E15/cm2，使所述沟槽40侧壁第一次注入的区域反型。
可以理解，在所述沟槽40侧壁第一次注入第二导电类型形成第一注入区44后，向所述沟槽40内沉积一层氧化层并回刻，使形成后的氧化层的上表面与所述第一注入区44上表面相平，这样方便下一次向所述沟槽40侧壁注入。
S8：重复步骤S6、S7形成第n个第一注入区44及第n个第二注入区45，每个所述第一注入区44与相邻的所述第二注入区45形成二极管48，所述第n个第二注入区45的导电类型为第一导电类型；
具体的，请参阅图8及图9，在本实施方式中，为了方便说明和理解，当n大于1时，第n+1次注入的剂量大于第n次注入的剂量，且在第n次注入形成的是第一导电类型的第二注入区45，故n为正整数，本实施例优选后一次注入剂量是前一次的两倍，使最终形成的所述第一注入区44与所述第二注入区45的数量相同，由于所述第一注入区44与所述第二注入区45的导电类型相反，因此可以使前一次注入反型形成二极管48。
可以理解，若需要半导体器件1的保护电压，仅需增加所述沟槽 40的深度，增加所述第一注入区44及所述第二注入区45的注入次数即可，不需要额外增加器件面积的同时，也方便器件或电路的布局。更具体的，所述第一导电类型的注入离子为磷离子，在其他实施方式中，所述第一导电类型的注入离子还可为砷或锑等其他五价离子。做第一次所述第二注入区45的第二导电类型注入离子为硼离子，在其他实施方式中，还可为铟、镓等其他三价离子；可以想到的是，如果做第一次所述第二注入区45离子注入，其注入离子的导电类型与第一次所述第一注入区44的相反，其注入离子可以为磷离子，还可以是砷或锑等其他五价离子，那么做第三次所述第二注入离子的导电类型与做第二次所述第二注入离子的导电类型相反且与第一次所述第二注入的离子导电类型相同，如此反复，直到形成的多个串联的二极管48的击穿电压满足要求即可。需要说明的是，做所述第二注入区的次数须为正整数，以使所述沟槽40内形成的第二导电类型的第一注入区44与在所述沟槽40内形成的是第一导电类型的第二注入区 45反型，以便后续电极的形成。
为了保证半导体器件1的耐压性能，在本实施方式中，在N不为1的情况下，所述第二到第n次的第二注入区45的离子注入剂量优选为其前一次注入形成的第一注入区44的两倍，所述第一注入区 44注入的剂量为1E15/cm2。在本实施方式中每次形成的所述氧化层(图未示)的厚度可相同也可不同，为了保证器件的耐压性能，所述氧化层的厚度相同。每次形成的所述氧化层的厚度由后续注入所形成的第一导电类型的第二注入区45及第二导电类型的第一注入区44的结深决定，其根据器件的耐压要求来定，在此不多做限制。
S9：在所述沟槽40内形成第一电极50且通过所述引线层45与所述第一注入区44电连接，所述第二电极60与所述补偿层41电连接；
具体的，请参阅图10，在所述沟槽40内将氧化层刻蚀开孔形成所述第二氧化层46和所述第三氧化层47，所述第二氧化层46与所述第三氧化层47相对隔开，其中，所述第一电极50形成于所述沟槽 40内且与位于所述沟槽40底部的第二导电类型的第一注入区44电连接，且所述第一电极50位于所述沟槽40两侧壁之间，所述第二电极60与位于所述沟槽40底部的第一导电类型的补偿层41电连接。具体的，在本实施方式中，若所述第一导电类型为P型，所述第二导电类型为N型，所述第一电极50为半导体器件1的栅极，所述第二电极60为半导体器件1的源极。在其他实施方式中，可以根据实际情况做变更。
可以理解，通过所述沟槽40底部引入第一导电类型补偿层41，相当于在所述沟槽40底部额外引入了耐压层，在所述沟槽40内高温驱入氧气氧化时，所述补偿层41离子扩散形成面积增大的结构，氧化层起到在沟槽40侧壁离子注入保护所述补偿层41的作用。在所述沟槽40内每次注入之前，需要在所述沟槽40内沉积一层氧化层，后一次注入的导电类型与前一次注入的导电类型不同，且后一次注入的剂量大于前一次的剂量，可以理解为做重复步骤淀积氧化层、氧化层回刻和侧壁注入，便于通过所述沟槽40侧壁注入逐渐形成多个结，且该结为所述第一注入区44与所述第二注入区45间隔排列形成多个串联二极管48。当有电流通过所述第一电极50时，所述沟槽40侧壁两侧的多个串联二极管48结构通过引线层43并联，而所述沟槽 40侧壁多个二极管48串联实现分压，达到防静电的效果，同时减少了半导体器件1集成面积的浪费。若要增加二极管48的个数，仅需增加所述沟槽40的深度即可。本发明提供的一种半导体器件1的制造方法降低了制造工艺成本增强了耐压性能达到了防静电的作用，同时也有利于半导体器件1或电路的布局。
以上内容仅仅是对本发明的构思所作的举例和说明，所属本技术领域的技术人员对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离发明的构思或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。
Claims (10)
1.一种半导体器件，其特征在于：所述半导体器件包括衬底、形成在衬底上的沟槽、形成在所述沟槽的底部的第一导电类型的补偿层、形成在补偿层上的第一氧化层、形成在第一氧化层上的引线层、形成在所述沟槽侧壁的至少一个具有第二导电类型的第一注入区及至少一个具有第一导电类型的第二注入区、第一电极及第二电极，所述第一注入区与所述第二注入区间隔设置，所述沟槽的侧壁的顶部为第二注入区，所述第一电极通过所述引线层与所述第一注入区电连接，所述第二电极与所述补偿层电连接。
2.根据权利要求1所述的一种半导体器件，其特征在于：所述第二注入区与所述第一注入区的注入浓度从沿所述沟槽的底部到顶部的方向依次增大。
3.根据权利要求1所述的一种半导体器件，其特征在于：所述半导体器件还包括形成在所述第一注入区及所述第二注入区上的第二氧化层。
4.根据权利要求3所述的一种半导体器件，其特征在于：所述半导体器件还包括形成在所述衬底上表面的第三氧化层，所述半导体器件的第一电极位于所述第二氧化层及所述第三氧化层上与所述引线层连接。
5.一种根据权利要求1所述的半导体器件的制造方法，其特征在于，其包括以下步骤：
S1：提供一个衬底；
S2：在所述衬底上形成沟槽；
S3：在所述沟槽的底部注入第一导电类型的补偿层；
S4：在沟槽内形成第一氧化层；
S5：在所述第一氧化层上沉积一层引线层；
S6：在所述沟槽的侧壁注入第二导电类型形成第1个第一注入区；
S7：在所述沟槽的侧壁注入第一导电类型形成第1个第二注入区；
S8：重复步骤S6、S7形成第n个第一注入区及第n个第二注入区，每个所述第一注入区与相邻的所述第二注入区形成二极管，所述第n个第二注入区的导电类型为第一导电类型；
S9：在所述沟槽内形成第一电极且通过所述引线层与所述第一注入区电连接，第二电极与所述补偿层电连接。
6.根据权利要求5所述的一种半导体器件的制造方法，其特征在于：在所述步骤S4中，先将沟槽的内部表面氧化，再将沟槽的侧壁的氧化层去除，保留沟槽的底部的氧化层形成第一氧化层。
7.根据权利要求5所述的一种半导体器件的制造方法，其特征在于：在所述步骤S5之后，在所述引线层上沉积一层氧化层，回刻，再进入步骤S6。
8.根据权利要求7所述的一种半导体器件的制造方法，其特征在于：在步骤S6以后，每次注入之前均需沉积一层氧化层，回刻，再进入下一次注入。
9.根据权利要求5所述的一种半导体器件的制造方法，其特征在于：在形成第一注入区及第二注入区时，每次注入的浓度都大于前一次注入的浓度。
10.根据权利要求5所述的一种半导体器件的制造方法，其特征在于：在所述步骤S9中，所述第一电极为栅极，所述第二电极为源极。
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