CN110957218B - 半导体元器件的制造方法及半导体元器件 - Google Patents
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Abstract
本发明涉及一种半导体元器件的制造方法及半导体元器件，在浅槽的底面掺杂第一P型杂质，填充浅槽形成浅槽隔离结构，通过在衬底上形成绝缘介质层之后，通过第一次光刻定义出P型界面掺杂区的掺杂窗口，通过掺杂窗口掺杂第二P型杂质，以在衬底内形成第二P型界面掺杂区，然后再在绝缘介质层上形成多晶硅层，刻蚀多晶硅层和绝缘介质层形成栅氧化层和多晶硅栅。形成的P型界面掺杂区仅与半导体元器件的沟道区域有重叠区域，与半导体元器件的N型源区和N型漏区都没有重叠区域，这样不仅可以有效防止半导体元器件的漏电，还保证了器件的开启电压，工作电流和耐压能力。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体元器件的制造方法及半导体元器件。
背景技术
在先进工艺的芯片制造中，器件之间的电学隔离需要浅沟槽隔离(ShallowTrench Isolation，STI)技术形成的浅槽隔离结构。STI技术是采用HDP-CVD(高密度等离子体化学气相沉积)进行绝缘介质填充，绝缘介质主要成分是氧化硅。在正常环境下，STI技术形成的浅槽隔离结构表现出良好的器件稳定性。但是在一些特殊环境中(例如：宇宙环境和核电站)，原子会吸收能量(质子、射线等)产生电子-空穴对，电子有相对较大的迁移率，大部分将很快的离开氧化硅。而空穴有较小的迁移率，在运动中除与电子复合的，大部分将聚集到有源区(例如硅)与浅槽隔离结构(例如氧化硅)界面，由于硅—氧化硅界面势垒很高，硅不能向氧化硅提供电子，因此在硅—氧化硅界面附近的氧化硅内积累正空间电荷层，同时在靠近界面的有源区内建立感应电荷层(由电子组成)。对由电子形成的导电沟道的N沟道半导体元器件有很大的影响，会造成N沟道半导体元器件在未开启的情况下，源极和漏极之间有较大的漏电。如果器件通过STI技术形成的浅槽隔离结构还集成了P沟道半导体元器件，还会造成N沟道半导体元器件的源极、漏极与相邻的P沟道半导体元器件的N阱之间有较大的横向漏电，漏电会导致半导体元器件的性能下降甚至失效。
针对器件漏电，目前的解决办法有：1)选择抗辐照性能好的材料，例如锗、硅和砷化镓等，但会导致器件研发和加工成本较高，而且目前硅仍是器件主要采用的材料，短期内难以被其他材料替代。2)器件设计结构方面的改进，设计结构方面改进会增加器件占用面积，增加器件集成度，与现有电路结构存在兼容问题。3)在整个有源区(包括整个N型源区、N型漏区和栅极区域)和浅槽隔离结构的界面处、浅槽隔离结构的底面都掺杂P型杂质，这样虽然能够减少漏电，但是由于掺杂的区域为整个有源区和浅槽隔离结构的界面区域，掺杂的P型杂质会扩散到整个器件的有源区内部，增加了原有衬底的P型杂质的浓度，使得器件的开启电压升高、工作电流下降、耐压能力降低。
发明内容
基于此，有必要提供一种能在保证半导体元器件的开启电压和耐压能力的前提下，有效防止半导体元器件漏电的半导体元器件的制造方法及半导体元器件。
一种半导体元器件的制造方法，包括：
提供半导体衬底；
刻蚀所述半导体衬底形成浅槽；
在所述浅槽的底面掺杂第一P型杂质，以形成P型底面掺杂区；
填充所述浅槽形成浅槽隔离结构；
在所述半导体衬底上形成绝缘介质层；
通过第一光刻定义出P型界面掺杂区的掺杂窗口，所述掺杂窗口呈长方形；
通过所述掺杂窗口掺杂第二P型杂质，以在所述半导体衬底内形成所述P型界面掺杂区；
在所述绝缘介质层上形成多晶硅层；
刻蚀所述多晶硅层和绝缘介质层形成栅氧化层和多晶硅栅；
在所述半导体衬底表面掺杂N型杂质，以在所述半导体衬底内形成N型源区和N型漏区；在所述半导体衬底表面，所述P型界面掺杂区在长度方向与所述N型源区和所述N型漏区的距离均为大于0的第一距离，所述P型界面掺杂区在宽度方向与所述N型源区和N型漏区之间的沟道宽度区域有大于0的第二距离的重叠区域，所述P型界面掺杂区在宽度方向与所述浅槽隔离结构有大于0的第三距离的重叠区域。
在其中一个实施例中，所述第一距离的范围为[0.1×(1-10％)um，0.2×(1+10％)um]，所述第二距离与所述沟道宽度的比值范围为(0，0.05]。
在其中一个实施例中，所述在所述浅槽的底面掺杂第一P型杂质的步骤之前，还包括：
通过第二光刻将不适合掺杂所述第一P型杂质的区域用掺杂阻挡结构进行遮盖，所述浅槽完整露出。
在其中一个实施例中，所述通过所述掺杂窗口掺杂第二P型杂质的步骤，包括：
通过所述掺杂窗口注入所述第二P型杂质。
在其中一个实施例中，所述通过所述掺杂窗口注入所述第二P型杂质的步骤是采用倾斜注入或垂直注入的方式进行注入，所述倾斜注入偏离垂直方向的角度范围为[0°，45°]。
在其中一个实施例中，第二P型杂质包括铟，所述第二P型杂质的注入能量为[100Kev，180Kev]，所述第二P型杂质的注入剂量为[2×1013离子数/cm2，1.5×1014离子数/cm2]。
在其中一个实施例中，所述第一P型杂质包括BF2，所述第一P型杂质的注入能量为[40Kev，60Kev]，所述第一P型杂质的注入剂量为[1×1013离子数/cm2，2×1013离子数/cm2]。
在其中一个实施例中，所述在所述半导体衬底表面掺杂N型杂质的步骤，包括：
在所述衬底表面以第一剂量掺杂第一N型杂质，以在所述半导体衬底内形成第一N型源区和第一N型漏区；
在所述栅氧化层和多晶硅栅的周围形成侧墙；
在所述半导体衬底表面以第二剂量掺杂第二N型杂质，以在所述半导体衬底内形成第二N型源区和第二N型漏区，所述第二剂量大于所述第一剂量。
另一方面，本发明还提出一种半导体元器件，包括：
半导体衬底；
栅氧化层，设于所述半导体衬底上；
多晶硅栅，设于所述栅氧化层上；
N型源区，设于所述半导体衬底内；
N型漏区，设于所述半导体衬底内；
浅槽隔离结构，设于所述半导体衬底内，与所述N型源区和所述N型漏区都相邻，所述浅槽隔离结构的底面设有P型底面掺杂区，所述P型底面掺杂区掺杂有第一P型杂质；
P型界面掺杂区，设于所述半导体衬底内，且在所述N型源区和所述N型漏区之间，所述P型界面掺杂区的横截面呈长方形；在所述半导体衬底表面，所述P型界面掺杂区在长度方向与所述N型源区和所述N型漏区的距离均为大于0的第一距离，所述P型界面掺杂区在宽度方向与所述N型源区和N型漏区之间的沟道宽度区域有大于0的第二距离的重叠区域，所述P型界面掺杂区在宽度方向与所述浅槽隔离结构有大于0的第三距离的重叠区域，所述P型界面掺杂区掺杂有第二P型杂质。
在其中一个实施例中，所述第一距离的范围为[0.1×(1-10％)um，0.2×(1+10％)um]，所述第二距离与所述沟道宽度的比值范围为(0，0.05]。
上述半导体元器件的制造方法，在浅槽的底面掺杂第一P型杂质，填充浅槽形成浅槽隔离结构，通过在半导体衬底上形成绝缘介质层之后，通过第一次光刻定义出P型界面掺杂区的掺杂窗口，再在半导体衬底表面对应于掺杂窗口的位置掺杂第二P型杂质，以在半导体衬底内形成P型界面掺杂区，然后再在绝缘介质层上形成多晶硅层，刻蚀多晶硅层和绝缘介质层形成栅氧化层和多晶硅栅。P型界面掺杂区的横截面呈长方形。在半导体衬底表面，P型界面掺杂区在长度方向与器件的N型源区和N型漏区的距离均为大于0的第一距离(即P型界面掺杂区在长度方向与器件的N型源区和N型漏区都没有重叠区域)，P型界面掺杂区在宽度方向与N型源区和N型漏区之间的沟道宽度区域有大于0的第二距离的重叠区域，P型界面掺杂区在宽度方向与浅槽隔离结构有大于0的第三距离的重叠区域。因此，形成的P型界面掺杂区仅与半导体元器件的沟道区域有重叠区域，与半导体元器件的N型源区和N型漏区都没有重叠区域，这样不仅可以有效防止半导体元器件的漏电，还极大的减少了P型界面掺杂区掺杂的P型离子向有源区内部扩散的数量，保证了器件的开启电压，工作电流和耐压能力。并且，在形成绝缘介质层之后，才对P型界面掺杂区掺杂第二P型杂质，可以有效避免在形成绝缘介质层的工艺中的高温使P型界面掺杂区掺杂的第二P型杂质向浅槽隔离结构扩散，造成P型界面掺杂区的掺杂浓度降低，进而造成器件的防漏电效果下降。
附图说明
图1是一实施例中半导体元器件的制造方法的流程图；
图2是另一实施例中半导体元器件的制造方法的流程图；
图3是一实施例中半导体元器件的结构示意图；
图4是一实施例中半导体元器件的结构示意图的俯视图。
具体实施方式
图1是一实施例中半导体元器件的制造方法的流程图。
在本实施例中，该半导体元器件的制造方法包括：
S101，提供半导体衬底。
参见图3，提供半导体衬底10。半导体衬底10的材料一般是硅。在一个实施例中，半导体衬底10为P型衬底。
S102，刻蚀半导体衬底形成浅槽。
刻蚀半导体衬底10形成浅槽(图中未示)。在一个实施例中，步骤S102形成浅槽的步骤包括：在半导体衬底10上形成掩蔽层(包括氧化层和氮化硅层)，利用掩蔽层定义出浅槽区域的位置，利用刻蚀工艺形成浅槽，即可以利用本领域常用的浅沟槽隔离(ShallowTrench Isolation，STI)技术形成浅槽。
S103，在浅槽的底面掺杂第一P型杂质。
在浅槽的底面掺杂第一P型杂质，以形成P型底面掺杂区(图中未示)。在一个实施例中，第一P型杂质包括B或BF2，第一P型杂质的注入能量为[40Kev，60Kev]，第一P型杂质的注入剂量为[1×1013离子数/cm2，2×1013离子数/cm2]。
S104，填充浅槽形成浅槽隔离结构。
参见图3，利用氧化物填充步骤S102中的浅槽形成浅槽隔离结构20，浅槽隔离结构20用于进行器件之间的电性隔离。在一个实施例中，填充浅槽形成浅槽隔离结构的步骤也可以利用本领域常用的浅沟槽隔离(Shallow Trench Isolation，STI)技术来形成：在步骤S102中形成的浅槽中填充氧化物，对该氧化物进行平坦化，最后去除掩蔽层中的氮化硅层即可。
S105，在半导体衬底上形成绝缘介质层。
在半导体衬底10上形成绝缘介质层，该绝缘介质层是硅的氧化物，具有隔离绝缘的作用。在一个实施例中，绝缘介质层包括二氧化硅层。在一个实施例中，步骤S105之前还包括：在半导体衬底10上形成P阱。
S106，通过第一光刻定义出P型界面掺杂区的掺杂窗口。
参见图4，通过第一光刻定义出P型界面掺杂区50的掺杂窗口。图4中第一光刻定义出的P型界面掺杂区50的掺杂窗口呈长方形。
S107，通过掺杂窗口掺杂第二P型杂质。
参见图3，根据步骤S106中定义出的P型界面掺杂区50的掺杂窗口，在半导体衬底10表面对应于P型界面掺杂区50的掺杂窗口位置掺杂第二P型杂质，以在半导体衬底10内形成P型界面掺杂区50。在一个实施例中，第二P型杂质包括铟。并且，步骤S107在步骤S105之后，可以有效避免在形成绝缘介质层的工艺中的高温使P型界面掺杂区50掺杂的第二P型杂质向浅槽隔离结构20扩散，造成P型界面掺杂区50的掺杂浓度降低，进而造成器件的防漏电效果下降(现有技术中，在半导体元器件的整个有源区(包括整个N型源区、N型漏区和栅极区域)和浅槽隔离结构20的界面处掺杂P型杂质是在步骤S105之前，这样步骤S105工艺中的高温容易使界面掺杂的P型杂质浓度不足，达不到防止漏电的效果)。
S108，在绝缘介质层上形成多晶硅层。
在步骤S105中的绝缘介质层上形成多晶硅层。
S109，刻蚀多晶硅层和绝缘介质层形成栅氧化层和多晶硅栅。
请结合图3，刻蚀多晶硅层和绝缘介质层形成栅氧化层40和多晶硅栅60。
S110，在半导体衬底表面掺杂N型杂质。
参见图3和图4，通过掺杂工艺，在半导体衬底10表面掺杂N型杂质，以在半导体衬底10内形成N型源区30和N型漏区35。在半导体衬底10表面，P型界面掺杂区50在长度方向与N型源区30和N型漏区35的距离均为大于0的第一距离(即图中所示X)，P型界面掺杂区50在宽度方向与N型源区30和N型漏区35之间的沟道宽度区域有大于0的第二距离(即图中所示Y)的重叠区域，P型界面掺杂区50在宽度方向与浅槽隔离结构20有大于0的第三距离(即图中所示Z)的重叠区域。在一个实施例中，第一距离的范围为[0.1×(1-10％)um，0.2×(1+10％)um]，第二距离与N型源区30和N型漏区35之间的沟道宽度的比值范围为(0，0.05]。因此，P型界面掺杂区50仅与半导体元器件的N沟道区域有重叠区域，与半导体元器件的N型源区和N型漏区都没有重叠区域，相对于现有技术中的将整个有源区(包括整个N型源区、N型漏区和栅极区域)进行P型掺杂，这样不仅可以有效防止半导体元器件的漏电，还极大的减少了掺杂的P型离子向N沟道半导体元器件的有源区内部扩散的数量，保证了半导体元器件的开启电压，工作电流和耐压能力。在一个实施例中，第二距离为0.1um，第三距离为0.2um。
请继续参见图3和图4，该步骤S110形成的半导体元器件也是半导体元器件的器件成品结构示意图。该半导体元器件包括：半导体衬底10、栅氧化层40、多晶硅栅60、N型源区30、N型漏区35、浅槽隔离结构20、P型界面掺杂区50。
栅氧化层40设于半导体衬底10上，多晶硅栅60设于栅氧化层40上。
N型源区30和N型漏区35都设于半导体衬底10内。
浅槽隔离结构20设于半导体衬底10内，与N型源区30和N型漏区35都相邻，浅槽隔离结构20的底面设有P型底面掺杂区(图中未示)，P型底面掺杂区掺杂有第一P型杂质。
P型界面掺杂区50设于半导体衬底10内，且在N型源区30和N型漏区35之间，P型界面掺杂区50的横截面呈长方形。在半导体衬底10表面，P型界面掺杂区50在长度方向与N型源区30的距离为大于0的第一距离(即图中所示X)，P型界面掺杂区50在长度方向和N型漏区35的距离为大于0的第一距离(即图中所示X)。在半导体衬底10表面，P型界面掺杂区50在宽度方向与N型源区30和N型漏区35之间的沟道宽度区域有大于0的第二距离(即图中所示Y)的重叠区域，P型界面掺杂区50在宽度方向与浅槽隔离结构20有大于0的第三距离(即图中所示Z)的重叠区域，P型界面掺杂区50掺杂有第二P型杂质。
请结合图3，在一个实施例中，半导体元器件的制造方法还包括在半导体衬底10内形成N阱70、在N阱70内形成P型源区80和P型漏区85的步骤，那么形成的半导体元器件的器件成品结构也还包括与浅槽隔离结构20相邻的N阱70、P型源区80和P型漏区85(N阱70、P型源区80和P型漏区85形成P沟道半导体元器件)。
上述半导体元器件的制造方法，在浅槽的底面掺杂第一P型杂质，填充浅槽形成浅槽隔离结构20，通过在半导体衬底10上形成绝缘介质层之后，通过第一次光刻定义出P型界面掺杂区50的掺杂窗口，再在半导体衬底10表面对应于掺杂窗口的位置掺杂第二P型杂质，以在半导体衬底10内形成P型界面掺杂区50，然后再在绝缘介质层上形成多晶硅层，刻蚀多晶硅层和绝缘介质层形成栅氧化层40和多晶硅栅60。P型界面掺杂区50的横截面呈长方形。在半导体衬底10表面，P型界面掺杂区50在长度方向与器件的N型源区30和N型漏区35的距离均为大于0的第一距离(即P型界面掺杂区50在长度方向与器件的N型源区30和N型漏区35都没有重叠区域)，P型界面掺杂区50在宽度方向与N型源区30和N型漏区35之间的沟道宽度区域有大于0的第二距离的重叠区域，P型界面掺杂区50在宽度方向与浅槽隔离结构20有大于0的第三距离的重叠区域。因此，形成的P型界面掺杂区50仅与半导体元器件的沟道区域有重叠区域，与半导体元器件的N型源区30和N型漏区35都没有重叠区域，这样不仅可以有效防止半导体元器件的漏电，还极大的减少了P型界面掺杂区50掺杂的P型离子向有源区内部扩散的数量，保证了器件的开启电压，工作电流和耐压能力。并且，在形成绝缘介质层之后，才对P型界面掺杂区50掺杂第二P型杂质，可以有效避免在形成绝缘介质层的工艺中的高温使P型界面掺杂区50掺杂的第二P型杂质向浅槽隔离结构20扩散，造成P型界面掺杂区50的掺杂浓度降低，进而造成器件的防漏电效果下降。
图2是另一实施例中半导体元器件的制造方法的流程图。
在本实施例中，该半导体元器件的制造方法包括：
S120，提供半导体衬底。
S121，刻蚀半导体衬底形成浅槽。
S122，在浅槽表面覆盖一层氧化膜。
在步骤S121形成的浅槽表面覆盖一层氧化膜，该氧化膜的目的在于修补步骤S121形成浅槽的过程中所造成的半导体衬底的晶格破坏。
S123，通过第二光刻将不适合掺杂第一P型杂质的区域用掺杂阻挡结构进行遮盖。
通过第二光刻将不适合掺杂第一P型杂质的区域用掺杂阻挡结构进行遮盖，步骤S124中需要进行掺杂的浅槽完整露出，以便步骤S124中对浅槽的底面进行掺杂。在一个实施例中，使用光刻胶进行遮盖。
S124，在浅槽的底面掺杂第一P型杂质。
在浅槽的底面掺杂第一P型杂质，以形成P型底面掺杂区。
S125，填充浅槽形成浅槽隔离结构。
S126，在半导体衬底上形成绝缘介质层。
S127，通过第一光刻定义出P型界面掺杂区的掺杂窗口。
参见图4，通过第一光刻定义出P型界面掺杂区的位置。图4中第一光刻定义出的P型界面掺杂区的掺杂窗口呈长方形。
S128，通过掺杂窗口注入第二P型杂质。
根据步骤S127中定义出的P型界面掺杂区的掺杂窗口，在半导体衬底表面对应于P型界面掺杂区的掺杂窗口位置注入第二P型杂质，以在半导体衬底内形成P型界面掺杂区。在一个实施例中，注入第二P型杂质的步骤是采用倾斜注入或垂直注入的方式进行注入。在其中一个实施例中，倾斜注入偏离垂直方向的角度范围为[0°，45°]。
S129，在绝缘介质层上形成多晶硅层。
S130，刻蚀多晶硅层和绝缘介质层形成栅氧化层和多晶硅栅。
S131，在半导体衬底表面以第一剂量掺杂第一N型杂质
在半导体衬底表面以第一剂量掺杂第一N型杂质，以在半导体衬底内形成第一N型源区和第一N型漏区，可以采用较低的掺杂浓度进行掺杂。一般利用轻掺杂漏工艺(LightlyDoped Drain，LDD)来形成轻掺杂N型源区(即第一N型源区)和轻掺杂N型漏区(即第一N型漏区)。
S132，在栅氧化层和多晶硅栅的周围形成侧墙。
在栅氧化层和多晶硅栅的周围形成侧墙，侧墙包括第一侧墙和第二侧墙，设于第一N型源区上的第一侧墙可以阻挡步骤S133中的第二N型杂质进入第一侧墙正下方的第一N型源区的区域，设于第一N型漏区上的第二侧墙可以阻挡步骤S133中的第二N型杂质进入第二侧墙正下方的第一N型漏区的区域。
S133，在半导体衬底表面以第二剂量掺杂第二N型杂质
在半导体衬底表面以第二剂量掺杂第二N型杂质，以在半导体衬底内形成第二N型源区和第二N型漏区，第二剂量大于第一剂量。
该步骤中形成的第二N型源区相对于步骤S131中形成的第一N型源区来说，属于重掺杂N型源区(即第二N型源区的掺杂浓度高于第一N型源区的掺杂浓度)。该步骤中形成的第二N型漏区相对于步骤S131中形成的第一N型漏区来说，属于重掺杂N型漏区(即第二N型漏区的掺杂浓度高于第一N型漏区的掺杂浓度)。参见图4，在半导体衬底表面，P型界面掺杂区在长度方向与N型源区30(包括第一N型源区和第二N型源区)和N型漏区35(包括第一N型漏区和第二N型漏区)的距离均为大于0的第一距离(即图中所示X)，P型界面掺杂区在宽度方向与N型源区30和N型漏区35之间的沟道宽度区域有大于0的第二距离(即图中所示Y)的重叠区域，P型界面掺杂区在宽度方向与浅槽隔离结构20有大于0的第三距离(即图中所示Z)的重叠区域。在一个实施例中，第一距离的范围为[0.1×(1-10％)um，0.2×(1+10％)um]，第二距离与N型源区30和N型漏区35之间的沟道宽度的比值范围为(0，0.05]。因此，P型界面掺杂区仅与半导体元器件的N沟道区域有重叠区域，与半导体元器件的N型源区30和N型漏区35都没有重叠区域，相对于现有技术中的将整个有源区(包括整个N型源区、N型漏区和栅极区域)进行P型掺杂，这样不仅可以有效防止半导体元器件的漏电，还极大的减少了掺杂的P型离子向N沟道半导体元器件的有源区内部扩散的数量，保证了半导体元器件的开启电压，工作电流和耐压能力。
该步骤S133中形成的半导体元器件也是器件成品结构示意图。该半导体元器件包括：半导体衬底(图中未示)、栅氧化层(图中未示)、多晶硅栅60、侧墙(图中未示)、第一N型源区(图中未示)、第二N型源区(图中未示)、第一N型漏区(图中未示)及第二N型漏区(图中未示)、浅槽隔离结构20、氧化膜(图中未示)，P型界面掺杂区(图中未示)。
栅氧化层设于半导体衬底上，多晶硅栅60设于栅氧化层上。
N型源区30和N型漏区35都设于半导体衬底内。N型源区30包括第一N型源区和第二N型源区，N型漏区35包括第一N型漏区和第二N型漏区。
侧墙设于栅氧化层和多晶硅栅的周围，侧墙包括第一侧墙和第二侧墙，侧墙靠近第一N型源区的一侧为第一侧墙，侧墙的另一侧为第二侧墙(即靠近第一N型漏区的一侧为第二侧墙)。
第一N型源区设于半导体衬底内且被第一侧墙覆盖的区域。
第二N型源区设于半导体衬底内且未被第一侧墙覆盖的区域，与第一N型源区相邻。
第一N型漏区设于半导体衬底内且被第二侧墙覆盖的区域。
第二N型漏区设于半导体衬底内未被第二侧墙覆盖的区域，与第一N型漏区相邻。
第二N型源区和第二N型漏区的N型杂质的掺杂浓度都高于第一N型源区和第一N型漏区的N型杂质的掺杂浓度。
浅槽隔离结构20设于半导体衬底内，与N型源区30和N型漏区35都相邻，浅槽隔离结构20的底面设有P型底面掺杂区(图中未示)，P型底面掺杂区掺杂有第一P型杂质。
氧化膜设于浅槽隔离结构与半导体衬底接触的表面。
P型界面掺杂区设于半导体衬底内，且在第一N型源区和第一N型漏区之间。P型界面掺杂区的横截面呈长方形。在半导体衬底表面，P型界面掺杂区在长度方向与N型源区30的距离为大于0的第一距离(即图中所示X)，P型界面掺杂区在长度方向和N型漏区35的距离为大于0的第一距离(即图中所示X)。P型界面掺杂区在宽度方向与N型源区30和N型漏区35之间的沟道宽度区域有大于0的第二距离(即图中所示Y)的重叠区域，P型界面掺杂区在宽度方向与浅槽隔离结构20有大于0的第三距离(即图中所示Z)的重叠区域，P型界面掺杂区掺杂有第二P型杂质。
在一个实施例中，半导体元器件包括N沟道金属半导体氧化物场效应管(NMOSFET)。在另一个实施例中，可以是一个器件上集成有两种以上的元器件，例如同时集成有NMOS和PMOS。
在一个实施例中，第二P型杂质的注入能量为[100Kev，180Kev]，第二P型杂质的注入剂量为[2×1013离子数/cm2，1.5×1014离子数/cm2]。
在一个实施例中，第一P型杂质的注入能量为[40Kev，60Kev]，所述第一P型杂质的注入剂量为[1×1013离子数/cm2，2×1013离子数/cm2]。
在一个实施例中，侧墙为硅的氧化物或氮的氧化物，起到隔离绝缘的作用。
在一个实施例中，半导体衬底10为P型衬底。
在一个实施例中，第一N型杂质包括磷、砷、锑及铋中的一种。
在一个实施例中，第二N型杂质包括磷、砷、锑及铋中的一种。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种半导体元器件的制造方法，其特征在于，包括：
提供半导体衬底；
刻蚀所述半导体衬底形成浅槽；
在所述浅槽的底面掺杂第一P型杂质，以形成P型底面掺杂区；
填充所述浅槽形成浅槽隔离结构；
在所述半导体衬底上形成绝缘介质层；
通过第一光刻定义出P型界面掺杂区的掺杂窗口，所述掺杂窗口呈长方形；
通过所述掺杂窗口掺杂第二P型杂质，以在所述半导体衬底内形成所述P型界面掺杂区；
在所述绝缘介质层上形成多晶硅层；
刻蚀所述多晶硅层和绝缘介质层形成栅氧化层和多晶硅栅；
在所述半导体衬底表面掺杂N型杂质，以在所述半导体衬底内形成N型源区和N型漏区；在所述半导体衬底表面，所述P型界面掺杂区在长度方向与所述N型源区和所述N型漏区的距离均为大于0的第一距离，所述P型界面掺杂区在宽度方向与所述N型源区和N型漏区之间的沟道宽度区域有大于0的第二距离的重叠区域，所述P型界面掺杂区在宽度方向与所述浅槽隔离结构有大于0的第三距离的重叠区域；
其中，所述通过所述掺杂窗口掺杂第二P型杂质的步骤，包括通过所述掺杂窗口注入所述第二P型杂质。
2.根据权利要求1所述的半导体元器件的制造方法，其特征在于，所述第一距离的范围为[0.1×(1-10％)um，0.2×(1+10％)um]，所述第二距离与所述沟道宽度的比值范围为(0，0.05]。
3.根据权利要求1所述的半导体元器件的制造方法，其特征在于，所述在所述浅槽的底面掺杂第一P型杂质的步骤之前，还包括：
通过第二光刻将不适合掺杂所述第一P型杂质的区域用掺杂阻挡结构进行遮盖，所述浅槽完整露出。
4.根据权利要求1所述的半导体元器件的制造方法，其特征在于，所述通过所述掺杂窗口注入所述第二P型杂质的步骤是采用倾斜注入或垂直注入的方式进行注入，所述倾斜注入偏离垂直方向的角度范围为[0°，45°]。
5.根据权利要求1所述的半导体元器件的制造方法，其特征在于，第二P型杂质包括铟，所述第二P型杂质的注入能量为[100Kev，180Kev]，所述第二P型杂质的注入剂量为[2×1013离子数/cm2，1.5×1014离子数/cm2]。
6.根据权利要求1所述的半导体元器件的制造方法，其特征在于，所述第一P型杂质包括BF2，所述第一P型杂质的注入能量为[40Kev，60Kev]，所述第一P型杂质的注入剂量为[1×1013离子数/cm2，2×1013离子数/cm2]。
7.根据权利要求1所述的半导体元器件的制造方法，其特征在于，所述在所述半导体衬底表面掺杂N型杂质的步骤，包括：
在所述半导体衬底表面以第一剂量掺杂第一N型杂质，以在所述半导体衬底内形成第一N型源区和第一N型漏区；
在所述栅氧化层和多晶硅栅的周围形成侧墙；
在所述半导体衬底表面以第二剂量掺杂第二N型杂质，以在所述半导体衬底内形成第二N型源区和第二N型漏区，所述第二剂量大于所述第一剂量。
8.一种半导体元器件，其特征在于，包括：
半导体衬底；
栅氧化层，设于所述半导体衬底上；
多晶硅栅，设于所述栅氧化层上；
N型源区，设于所述半导体衬底内；
N型漏区，设于所述半导体衬底内；
浅槽隔离结构，设于所述半导体衬底内，与所述N型源区和所述N型漏区都相邻，所述浅槽隔离结构的底面设有P型底面掺杂区，所述P型底面掺杂区掺杂有第一P型杂质；
P型界面掺杂区，设于所述半导体衬底内，且在所述N型源区和所述N型漏区之间，所述P型界面掺杂区的横截面呈长方形；在所述半导体衬底表面，所述P型界面掺杂区在长度方向与所述N型源区和所述N型漏区的距离均为大于0的第一距离，所述P型界面掺杂区在宽度方向与所述N型源区和N型漏区之间的沟道宽度区域有大于0的第二距离的重叠区域，所述P型界面掺杂区在宽度方向与所述浅槽隔离结构有大于0的第三距离的重叠区域，所述P型界面掺杂区掺杂有第二P型杂质。
9.根据权利要求8所述的半导体元器件，其特征在于，所述第一距离的范围为[0.1×(1-10％)um，0.2×(1+10％)um]，所述第二距离与所述沟道宽度的比值范围为(0，0.05]。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1226752A (zh) * | 1998-02-19 | 1999-08-25 | 国际商业机器公司 | 具有改善了注入剂的场效应晶体管及其制造方法 |
| CN101467265A (zh) * | 2006-06-09 | 2009-06-24 | 帝斯曼方案公司 | 自对准栅极结型场效应晶体管结构和方法 |
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| CN105448916A (zh) * | 2014-08-29 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN105514169A (zh) * | 2016-01-13 | 2016-04-20 | 西安电子科技大学 | 基于65nm工艺的超陡倒掺杂抗辐照MOS场效应管 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1226752A (zh) * | 1998-02-19 | 1999-08-25 | 国际商业机器公司 | 具有改善了注入剂的场效应晶体管及其制造方法 |
| CN101467265A (zh) * | 2006-06-09 | 2009-06-24 | 帝斯曼方案公司 | 自对准栅极结型场效应晶体管结构和方法 |
| CN102569383A (zh) * | 2010-12-14 | 2012-07-11 | 中国科学院微电子研究所 | 一种mos管及其制造方法 |
| CN105448916A (zh) * | 2014-08-29 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN104465488A (zh) * | 2014-12-25 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | 形成浅槽功率器件保护环的方法 |
| CN105514169A (zh) * | 2016-01-13 | 2016-04-20 | 西安电子科技大学 | 基于65nm工艺的超陡倒掺杂抗辐照MOS场效应管 |
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