CN102569383A - 一种mos管及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 3
- 150000004706 metal oxides Chemical class 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 125000001475 halogen functional group Chemical group 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 13
- 229910052738 indium Inorganic materials 0.000 claims description 9
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 8
- 229910052785 arsenic Inorganic materials 0.000 claims description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 238000011065 in-situ storage Methods 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 18
- 238000002347 injection Methods 0.000 abstract description 11
- 239000007924 injection Substances 0.000 abstract description 11
- 239000012212 insulator Substances 0.000 abstract description 3
- 230000005465 channeling Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 116
- 238000005530 etching Methods 0.000 description 23
- 230000000694 effects Effects 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 239000011241 protective layer Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 241000849798 Nita Species 0.000 description 1
- 235000003976 Ruta Nutrition 0.000 description 1
- 240000005746 Ruta graveolens Species 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 235000005806 ruta Nutrition 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
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- Engineering & Computer Science (AREA)
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Abstract
本发明提供一种MOS管及其制造方法，该MOS管包括一种MOS管，包括：SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；金属栅极层，位于所述SOI衬底上；以及接地晕圈区，位于所述硅衬底层中，且位于所述金属栅极层的下方。该MOS管的制造方法包括：提供SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；在所述SOI衬底上形成伪栅极导体层，以及环绕所述伪栅极导体层的侧墙；去除所述伪栅极导体层，以形成开口；向所述开口内执行离子注入，以在所述硅衬底层中形成接地晕圈区；以及在所述开口内形成金属栅极层。本发明的MOS管在抑制短沟道效应的同时降低对MOS管的交流特性的影响。
Description
技术领域
本发明一般地涉及半导体制造领域，尤其涉及一种MOS管及其制造方法。
背景技术
在CMOS器件(Complementary Metal Oxide Semiconductor)中，常采用晕圈注入技术(halo implant)来抑制短沟道效应(Short channel effect，SCE)。然而，随着CMOS器件的尺寸不断按比例缩小，晕圈注入的角度受到形态上的限制。例如，CMOS技术中相邻器件之间的间距很小，而用作晕圈注入掩膜的光致刻蚀剂的厚度不能随着器件尺寸的缩小而按比例缩小，从而产生物理遮蔽效应(shadowing effect)，为了在预定位置实现掺杂，需要大的注入能量和剂量，给常规的大角度晕圈注入带来很大困难。
为了解决这一问题，Zhibin Ren等在“Selective Epitaxial Channel GroundPlane Thin SOI CMOS Devices，IEEE 2005”中描述到一种接地平面(GroundPlane)技术，与传统的大角度晕圈注入相比，接地平面技术以零角度注入来掺杂杂质，从而克服了晕圈注入所面临的形态限制，同时保持了对短沟道效应的抑制作用，参见图1A和图1B，其中，标号10为衬底，12为源/漏区，14为栅极，16为晕圈，18为接地平面。
接地平面技术既可以用于体CMOS晶体管，也可以用于绝缘体上硅(SOI，Silicon On Insulator)COMS晶体管。然而，对于SOI CMOS晶体管，接地平面技术的缺点在于会增加SOI和衬底之间的电容，从而可能降低MOS场效应管的交流性能。
发明内容
有鉴于此，本发明的目的在于提供一种MOS管及其制造方法，能够在抑制短沟道效应的同时降低SOI和衬底之间的电容，进而对MOS管的交流特性的影响。
为实现上述目的，本发明的一个实施例提供一种MOS管，包括：
SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；
金属栅极层，位于所述SOI衬底上；以及
接地晕圈区，位于所述硅衬底层中，且位于所述金属栅极层的下方。
优选地，所述超薄SOI层的厚度为3-20nm，并且，所述超薄BOX层的厚度为2-15nm。
优选地，所述MOS管还包括高介电常数介质层，所述高介电常数介质层位于所述金属栅极层与所述超薄SOI层之间。
优选地，对于n型MOS管，所述接地晕圈区包括p型掺杂杂质；对于p型MOS管，所述接地晕圈区包括n型掺杂杂质。进一步优选地，所述接地晕圈区的掺杂浓度为1×1017-3×1019/cm3。
优选地，所述MOS管还包括抬高的源区和漏区，所述抬高的源区和漏区位于所述超薄SOI层上方，且位于所述金属栅极的两侧。
优选地，对于p型MOS管，所述抬高的源区和漏区包括SiGe层；对于n型MOS管，所述抬高的源区和漏区包括Si:C层。进一步优选地，在所述Si:C层中，C的原子百分比为0.5-2％；在所述SiGe层中，Ge的原子百分比为20-70％。更优选地，对于n型MOS管，所述Si:C层还含有n型掺杂杂质；对于p型MOS管，所述SiGe层还含有p型掺杂杂质。
优选地，所述p掺杂杂质包括硼、铟或其组合；所述n掺杂杂质包括砷、磷或其组合。
另外，本发明实施例还提供一种制造MOS管的方法，所述制造方法包括以下步骤：
提供SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；
在所述SOI衬底上形成伪栅极导体层，以及环绕所述伪栅极导体层的侧墙；
去除所述伪栅极导体层，以形成开口；
向所述开口内执行离子注入，以在所述硅衬底层中形成接地晕圈区；以及
在所述开口内形成金属栅极层。
优选地，所述SOI衬底的厚度为3-20nm，并且，所述超薄BOX层的厚度为2-15nm。
优选地，在形成所述金属栅极层之前，还包括在所述开口内形成高介电常数介质层的步骤。
优选地，在形成接地晕圈区之后，还包括进行退火的步骤。
优选地，在形成所述接地晕圈区时，对于n型MOS管，使用p型掺杂杂质进行离子注入；对于p型MOS管，使用n型掺杂杂质进行离子注入。进一步优选地，所述接地晕圈区的掺杂浓度为1×1017-约3×1019/cm3。
优选地，在形成所述伪栅极导体层以及侧墙之后，还包括通过进行选择性外延生长，以形成抬高的源区和漏区的步骤。进一步优选地，对于p型MOS管，选择性外延生长SiGe层；对于n型MOS管，选择性外延生长Si:C层。更优选地，在所述Si:C层中，C的原子百分比为0.5-2％；在所述SiGe层中，Ge的原子百分比为20-70％。
优选地，对于n型MOS管，采用n型掺杂杂质原位掺杂；对于p型MOS管，采用p型掺杂杂质进行原位掺杂。
优选地，所述p掺杂杂质包括硼、铟或其组合；所述n掺杂杂质包括砷、磷或其组合。
通过本发明实施例提供的MOS管，可以在抑制短沟道效应的同时，避免在超薄BOX层与衬底之间产生过大的电容，从而降低对MOS管的交流特性的影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A和1B是现有技术中MOS管的示意图；
图2是本发明提供的MOS管的一个实施例的示意图；
图3至图15是MOS管的制造过程中的各个阶段的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
图2是本发明提供的MOS管的一个具体实施例的示意图。如图2所示，本发明的MOS管包括SOI衬底，所述SOI衬底包括硅衬底层101、超薄超薄BOX层102和超薄SOI层103；金属栅极层104，位于所述SOI衬底上；以及接地晕圈区112，位于所述硅衬底层中，且位于所述金属栅极层104的下方。
由于超薄BOX层102的存在，所述SOI衬底电路的寄生电容小，而且避免了闩锁效应。进一步地，超薄BOX层102还可以增强电荷的耦合作用。而且，超薄SOI层103可以采用很薄的半导体材料例如硅，实现半导体薄膜全耗尽，从而实现体反型，增大载流子迁移率，并且可以很好地抑制短沟道效应。
进一步地，在硅衬底101中具有接地晕圈区(Ground Halo)112，接地晕圈区112的作用在于抑制短沟道效应。另外，相对于现有技术中利用超薄BOX层下面的一个接地平面来抑制短沟道效应，在本实施例中的方案中，由于接地晕圈区112的面积较小，从而降低了超薄SOI层103和超薄BOX层102之间的电容，减小了对MOS管的交流特性的影响。
此外，在本发明MOS管的在栅极104和超薄SOI层103之间还形成高介电常数介质层113，该高介电常数介质层113的作用主要在于降低栅极漏电流。
实施例二
本发明实施例还提供一种MOS管的制造方法，图3-图15示出了制造过程中的各个阶段的结构示意图。
图3示出了根据本发明实施例的MOS管制作方法的中间结构。
参见图3，提供超薄SOI衬底。所述超薄SOI衬底可以包括硅衬底层101；位于硅衬底层101上的超薄BOX层102，以及位于超薄BOX层102上的超薄SOI层103。
优选地，超薄BOX层102的厚度可以为2-15nm，超薄SOI层103的厚度可以为3-20nm。超薄SOI层的材料可以为Si、Ge、Si:C或III-V族化合物(如砷化镓、砷化铟、磷化铟等)等材料。这里，可以根据传统的方法，例如通过离子注入的方式，在超薄SOI层103中形成源区和漏区(图中未标号)。
这里，由于超薄BOX层的存在，SOI衬底电路的寄生电容小，而且避免了闩锁效应。进一步地，超薄BOX层102还可以增强电荷的耦合作用。
而且，超薄SOI层103可以采用很薄的半导体材料例如硅，实现半导体薄膜全耗尽，从而实现体反型，增大载流子迁移率，并且可以很好地抑制短沟道效应。
图4至图6示出了根据本发明实施例的MOS管制作方法的中间结构。
在超薄SOI层103上依次形成栅极氧化物层105(例如氧化硅或氮氧化硅等)、伪栅极导体层114(例如多晶硅层)、第一刻蚀保护层115(例如氧化硅)和保护帽层116(例如氮化硅)，并且对得到的中间结构进行构图。
例如可以通过常规的淀积工艺，如PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)、PLD(脉冲激光沉积)、MOCVD(金属有机化学气相沉积)、PEALD(等离子体增强原子层沉积工艺)、PECVD(等离子体增强化学气相沉积)、溅射、分子束淀积(MBE)等，形成上述各层。
这里，在随后的刻蚀过程中，第一刻蚀保护层115保护伪栅极导体层114不受影响。在随后的选择性外延过程中，保护帽层116用于防止伪栅极导体层114的顶表面发生不希望的外延生长。
接着，在保护帽层116的上方形成图案化的光刻胶117，所述光刻胶117的位置与将要形成的栅极的位置相对应。
可以首先通过旋转涂胶工艺将光刻胶层(图中未示出)涂布在保护帽层116上，然后将进行软烘，之后进行对准曝光和显影，得到图案化的光刻胶117。然后，以光刻胶117为掩膜，对光刻胶117两侧进行刻蚀，直至到栅极氧化物层105刻蚀停止。上述刻蚀过程可以采用反应离子刻蚀(RIE)工艺。得到如图5所示的中间结构。
参见图6，去除光刻胶117，形成环绕伪栅极导体层114、第一刻蚀保护层115和保护帽层116的侧墙106。在后续步骤中，侧墙116可以起到掩膜和/或刻蚀保护层的作用。可以看出，在图6所示的中间结构中，伪栅极导体层114的上表面被第一刻蚀保护层115和保护帽层160所覆盖，并且其周围被侧墙116所环绕。
上述去除光刻胶117的过程可以采用剥离光刻胶工艺，剥离光刻胶工艺是一种湿法去除光刻胶的方法；当然也可以采用等离子体去胶工艺，等离子去胶是用氧气来干法去胶。
这里，根据需要，可以向超薄SOI层103中进行延伸注入或晕圈注入。对于n型MOS管，可以采用n型掺杂杂质例如砷(As)、磷(P)或其组合进行延伸注入；对于p型MOS管，可以采用p型掺杂杂质例如硼(B或BF2)、铟(In)或其组合进行延伸注入。
可选地，晕圈注入所用的掺杂杂质与延伸注入所用的掺杂杂质类型相反。例如，对于n型MOS管，可以选用p型掺杂杂质，例如硼(B或BF2)、铟(In)或其组合进行晕圈注入。对于p型MOS管，可以选用n型掺杂杂质例如砷(As)、磷(P)或其组合进行晕圈注入。
参照图7，以保护帽层116和侧墙106为掩膜，刻蚀栅极氧化物层105，仅保留伪栅极导体114和侧墙106下方的栅极氧化物105。
接着，可选地，根据本发明的方法，还可以另外形成抬高的源区和漏区107，以降低源区和漏区的串联电阻。例如，以保护帽层116和侧墙106为掩膜，在超薄SOI层上选择性外延生长。对于p型MOS管，选择性外延生长的材料可以包括SiGe，以提供压应力；对于n型MOS管，选择性外延生长的材料可以包括Si:C，以提供拉应力。
当然，本领域技术人员应当理解的是，也可以通过传统的方法，例如通过涂胶、光刻和刻蚀等工艺，在超薄SOI层103的预定位置以预定尺寸得到凹陷区域，然后在该凹陷区域中进行上述外延生长。
可选地，在选择性外延生长抬高的源区和漏区107的过程中进行原位掺杂，例如，对于nMOSFET，可以采用n型掺杂杂质例如砷(As)和/或磷(P)进行原位掺杂；对于pMOSFET，可以采用p型掺杂杂质例如硼(B)和/或铟(In)进行原位掺杂。进一步可选地，在原位掺杂之后进行退火，例如激光退火，将掺杂的杂质激活，从而在超薄SOI层103中，在源区和漏区107下方与伪栅极导体114下方分别形成相反掺杂类型的区域。
当然，也可以通过前面所示的淀积方式来形成抬高的源区和漏区107。
其中，对于p型MOS管，选择性外延生长SiGe层，其中，Ge的原子百分比为约20％至70％。对于n型MOS管，选择性外延生长Si:C层，其中，C的原子百分比为约0.5％至2％。
参见图8，形成CMP停止层118(例如氮化物)和层间介质层110(例如氧化物)。进行化学机械平坦化处理(CMP)，并停止在CMP停止层118。对层间介质层110进行回刻。
参见图9，刻蚀(例如反应离子刻蚀)去除CMP停止层118和保护帽层116，暴露出第一刻蚀保护层115。
参见图10，进一步进行刻蚀，去除第一刻蚀保护层115，例如通过反应离子刻蚀来实现。继续刻蚀，去除伪栅极导体层114，形成开口，暴露出栅极氧化物层105。
接着，以层间介质层110、CMP停止层118和侧墙106为掩膜，通过箭头所表示的方向，从所形成的开口向伪栅极导体层114下方的超薄SOI衬底内进行离子注入，形成接地晕圈区112(ground halo)，如图11所示。
接地晕圈区112的作用在于抑制短沟道效应。另外，相对于现有技术中利用超薄BOX层下面的一个接地平面来抑制短沟道效应，在本实施例中的方案中，由于接地晕圈区112的面积较小，从而降低了超薄SOI层103和超薄BOX层102之间的电容，减小了对MOS管的交流特性的影响。
其中，对于n型MOS管，使用p型掺杂杂质例如硼(B或BF2)和/或铟(In)进行注入，浓度可以为约1×1017-约3×1019/cm3。对于p型MOS管，使用n型掺杂杂质例如砷(As)和/或磷(P)进行注入，浓度可以为约1×1017-约3×1019/cm3。
可选地，在接地晕圈区注入之后进行退火，优选地，进行快速热退火(RTA，例如在1050℃)，例如尖峰退火或激光退火，以激活所掺杂的杂质，并且修复半导体材料体内和表面的缺陷。同时，由于采用了快速热退火方式，退火持续的时间很短暂，例如为毫秒级或更短的时间，可以避免不希望的杂质扩散，从而使杂质的掺杂浓度分布陡峭。
当然，在前面所述的原位掺杂之后也可以不立即进行退火，而是直到接地晕圈区注入之后仅进行一次退火，以同时达到对延伸区和晕圈中杂质(如果有的话)的激活。
参见图11，形成(例如通过沉积)高介电常数介质层113。这里高介电常数介质层即高k介质层，材料可以是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2和LaAlO等。高介电常数介质层113的厚度可以是约1-约3nm。该高介电常数介质层113在本实施例中作为栅极电介质层。
在晶体管尺寸按比例缩小情况下，与传统的栅极电介质例如二氧化硅相比，高介电常数介质层113可以在减小等效氧化层厚度EOT(equivalent oxidethickness)的同时避免过大的栅极泄漏电流，提高MOS管的性能和可靠性。
需要指出的是，如果沉积高介电常数介质层113需要在高温下进行的话，也可以先进行高介电常数介质层的沉积，然后进行接地晕圈区的注入，从而尽量避免不希望出现的杂质扩散。
可选地，在沉积高介电常数介质层113之后，进行退火，以降低高介电常数介质材料的体缺陷，增加高介电常数介质材料膜的致密度，进而提高器件的稳定性和可靠性等。
参见图12，形成金属栅极层104。这里，例如，可以对图10所述结构淀积(例如CVD)一层金属栅极材料，然后，进行回刻，得到图11所示的结构。
优选地，金属栅极层104可以包括功函数金属材料，例如，对于n型MOS管，金属栅极的材料可以使用TaC，TiN，TaTbN，TaErN，TaYbN，TaSiN，HfSiN，MoSiN，RuTax或NiTax中的任一种或它们的任意组合。对于p型MOS管，金属栅极的材料可以使用MoNx，TiSiN，TiCN，TaAlC，TiAlN，TaN，PtSix，Ni3Si，Pt，Ru，Ir，Mo，HfRu或RuOx中的任一种或它们的任意组合。
参考图13-15，对图11所示的半导体结构执行常规的接触孔形成工艺和硅化物形成工艺。
如图13所示，在整个半导体结构上形成第二刻蚀保护层119，例如可以通过淀积工艺来实现。典型地，第二刻蚀保护层119可以包括氮化硅，其厚度为约10nm-约20nm。
在图13中，可选地，在形成有第二刻蚀保护层119的半导体结构上形成掩膜(例如光刻胶)，将所述掩膜图案化，并进行刻蚀，以在层间介质层110中的预定位置形成接触孔，所述接触孔穿过第二刻蚀保护层119、层间介质层110和CMP停止层118。在接触孔的底部，暴露出源区和漏区107。
之后，如图14所示，例如通过淀积工艺来形成金属层，所述金属填充接触孔并且覆盖第二刻蚀保护层119。典型地，所述金属层的厚度为约3nm-约15nm。所述金属优选包括NiPt。
执行退火工艺，例如在约300℃-约500℃进行，以使所填充的金属与其下方的SiGe反应，形成硅化物层108。这里，硅化物层108优选包括NiPtSi。硅化物层108可以降低源区/漏区107与后面形成的接触孔中的金属插头120(如后面图15所示)之间电阻。
然后，例如通过湿法刻蚀(例如采用含有硫酸的溶液)，选择性去除未反应的金属。
如图15所示，在接触孔中形成金属插头120，使得金属插头120分别与其下方相应位置的硅化物区域108相接触。在这一步骤中，可以首先淀积衬里(图中未示出，例如，TiN、TaN、Ta或Ti)，然后再淀积导电金属(例如，Ti、Al、TiAl、Cu、W等)，最后再对金属执行平面化处理(例如CMP)。这里，衬里用于防止导电金属在退火过程中扩散到层间介质层110造成短路。
需要说明的是，本发明中，所述超薄BOX层是指厚度范围为2-15nm的BOX层，超薄SOI层是指厚度范围为3-20nm的SOI层。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (21)
1.一种MOS管，包括：
SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；
金属栅极层，位于所述SOI衬底上；以及
接地晕圈区，位于所述硅衬底层中，且位于所述金属栅极层的下方。
2.如权利要求1所述的MOS管，其中，所述超薄SOI层的厚度为3-20nm，并且，所述超薄BOX层的厚度为2-15nm。
3.如权利要求1所述的MOS管，其中，所述MOS管还包括高介电常数介质层，所述高介电常数介质层位于所述金属栅极层与所述超薄SOI层之间。
4.如权利要求1所述的MOS管，其中，对于n型MOS管，所述接地晕圈区包括p型掺杂杂质；对于p型MOS管，所述接地晕圈区包括n型掺杂杂质。
5.如权利要求4所述的MOS管，其中，所述接地晕圈区的掺杂浓度为1×1017-3×1019/cm3。
6.如权利要求1所述的MOS管，其中，所述MOS管还包括抬高的源区和漏区，所述抬高的源区和漏区位于所述超薄SOI层上方，且位于所述金属栅极的两侧。
7.如权利要求6所述的MOS管，其中，对于p型MOS管，所述抬高的源区和漏区包括SiGe层；对于n型MOS管，所述抬高的源区和漏区包括Si:C层。
8.如权利要求7所述的MOS管，其中，在所述Si:C层中，C的原子百分比为0.5-2％；在所述SiGe层中，Ge的原子百分比为20-70％。
9.如权利要求7所述的MOS管，其中，对于n型MOS管，所述Si:C层还含有n型掺杂杂质；对于p型MOS管，所述SiGe层还含有p型掺杂杂质。
10.如权利要求或4或9所述的MOS管，其中，所述p掺杂杂质包括硼、铟或其组合；所述n掺杂杂质包括砷、磷或其组合。
11.一种制造MOS管的方法，所述制造方法包括以下步骤：
提供SOI衬底，所述SOI衬底包括硅衬底层、超薄BOX层和超薄SOI层；
在所述SOI衬底上形成伪栅极导体层，以及环绕所述伪栅极导体层的侧墙；
去除所述伪栅极导体层，以形成开口；
向所述开口内执行离子注入，以在所述硅衬底层中形成接地晕圈区；以及
在所述开口内形成金属栅极层。
12.如权利要求11所述的方法，其中，所述超薄SOI衬底的厚度为3-20nm，并且，所述超薄BOX层的厚度为2-15nm。
13.如权利要求11所述的方法，其中，在形成所述金属栅极层之前，还包括在所述开口内形成高介电常数介质层的步骤。
14.如权利要求11所述的方法，其中，在形成接地晕圈区之后，还包括进行退火的步骤。
15.如权利要求11所述的方法，其中，在形成所述接地晕圈区时，对于n型MOS管，使用p型掺杂杂质进行离子注入；对于p型MOS管，使用n型掺杂杂质进行离子注入。
16.如权利要求15所述的方法，其中，所述接地晕圈区的掺杂浓度为1×1017-约3×1019/cm3。
17.如权利要求11所述的方法，其中，在形成所述伪栅极导体层以及侧墙之后，还包括通过进行选择性外延生长，以形成抬高的源区和漏区的步骤。
18.如权利要求17所述的方法，其中，对于p型MOS管，选择性外延生长SiGe层；对于n型MOS管，选择性外延生长Si:C层。
19.如权利要求18所述的方法，其中，在所述Si:C层中，C的原子百分比为0.5-2％；在所述SiGe层中，Ge的原子百分比为20-70％。
20.如权利要求18所述的方法，其中，对于n型MOS管，采用n型掺杂杂质原位掺杂；对于p型MOS管，采用p型掺杂杂质进行原位掺杂。
21.如权利要求15或20所述的方法，其中，所述p掺杂杂质包括硼、铟或其组合；所述n掺杂杂质包括砷、磷或其组合。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010105878870A CN102569383A (zh) | 2010-12-14 | 2010-12-14 | 一种mos管及其制造方法 |
| PCT/CN2011/071263 WO2012079304A1 (zh) | 2010-12-14 | 2011-02-24 | 一种mos管及其制造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN2010105878870A CN102569383A (zh) | 2010-12-14 | 2010-12-14 | 一种mos管及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102569383A true CN102569383A (zh) | 2012-07-11 |
Family
ID=46244022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010105878870A Pending CN102569383A (zh) | 2010-12-14 | 2010-12-14 | 一种mos管及其制造方法 |
Country Status (2)
| Country | Link |
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| CN110957218A (zh) * | 2018-09-26 | 2020-04-03 | 无锡华润微电子有限公司 | 半导体元器件的制造方法及半导体元器件 |
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|---|---|
| WO2012079304A1 (zh) | 2012-06-21 |
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| PB01 | Publication | ||
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