WO2010137093A1 - 半導体装置及びその製造方法 - Google Patents

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竹岡慎治
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a transistor using a high dielectric constant insulating film as a gate insulating film and a manufacturing method thereof.
  • the high dielectric constant insulating film means an insulating film having a relative dielectric constant higher than that of the silicon nitride film (about 8.0).
  • a transistor in which a gate electrode using a metal material such as titanium nitride or tantalum nitride is combined with a high dielectric constant gate insulating film instead of a gate electrode using a conventional silicon material that is, Many researches and developments have been made on transistors having a high dielectric constant gate insulating film / metal gate electrode structure.
  • the threshold voltage suitable for each of the N-type FET and the P-type FET has been realized by adjusting the work function of the silicon electrode by impurity ion implantation. That is, for an N-type FET, the work function is reduced by injecting an N-type impurity such as arsenic or phosphorus into a silicon electrode, while for a P-type FET, a P-type such as boron is used for the silicon electrode. The work function is increased by implanting impurities.
  • the threshold voltage control of the transistor is a big problem.
  • Non-Patent Document 1 As a work function control method for a transistor having a high dielectric constant gate insulating film / metal gate electrode structure, the threshold voltage is reduced at the interface between the oxide film formed on the semiconductor substrate surface and the high dielectric constant gate insulating film.
  • a method of adding a metal capable of forming an electric dipole has been proposed (see Non-Patent Document 1 and Non-Patent Document 2).
  • FIG. 8 (a) shows an oxide film on the surface of a semiconductor substrate and a high thickness for an N-type FET having a hafnium silicon oxynitride high dielectric constant gate insulating film / metal gate electrode structure described in Non-Patent Document 1.
  • a cross-sectional configuration of a transistor structure in which lanthanum is added as a metal forming an electric dipole at the interface with a dielectric constant gate insulating film is shown.
  • FIG. 8A in the N-type FET disclosed in Non-Patent Document 1, a high-concentration made of hafnium silicon oxynitride (HfSiON) is formed on the silicon oxide film 501 formed on the silicon substrate 500.
  • a dielectric constant insulating film 502 is deposited.
  • a metal electrode 504 made of TiN is deposited on the high dielectric constant insulating film 502 via a lanthanum (La) metal oxide film 503.
  • FIG. 8B shows a composition distribution (substrate main surface) obtained by diffusing lanthanum atoms by performing activation annealing on the high dielectric constant gate insulating film / metal gate electrode structure shown in FIG. (Composition distribution in a direction perpendicular to).
  • the lanthanum (La) atoms pass through the high dielectric constant gate insulating film (HfSiON) 502 and the interface between the silicon oxide film (SiO 2 ) 501 and the high dielectric constant gate insulating film 502.
  • HfSiON high dielectric constant gate insulating film
  • lanthanum atoms are also diffused in the metal electrode (TiN) 504, and the lanthanum composition ratio (La concentration) is the same as that of the metal electrode 504 and the high dielectric constant gate insulating film 502. Is substantially maximized at the interface.
  • FIG. 9A shows a transistor structure described in Non-Patent Document 2, specifically, a lanthanum oxide film (N-type FET) or an aluminum oxide film (P-type FET) below the high dielectric constant gate insulating film. Shown is a cross-sectional configuration of a transistor structure in which an electric dipole is formed to reduce the threshold voltage at the interface between the oxide film on the semiconductor substrate surface and the high dielectric constant gate insulating film by depositing a metal oxide film such as Yes.
  • a lanthanum (La) or aluminum (Al) metal oxide film is formed on a silicon oxide film 501 formed on a silicon substrate 500.
  • a high dielectric constant insulating film 502 made of hafnium silicon oxynitride (HfSiON) is deposited via 503.
  • a metal electrode 504 made of TiN is deposited on the high dielectric constant insulating film 502.
  • FIG. 9B shows an activation annealing for the high dielectric constant gate insulating film / metal gate electrode structure shown in FIG. 9A (when a metal oxide film of lanthanum (La) is used as the metal oxide film 503). Is a composition distribution (composition distribution in a direction perpendicular to the main surface of the substrate) obtained by diffusing lanthanum atoms. As shown in FIG.
  • lanthanum (La) atoms are present at the interface between the silicon oxide film (SiO 2 ) 501 and the high dielectric constant gate insulating film (HfSiON) 502, and as a result, the interface It becomes possible to form an electric dipole. Thereby, the threshold voltage of the N-type FET can be reduced by about 500 mV.
  • lanthanum atoms are also diffused inside the silicon oxide film 501 and the high dielectric constant gate insulating film 502, and the lanthanum composition ratio (La concentration) is determined by the silicon oxide film. It is substantially maximized at the interface between the film 501 and the high dielectric constant gate insulating film 502.
  • Al aluminum
  • the threshold voltage of the P-type FET can be reduced by about 200 mV.
  • Non-Patent Document 1 when threshold voltage control is performed by the method disclosed in Non-Patent Document 1 or Non-Patent Document 2, a dipole that reduces the threshold voltage is provided at the interface between the silicon oxide film and the high dielectric constant gate insulating film. There is a problem that it is difficult to optimize the formation conditions of the metal oxide film to be formed (such as a lanthanum oxide film or an aluminum oxide film).
  • a metal oxide film 503 such as a lanthanum oxide film or an aluminum oxide film is deposited on the high dielectric constant gate insulating film 502, after activation annealing or the like.
  • lanthanum atoms and aluminum atoms are diffused to the interface between the silicon oxide film 501 and the high dielectric constant gate insulating film 502 to reduce the threshold voltage.
  • a relatively thick (about 1 nm) metal oxide film such as a lanthanum oxide film or an aluminum oxide film is used to diffuse lanthanum atoms or aluminum atoms in the relatively thick (2 to 3 nm) high dielectric constant gate insulating film 502. 503 needs to be formed.
  • the lanthanum oxide film and the aluminum oxide film are insulators, when such a metal oxide film 503 is formed thick, the EOT as the whole gate insulating film increases, and the transistor characteristics deteriorate. End up.
  • the metal oxide film 503 such as a lanthanum oxide film or an aluminum oxide film is deposited under the high dielectric constant gate insulating film 502, the silicon oxide film 501 and the high dielectric constant gate are formed.
  • Lanthanum, aluminum, or the like is formed between the insulating film 502. Therefore, the metal oxide film 503 is deposited on the high dielectric constant gate insulating film 502 as described above by using a thin metal oxide film 503 such as a lanthanum oxide film or an aluminum oxide film (0.5 nm or less).
  • the threshold voltage can be reduced to a certain extent. As a result, it is possible to suppress an increase in EOT as the entire gate insulating film.
  • lanthanum atoms and aluminum atoms may diffuse into the silicon substrate 500 by a heat treatment performed in a subsequent process such as activation annealing.
  • a heat treatment performed in a subsequent process such as activation annealing.
  • the present invention reduces the threshold voltage at the interface between the oxide film formed on the surface of the semiconductor substrate and the high dielectric constant insulating film while suppressing an increase in EOT and a decrease in carrier mobility.
  • the object is to add a metal capable of forming an electric dipole.
  • the present inventor formed a structure in which a metal oxide film such as a lanthanum oxide film or an aluminum oxide film was sandwiched from above and below by a high dielectric constant insulating film, and then was subjected to heat treatment to produce lanthanum atoms or aluminum atoms. I thought of diffusing. In this way, a novel configuration is obtained in which the composition ratio (concentration) of lanthanum or aluminum is maximized inside the high dielectric constant gate insulating film.
  • the semiconductor device includes a first gate insulating film formed on a first region in a semiconductor substrate, and a first gate electrode formed on the first gate insulating film.
  • the first gate insulating film includes: a first oxygen-containing insulating film; a first high dielectric constant insulating film formed on the first oxygen-containing insulating film and containing a first metal;
  • the first high dielectric constant insulating film further includes a second metal different from the first metal, and a composition ratio of the second metal in the first high dielectric constant insulating film is The maximum position is from each of the interface between the first high dielectric constant insulating film and the first oxygen-containing insulating film and the interface between the first high dielectric constant insulating film and the first gate electrode. is seperated.
  • the semiconductor device according to the present invention diffuses lanthanum atoms, aluminum atoms, and the like by heat treatment after forming a structure in which a metal oxide film such as a lanthanum oxide film or an aluminum oxide film is sandwiched by a high dielectric constant insulating film from above and below. Is obtained.
  • the semiconductor device of the present invention compared with a structure obtained by forming a metal oxide film such as a lanthanum oxide film or an aluminum oxide film on a high dielectric constant insulating film and performing a heat treatment, The film thickness of the high dielectric constant insulating film existing on the lower side of the film can be reduced. As a result, a metal oxide film such as a lanthanum oxide film or an aluminum oxide film necessary for lowering the threshold voltage can be thinned, so that an increase in EOT as a whole gate insulating film and a transistor associated therewith Deterioration of characteristics can be suppressed.
  • the semiconductor device of the present invention compared with a structure obtained by forming a metal oxide film such as a lanthanum oxide film or an aluminum oxide film under a high dielectric constant insulating film and performing a heat treatment,
  • the thickness of the insulating film laminated structure of the high dielectric constant insulating film and the oxygen-containing insulating film such as a silicon oxide film
  • diffusion of lanthanum atoms, aluminum atoms, etc. into the semiconductor substrate due to heat treatment such as activation annealing can be suppressed, thereby suppressing deterioration of carrier mobility and accompanying transistor characteristics. can do.
  • the threshold is provided at the interface between the oxygen-containing insulating film and the high dielectric constant insulating film formed on the surface of the semiconductor substrate while suppressing an increase in EOT and a decrease in carrier mobility. Since a metal capable of forming an electric dipole that reduces the value voltage can be added, transistor characteristics can be improved.
  • the second metal is also present at an interface between the first high dielectric constant insulating film and the first oxygen-containing insulating film, whereby the second metal is present at the interface.
  • An electric dipole that reduces the threshold voltage applied to one gate electrode may be formed.
  • the first oxygen-containing insulating film may be a silicon oxide film.
  • the first high dielectric constant insulating film may be a hafnium oxide film, a hafnium silicon oxide film, a hafnium silicon oxide film, a zirconium oxide film, or a hafnium zirconium oxide film.
  • the first gate electrode may include a first metal-containing layer in contact with the first high dielectric constant insulating film.
  • the first metal-containing layer may be a titanium nitride film, a tantalum nitride film, a tantalum carbide film, a tantalum nitride carbide film, or a film in which two or more of these films are stacked.
  • the first region may be an N-type FET formation region
  • the second metal may be lanthanum, dysprosium, scandium, erbium, or strontium. In this way, the threshold voltage of the N-type FET can be reliably reduced.
  • the first region may be a P-type FET formation region, and the second metal may be aluminum. In this way, the threshold voltage of the P-type FET can be reliably reduced.
  • the semiconductor device includes a second gate insulating film formed on the second region of the semiconductor substrate, and a second gate electrode formed on the second gate insulating film,
  • the second gate insulating film includes a second oxygen-containing insulating film, and a second high dielectric constant insulating film formed on the second oxygen-containing insulating film and containing the first metal.
  • the second high dielectric constant insulating film further includes a third metal different from the first metal and the second metal, and the second high dielectric constant insulating film includes the third metal of the second high dielectric constant insulating film.
  • the position where the composition ratio is maximized is the interface between the second high dielectric constant insulating film and the second oxygen-containing insulating film and the interface between the second high dielectric constant insulating film and the second gate electrode. You may be away from each of the.
  • the third metal is also present at the interface between the second high-dielectric-constant insulating film and the second oxygen-containing insulating film, so that the interface is connected to the second gate electrode. An electric dipole for reducing the applied threshold voltage may be formed.
  • the second oxygen-containing insulating film may be a silicon oxide film.
  • the second high dielectric constant insulating film may be a hafnium oxide film, a hafnium silicon oxide film, a hafnium silicon oxide film, a zirconium oxide film, or a hafnium zirconium oxide film.
  • the second gate electrode may include a second metal-containing layer in contact with the second high dielectric constant insulating film, and the second metal-containing layer is a titanium nitride film.
  • a tantalum nitride film, a tantalum carbide film, a tantalum nitride carbide film, or a film in which two or more of these films are stacked may be used.
  • a method of manufacturing a semiconductor device includes: an oxygen-containing insulating film on a semiconductor substrate; a lower high dielectric constant insulating film containing a first metal; and a metal oxide film containing a second metal different from the first metal
  • a step (b) of forming a high dielectric constant insulating film includes: an oxygen-containing insulating film on a semiconductor substrate; a lower high dielectric constant insulating film containing a first metal; and a metal oxide film containing a second metal different from the first metal.
  • the method for manufacturing a semiconductor device compared to the case where a metal oxide film such as a lanthanum oxide film or an aluminum oxide film is formed on a high dielectric constant insulating film, a high level existing under the metal oxide film.
  • the film thickness of the dielectric constant insulating film (that is, the lower high dielectric constant insulating film) can be reduced.
  • a metal oxide film such as a lanthanum oxide film or an aluminum oxide film necessary for lowering the threshold voltage can be thinned, so that the entire gate insulating film (high dielectric constant insulation obtained by heat treatment) can be obtained.
  • Increase in EOT as a laminate of a film and an oxygen-containing insulating film) and the accompanying deterioration in transistor characteristics can be suppressed.
  • the metal oxide film such as a lanthanum oxide film or an aluminum oxide film is formed below the metal oxide film as compared with the case where the metal oxide film is formed under the high dielectric constant insulating film.
  • the film thickness of the existing insulating film (the laminated structure of the lower high dielectric constant insulating film and the oxygen-containing insulating film) can be increased. As a result, diffusion of lanthanum atoms, aluminum atoms, or the like into the semiconductor substrate due to heat treatment can be suppressed, so that deterioration in carrier mobility and accompanying transistor characteristics can be suppressed.
  • the interface between the oxygen-containing insulating film and the high dielectric constant insulating film formed on the semiconductor substrate surface is suppressed. Since a metal capable of forming an electric dipole that reduces the threshold voltage can be added, transistor characteristics can be improved.
  • the lower high dielectric constant insulating film and the upper high dielectric constant insulating film may be the same type of insulating film.
  • the method for manufacturing a semiconductor device according to the present invention may further include a step (c) of forming a gate electrode on the high dielectric constant insulating film after the step (b).
  • the second metal may be lanthanum, dysprosium, scandium, erbium, or strontium. In this way, the threshold voltage of the N-type FET can be reliably reduced.
  • the second metal may be aluminum. In this way, the threshold voltage of the P-type FET can be reliably reduced.
  • the step (b) may include a step of performing a heat treatment at a temperature of 500 ° C. or higher and 1350 ° C. or lower in an inert gas atmosphere or vacuum.
  • an electric power that reduces the threshold voltage at the interface between the oxygen-containing insulating film and the high dielectric constant insulating film formed on the surface of the semiconductor substrate while suppressing an increase in EOT and a decrease in carrier mobility. Since a metal capable of forming a dipole can be added, transistor characteristics can be improved.
  • FIG. 1A is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention
  • FIG. 1B is a plan view of the main surface of the substrate in the gate insulating film / gate electrode structure shown in FIG. It is a figure which shows the composition distribution of a perpendicular direction.
  • 2A to 2D are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIGS. 3A to 3C are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 5A to 5D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • 6A to 6D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
  • 7A to 7C are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 8A is a cross-sectional view of the semiconductor device according to the first conventional example
  • FIG. 8B is a view after annealing the gate insulating film / gate electrode structure shown in FIG. It is a figure which shows the composition distribution of the direction perpendicular
  • FIG. 9A is a cross-sectional view of the semiconductor device according to the second conventional example
  • FIG. 9B is a diagram after annealing the gate insulating film / gate electrode structure shown in FIG. It is a figure which shows the composition distribution of the direction perpendicular
  • FIG. 1A is a cross-sectional view of the semiconductor device according to the present embodiment.
  • a gate insulating film 140 is formed on an N-type FET formation region (a first region including the semiconductor substrate 100 surrounded by the element isolation region) in the semiconductor substrate 100 such as a silicon substrate.
  • a gate electrode 150 is formed through the.
  • the gate insulating film 140 includes, for example, an oxygen-containing insulating film 101 made of, for example, a silicon oxide film (SiO 2 film) having a thickness of about 1 nm, and a hafnium oxide film (for example, having a thickness of about 2 nm) formed on the oxygen-containing insulating film 101. HfO 2 film) and the like.
  • the gate electrode 150 is in contact with the high dielectric constant insulating film 102 and includes a metal-containing layer (metal electrode) 103 made of, for example, a titanium nitride (TiN) film, and a polysilicon layer (polysilicon electrode) formed on the metal-containing layer 103. 104.
  • metal-containing layer metal electrode
  • TiN titanium nitride
  • polysilicon electrode polysilicon electrode
  • an insulating sidewall spacer 105 is formed on the side surface of the gate electrode 150.
  • an N-type extension region 106 is formed below the sidewall spacer 105 on the surface portion of the semiconductor substrate 100, and outside the sidewall spacer 105 as viewed from the gate electrode 150 on the surface portion of the semiconductor substrate 100.
  • N-type source / drain regions 107 are formed.
  • the high dielectric constant insulating film 102 is a metal material that can form an electric dipole that reduces the threshold voltage at the interface between the oxygen-containing insulating film 101 and the high dielectric constant insulating film 102, for example, lanthanum ( La) and the position where the composition ratio (concentration) of lanthanum in the high dielectric constant insulating film 102 is maximized is the interface between the oxygen-containing insulating film 101 and the high dielectric constant insulating film 102 and the high dielectric constant insulating film. That is, it is separated from each of the interfaces between the gate electrode 150 and the gate electrode 150. That is, the lanthanum concentration is maximized inside the high dielectric constant insulating film 102 (for example, near the center in the thickness direction).
  • La lanthanum
  • FIG. 1B shows the main substrate in the gate insulating film / gate electrode structure (specifically, a laminated structure of the oxygen-containing insulating film 101, the high dielectric constant insulating film 102, and the metal-containing layer 103) shown in FIG. The composition distribution in the direction perpendicular to the surface is shown.
  • the high dielectric constant insulating film 102 of this embodiment is a mixed metal oxide film of lanthanum and hafnium. As shown in FIG.
  • the lanthanum concentration in the high dielectric constant insulating film 102 ( La composition / (Hf composition + La composition + O composition)) becomes maximum inside the high dielectric constant insulating film 102 (for example, near the center in the thickness direction), and the value is, for example, 60%.
  • the lanthanum concentration at the interface between the high dielectric constant insulating film 102 and the oxygen-containing insulating film 101 is, for example, about 10%, and the interface between the high dielectric constant insulating film 102 and the metal-containing layer 103 contains some lanthanum. It is.
  • lanthanum does not exist at the interface between the oxygen-containing insulating film 101 and the semiconductor substrate 100.
  • a metal material capable of forming an electric dipole that reduces the threshold voltage at the interface between the high dielectric constant insulating film 102 and the oxygen-containing insulating film 101 is made of the high dielectric constant insulating film 102. It is characterized in that the concentration of the metal material is maximized inside the high dielectric constant insulating film 102 when added to the inside. As a result, it is possible to suppress deterioration of carrier mobility and increase in EOT caused by penetration of lanthanum atoms into the semiconductor substrate 100 while reducing the threshold voltage.
  • the peak of the lanthanum concentration distribution has a high dielectric constant insulating film. Since it is located inside 102, the distance from the peak position to the interface between the high dielectric constant insulating film 102 and the oxygen-containing insulating film 101 is shortened. In other words, even when the lanthanum oxide film for diffusing lanthanum in the high dielectric constant insulating film 102 is made thinner than the first conventional example, the threshold voltage reduction equivalent to the first conventional example can be realized. Therefore, the increase in EOT of the gate insulating film 140 as a whole and the accompanying deterioration in transistor characteristics can be suppressed.
  • the bottom of the lanthanum concentration distribution has a high dielectric constant. It is possible to terminate in the vicinity of the interface between the insulating film 102 and the oxygen-containing insulating film 101. In other words, since diffusion of lanthanum atoms into the semiconductor substrate 100 due to heat treatment such as activation annealing can be suppressed, deterioration of carrier mobility and accompanying transistor characteristics can be suppressed. .
  • lanthanum is used as a metal material capable of forming an electric dipole that reduces the threshold voltage at the interface between the high dielectric constant insulating film 102 and the oxygen-containing insulating film 101.
  • the present invention is not limited to this.
  • Other metal materials capable of changing the threshold voltage may be used.
  • dysprosium, scandium, erbium, strontium, or the like may be used.
  • a silicon (Si) substrate is used as the semiconductor substrate 100.
  • a silicon germanium (SiGe) substrate or a germanium (Ge) substrate may be used.
  • a silicon oxide film (SiO 2 film) is formed as the oxygen-containing insulating film 101 on the surface of the semiconductor substrate 100.
  • a silicon oxynitride film (SiON film) is formed. Also good.
  • SiGe substrate is used as the semiconductor substrate 100
  • SiGeO film or a SiGeON film may be formed.
  • Ge substrate is used as the semiconductor substrate 100
  • GeO 2 film or a GeON film is formed. May be.
  • a hafnium oxide film is formed as the high dielectric constant insulating film 102.
  • a hafnium silicon oxide film, a hafnium silicon oxide film, a zirconium oxide film, a hafnium zirconium oxide film, or the like is formed. May be.
  • the gate electrode 150 has a TiN (titanium nitride) film as the metal-containing layer 103 in contact with the high dielectric constant insulating film 102, but instead of this, a tantalum nitride film, A tantalum carbide film or a tantalum nitride carbide film may be provided.
  • the metal-containing layer 103 may be a laminate of two or more films selected from a titanium nitride film, a tantalum nitride film, a tantalum carbide film, and a tantalum nitride carbide film.
  • the maximum value of the lanthanum concentration in the high dielectric constant insulating film 102 is about 60%, and the lanthanum concentration at the interface between the high dielectric constant insulating film 102 and the oxygen-containing insulating film 101 is about 10%. If the lanthanum concentration is maximized inside the high dielectric constant insulating film 102 and lanthanum is present at the interface between the high dielectric constant insulating film 102 and the oxygen-containing insulating film 101, the maximum lanthanum concentration is set. Needless to say, the value and the value of the lanthanum concentration at the interface are not particularly limited.
  • the threshold voltage is reduced using lanthanum for N-type FETs.
  • the threshold voltage of P-type FETs is controlled by the same method. Is possible. Specifically, for example, aluminum may be used as a metal material for reducing the threshold voltage of the P-type FET.
  • planar type FET is used as an object, but the same effect can be obtained by using an FET or FinFET having a damascene gate structure instead.
  • FIGS. 2A to 2D and FIGS. 3A to 3C are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the present embodiment.
  • 2A to 2D and FIGS. 3A to 3C the same components as those of the semiconductor device according to this embodiment shown in FIG. 1A are denoted by the same reference numerals.
  • an oxygen-containing insulating film 101 made of, for example, a silicon oxide film (SiO 2 film) having a thickness of about 1 nm is formed on a semiconductor substrate 100 having a P-type well.
  • a lower high dielectric constant insulating film 110 made of a hafnium oxide film (HfO 2 film) having a thickness of about 1 nm for example, a metal oxide film made of a lanthanum oxide film having a thickness of about 0.5 nm, for example.
  • 111 and an upper high dielectric constant insulating film 112 made of, for example, a hafnium oxide film (HfO 2 film) having a thickness of about 1 nm are sequentially formed.
  • the lower high dielectric constant insulating film 110, the metal oxide film 111, and the upper high dielectric constant insulating film are annealed at a temperature of, eg, about 800 ° C. in a nitrogen atmosphere, for example.
  • the high dielectric constant insulating film 102 is formed by mixing 112.
  • the lanthanum concentration in the central portion of the high dielectric constant insulating film 102 is higher than the lanthanum concentration in the upper and lower portions of the high dielectric constant insulating film 102.
  • a metal-containing layer 103 made of a titanium nitride film having a thickness of about 10 nm and a polysilicon layer 104 having a thickness of about 100 nm are formed on the high dielectric constant insulating film 102, for example. Deposit sequentially.
  • a gate electrode 150 having a gate length of about 50 nm is formed.
  • the high dielectric constant insulating film 102 and the oxygen-containing insulating film 101 outside the gate electrode 150 are also removed by etching, and the gate insulation made of the oxygen-containing insulating film 101 and the high dielectric constant insulating film 102 under the gate electrode 150.
  • a film 140 is formed.
  • an N-type extension region 106 is formed by ion-implanting, for example, arsenic as an implantation impurity into the semiconductor substrate 100 using the gate electrode 150 as a mask.
  • the ion implantation conditions are an acceleration energy of 2 keV and an implantation dose of 1 ⁇ 10 15 atoms / cm 2 .
  • a silicon oxide film having a thickness of, for example, about 70 nm is deposited on the entire surface of the semiconductor substrate 100, the silicon oxide film is etched back, and as shown in FIG. For example, a sidewall spacer 105 having a width of about 70 nm is formed on the side surface.
  • N-type source / drain regions are formed by ion-implanting, for example, arsenic as an implantation impurity into the semiconductor substrate 100 using the gate electrode 150 and the sidewall spacer 105 as a mask. 107 is formed.
  • the ion implantation conditions are an acceleration energy of 20 keV and an implantation dose of 4 ⁇ 10 15 atoms / cm 2 .
  • activation annealing is performed under a spike condition of 1000 ° C. for 0 second, for example.
  • a structure in which the metal oxide film 111 made of a lanthanum oxide film is sandwiched between the lower high dielectric constant insulating film 110 and the upper high dielectric constant insulating film 112 made of a hafnium oxide film is formed. Thereafter, annealing is performed to form a high dielectric constant insulating film (lanthanum-containing high dielectric constant insulating film) 102 having a high lanthanum concentration in the central portion on the oxygen-containing insulating film 101.
  • a high dielectric constant insulating film (lanthanum-containing high dielectric constant insulating film) 102 having a high lanthanum concentration in the central portion on the oxygen-containing insulating film 101.
  • N type FET N type FET
  • P type FET P type FET
  • an aluminum oxide film or the like may be used as the metal oxide film 111 instead of the lanthanum oxide film.
  • N-type FET a dysprosium oxide film, a scandium oxide film, an erbium oxide film, or a strontium oxide film may be used as the metal oxide film 111 instead of the lanthanum oxide film.
  • one structure in which the metal oxide film 111 is sandwiched between the lower high dielectric constant insulating film 110 and the upper high dielectric constant insulating film 112 is formed.
  • two or more structures may be formed.
  • metal oxide films and high dielectric constant insulating films may be alternately formed in this order. In this case, the uppermost high dielectric constant insulating film may not be formed.
  • the upper high dielectric constant insulating film 112 is formed in order to form the high dielectric constant insulating film 102 by mixing the lower high dielectric constant insulating film 110, the metal oxide film 111, and the upper high dielectric constant insulating film 112.
  • An annealing process is performed between the deposition process (see FIG. 2A) and the deposition process (see FIG. 2C) of the metal-containing layer 103 (titanium nitride film).
  • the execution timing of the annealing process is not particularly limited as long as it is after the deposition process of the upper high dielectric constant insulating film 112.
  • an annealing process may be performed immediately after the deposition process of the metal-containing layer 103 or the polysilicon layer 104, or the annealing process may be performed as an activation annealing process of impurities implanted into the source / drain regions 107. You may also use it.
  • an annealing process for forming the high dielectric constant insulating film 102 by mixing the lower high dielectric constant insulating film 110, the metal oxide film 111 and the upper high dielectric constant insulating film 112 at a temperature of about 800 ° C. in a nitrogen atmosphere. Although it implemented, it is not restricted to this, You may implement an annealing process at the temperature of 500 degreeC or more and 1350 degrees C or less in inert gas atmosphere or a vacuum.
  • the same hafnium oxide film is used as the lower high dielectric constant insulating film 110 and the upper high dielectric constant insulating film 112, but the lower high dielectric constant insulating film 110 and the upper high dielectric constant insulating film 112 are mutually connected.
  • Different types of insulating films may be used.
  • the oxygen-containing insulating film 101 is a silicon oxide film
  • the lower high dielectric constant insulating film 110 and the upper high dielectric constant insulating film 112 are hafnium oxide films
  • the metal oxide film 111 is a lanthanum oxide film
  • the metal-containing layer 103 titanium nitride films are used as (metal electrodes), these are merely examples, and it goes without saying that other alternative materials having the same effect may be used.
  • a silicide layer made of, for example, nickel silicide may be provided on each surface portion of the polysilicon layer 104 and the source / drain region 107 constituting the upper portion of the gate electrode 150.
  • both the N-type FET and the P-type FET have the same high dielectric constant insulating film as that of the first embodiment, that is, the interface between the oxygen-containing insulating film on the substrate surface and the high dielectric constant insulating film.
  • a semiconductor device including a gate insulating film having a high dielectric constant insulating film containing a metal material capable of forming an electric dipole for reducing a threshold voltage and having a maximum concentration of the metal material inside the film. Yes.
  • FIG. 4 is a cross-sectional view of the semiconductor device according to the present embodiment.
  • an N-type FET formation region (a first region including the semiconductor substrate 200 surrounded by the element isolation region) in the semiconductor substrate 200 such as a silicon substrate is interposed via a gate insulating film 240A.
  • the gate electrode 250A is formed, and the gate electrode is formed on the P-type FET formation region (second region made of the semiconductor substrate 200 surrounded by the element isolation region) in the semiconductor substrate 200 via the gate insulating film 240B. 250B is formed.
  • the gate insulating film 240A includes an oxygen-containing insulating film 201 made of, for example, a silicon oxide film (SiO 2 film) having a thickness of about 1 nm, and a hafnium oxide film (for example, having a thickness of about 2 nm) formed on the oxygen-containing insulating film 201. HfO 2 film) and the like.
  • the gate insulating film 240B is a high dielectric constant made of an oxygen-containing insulating film 201 similar to the gate insulating film 240A and a hafnium oxide film (HfO 2 film) formed on the oxygen-containing insulating film 201 and having a thickness of about 2 nm, for example.
  • an insulating film 202B is an oxygen-containing insulating film 201 made of, for example, a silicon oxide film (SiO 2 film) having a thickness of about 1 nm, and a hafnium oxide film (for example, having a thickness of about 2 nm,
  • the gate electrodes 250A and 250B are in contact with the high dielectric constant insulating films 202A and 202B, respectively, and include a metal-containing layer (metal electrode) 203 made of, for example, a titanium nitride (TiN) film, and polysilicon formed on the metal-containing layer 203.
  • a metal-containing layer (metal electrode) 203 made of, for example, a titanium nitride (TiN) film, and polysilicon formed on the metal-containing layer 203.
  • a layer (polysilicon electrode) 204 is a metal-containing layer 203 made of, for example, a titanium nitride (TiN) film.
  • insulating sidewall spacers 205 are formed on the side surfaces of the gate electrodes 250A and 250B. Further, an N-type extension region 206A is formed below the sidewall spacer 205 on the side surface of the gate electrode 250A on the surface portion of the semiconductor substrate 200, and the side surface viewed from the gate electrode 250A on the surface portion of the semiconductor substrate 200. An N-type source / drain region 207 ⁇ / b> A is formed outside the wall spacer 205. Further, a P-type extension region 206B is formed below the sidewall spacer 205 on the side surface of the gate electrode 250B on the surface portion of the semiconductor substrate 200, and the side as viewed from the gate electrode 250B on the surface portion of the semiconductor substrate 200. A P-type source / drain region 207 ⁇ / b> B is formed outside the wall spacer 205.
  • the first feature of the present embodiment is that the high dielectric constant insulating film 202A is a metal material capable of forming an electric dipole that reduces the threshold voltage at the interface between the oxygen-containing insulating film 201 and the high dielectric constant insulating film 202A.
  • lanthanum (La) is contained, and the position where the composition ratio (concentration) of lanthanum in the high dielectric constant insulating film 202A is maximized is the interface between the oxygen-containing insulating film 201 and the high dielectric constant insulating film 202A and the high dielectric constant. That is, it is separated from each of the interfaces between the rate insulating film 202A and the gate electrode 250A.
  • the lanthanum concentration is maximized inside the high dielectric constant insulating film 202A (for example, near the center in the thickness direction).
  • the interface between the high dielectric constant insulating film 202A and the oxygen-containing insulating film 201 and the interface between the high dielectric constant insulating film 202A and the gate electrode 250A (metal-containing layer 203) contain lanthanum, while the gate insulating film Lanthanum does not exist at the interface between 240A (oxygen-containing insulating film 201) and the semiconductor substrate 200.
  • the second feature of the present embodiment is that the high dielectric constant insulating film 202B is capable of forming an electric dipole that reduces the threshold voltage at the interface between the oxygen-containing insulating film 201 and the high dielectric constant insulating film 202B.
  • the position containing the material, for example, aluminum (Al) and having the maximum aluminum composition ratio (concentration) in the high dielectric constant insulating film 202B is the interface between the oxygen-containing insulating film 201 and the high dielectric constant insulating film 202B. That is, it is separated from each of the interfaces between the high dielectric constant insulating film 202B and the gate electrode 250B.
  • the aluminum concentration is maximized inside the high dielectric constant insulating film 202B (for example, near the center in the thickness direction).
  • the interface between the high dielectric constant insulating film 202B and the oxygen-containing insulating film 201 and the interface between the high dielectric constant insulating film 202B and the gate electrode 250B (metal-containing layer 203) contain aluminum, while the gate insulating film Aluminum does not exist at the interface between 240B (oxygen-containing insulating film 201) and the semiconductor substrate 200.
  • a metal material capable of forming an electric dipole that reduces the threshold voltage at the interface between each of the high dielectric constant insulating films 202A and 202B and the oxygen-containing insulating film 201 is made of a high dielectric. It is characterized in that the concentration of the metallic material added to the dielectric constant insulating films 202A and 202B is maximized inside the high dielectric constant insulating films 202A and 202B. As a result, it is possible to suppress deterioration of carrier mobility and increase in EOT due to penetration of lanthanum atoms or aluminum atoms into the semiconductor substrate 200 while reducing the threshold voltage.
  • an electric dipole can be formed at the interface.
  • the threshold voltage can be lowered.
  • the peak of the lanthanum concentration distribution or aluminum concentration distribution is high. Since the dielectric constant insulating films 202A and 202B are located inside, the distance from the peak position to the interface between the high dielectric constant insulating films 202A and 202B and the oxygen-containing insulating film 201 is shortened. In other words, when the lanthanum oxide film or aluminum oxide film for diffusing lanthanum or aluminum in the high dielectric constant insulating films 202A and 202B is made thinner than the first conventional example, the same threshold as the first conventional example is obtained. Since the value voltage can be reduced, it is possible to suppress an increase in EOT as a whole of the gate insulating films 240A and 240B and a deterioration in transistor characteristics associated therewith.
  • the bottom of the lanthanum concentration distribution or the aluminum concentration distribution can be terminated in the vicinity of the interface between each of the high dielectric constant insulating films 202A and 202B and the oxygen-containing insulating film 201.
  • diffusion of lanthanum atoms or aluminum atoms into the semiconductor substrate 200 due to heat treatment such as activation annealing can be suppressed, deterioration of carrier mobility and accompanying transistor characteristics are suppressed. be able to.
  • the present invention as a metal material capable of forming an electric dipole that reduces the threshold voltage at the interface between the high-dielectric-constant insulating film 202A and the oxygen-containing insulating film 201 to be the gate insulating film 240A of the N-type FET, although lanthanum is used, the present invention is not limited to this, and other metal materials capable of changing the threshold voltage, such as dysprosium, scandium, erbium, or strontium, may be used.
  • the present invention as a metal material capable of forming an electric dipole that reduces the threshold voltage at the interface between the high dielectric constant insulating film 202B and the oxygen-containing insulating film 201 that becomes the gate insulating film 240B of the P-type FET, although aluminum is used, the present invention is not limited to this, and other metal materials capable of changing the threshold voltage may be used.
  • a silicon (Si) substrate is used as the semiconductor substrate 200, but a silicon germanium (SiGe) substrate or a germanium (Ge) substrate may be used instead.
  • a silicon oxide film (SiO 2 film) is formed as the oxygen-containing insulating film 201 on the surface of the semiconductor substrate 200.
  • a silicon oxynitride film (SiON film) is formed. Also good.
  • SiGe substrate is used as the semiconductor substrate 200
  • SiGeO film or a SiGeON film may be formed.
  • Ge substrate is used as the semiconductor substrate 200
  • GeO 2 film or a GeON film is formed. May be.
  • the hafnium oxide film is formed as the high dielectric constant insulating films 202A and 202B.
  • a hafnium silicon oxide film, a hafnium silicon nitride oxide film, a zirconium oxide film, a hafnium zirconium oxide film, or the like is used. It may be formed.
  • the gate electrodes 250A and 250B have a TiN (titanium nitride) film as the metal-containing layer 203 in contact with the high dielectric constant insulating films 202A and 202B, respectively.
  • a tantalum nitride film, a tantalum carbide film, a tantalum nitride carbide film, or the like may be included.
  • the metal-containing layer 203 may be a laminate of two or more films selected from a titanium nitride film, a tantalum nitride film, a tantalum carbide film, and a tantalum nitride carbide film.
  • planar type FET is used as an object, but the same effect can be obtained by using an FET or FinFET having a damascene gate structure instead.
  • FIGS. 5A to 5D, FIGS. 6A to 6D, and FIGS. 7A to 7C are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the present embodiment.
  • FIGS. 6 (a) to (d) and FIGS. 7 (a) to (c) are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the present embodiment.
  • FIGS. 6 (a) to (d) and FIGS. 7 (a) to (c) the same constituent elements as those of the semiconductor device according to the present embodiment shown in FIG. Are given the same reference numerals.
  • a silicon oxide film having a thickness of, for example, about 1 nm is formed on a semiconductor substrate 200 having a P-type well in the N-type FET formation region and an N-type well in the P-type FET formation region.
  • the oxygen-containing insulating film 201 made of (SiO 2 film) or the like
  • the lower high dielectric constant insulating film 210 made of a hafnium oxide film (HfO 2 film) or the like having a thickness of about 1 nm is formed on the oxygen-containing insulating film 201, for example. Form.
  • a chemical solution such as TMAH (tetramethylammonium hydroxide) is used to form the first metal oxide film in the N-type FET formation region.
  • TMAH tetramethylammonium hydroxide
  • the removal of the first metal oxide film 211 in the N-type FET formation region may be performed in the developer treatment during resist patterning. .
  • a second metal oxide film 213 made of, for example, a lanthanum oxide film having a thickness of about 0.5 nm is formed.
  • the second metal oxide film 213 in the P-type FET formation region is selected using a chemical solution such as hydrochloric acid. To remove.
  • an upper high dielectric constant insulating film 215 made of a hafnium oxide film (HfO 2 film) having a thickness of about 1 nm is formed.
  • annealing is performed at a temperature of, for example, about 800 ° C. in, for example, a nitrogen atmosphere, so that the lower high dielectric constant insulating film 210 and the second metal are formed in the N-type FET formation region.
  • the oxide film 213 and the upper high dielectric constant insulating film 215 are mixed to form the high dielectric constant insulating film 202A, and in the P-type FET formation region, the lower high dielectric constant insulating film 210, the first metal oxide film 211, and the upper portion
  • the high dielectric constant insulating film 215 is mixed to form the high dielectric constant insulating film 202B.
  • the lanthanum concentration in the central portion of the high dielectric constant insulating film 202A is higher than the lanthanum concentration in the upper and lower portions of the high dielectric constant insulating film 202A in the N-type FET formation region.
  • the aluminum concentration in the central portion of the high dielectric constant insulating film 202B is higher than the aluminum concentration in the upper and lower portions of the dielectric constant insulating film 202B.
  • a metal-containing layer 203 made of, for example, a titanium nitride film having a thickness of about 10 nm, and, for example, having a thickness of about 100 nm.
  • the polysilicon layer 204 and the metal-containing layer 203 are sequentially dried using a resist pattern (not shown) covering the gate electrode formation regions of the N-type FET and the P-type FET as a mask. Etching is performed.
  • gate electrodes 250A and 250B having a gate length of, for example, about 50 nm are formed in each of the N-type FET formation region and the P-type FET formation region.
  • the high dielectric constant insulating film 202A and the oxygen-containing insulating film 201 outside the gate electrode 250A are also removed by etching, and the gate insulating film made of the oxygen-containing insulating film 201 and the high dielectric constant insulating film 202A is formed below the gate electrode 250A.
  • a film 240A is formed.
  • the high dielectric constant insulating film 202B and the oxygen-containing insulating film 201 outside the gate electrode 250B are also removed by etching, and the gate insulating film made of the oxygen-containing insulating film 201 and the high dielectric constant insulating film 202B is formed below the gate electrode 250B. 240B is formed.
  • arsenic is ion-implanted as an implantation impurity into the semiconductor substrate 200 using a resist pattern (not shown) covering the P-type FET formation region and the gate electrode 250A as a mask.
  • a resist pattern (not shown) covering the P-type FET formation region and the gate electrode 250A as a mask.
  • an N-type extension region 206A is formed.
  • the ion implantation conditions are an acceleration energy of 2 keV and an implantation dose of 1 ⁇ 10 15 atoms / cm 2 .
  • boron is ion-implanted as an implantation impurity into the semiconductor substrate 200, thereby forming a P-type extension region 206B.
  • the ion implantation conditions are an acceleration energy of 0.3 keV and an implantation dose of 5 ⁇ 10 14 atoms / cm 2 .
  • a silicon oxide film having a thickness of, for example, about 70 nm is deposited on the entire surface of the semiconductor substrate 200, the silicon oxide film is etched back, and as shown in FIG. And sidewall spacers 205 having a width of about 70 nm, for example, are formed on the respective side surfaces of 250B.
  • implanted impurities are introduced into the semiconductor substrate 200 using a resist pattern (not shown) covering the P-type FET formation region, the gate electrode 250A and the side wall spacer 205 on the side surface as a mask.
  • a resist pattern (not shown) covering the P-type FET formation region, the gate electrode 250A and the side wall spacer 205 on the side surface as a mask.
  • arsenic is ion-implanted to form an N-type source / drain region 207A.
  • the ion implantation conditions are an acceleration energy of 20 keV and an implantation dose of 4 ⁇ 10 15 atoms / cm 2 .
  • the ion implantation conditions are an acceleration energy of 1.5 keV and an implantation dose of 4 ⁇ 10 15 atoms / cm 2 .
  • activation annealing is performed under a spike condition of 1000 ° C. for 0 second, for example.
  • the first metal oxide film 211 made of an aluminum oxide film or the second metal oxide film 213 made of a lanthanum oxide film is replaced with a lower high dielectric constant insulating film made of a hafnium oxide film.
  • 210 and the upper high dielectric constant insulating film 215 are formed, and then annealing is performed, so that a high dielectric constant insulating film (lanthanum-containing high dielectric constant insulating film) 202A having a high lanthanum concentration in the central portion and a central portion are formed.
  • a high dielectric constant insulating film (aluminum-containing high dielectric constant insulating film) 202B having a high aluminum concentration is formed on the oxygen-containing insulating film 201, respectively.
  • one structure in which the metal oxide film 211 or 213 is sandwiched between the lower high dielectric constant insulating film 210 and the upper high dielectric constant insulating film 215 is formed, but two or more structures may be formed. Good. In other words, after the upper high dielectric constant insulating film 215 is formed in the step shown in FIG. 6B, a series of steps shown in FIGS. 5B to 5D, 6A, and 6B are further performed. It may be repeated one or more times. In this case, the uppermost high dielectric constant insulating film may not be formed.
  • the upper high dielectric constant insulating film 210, the metal oxide film 211 or 213, and the upper high dielectric constant insulating film 215 are mixed to form the high dielectric constant insulating films 202A and 202B.
  • An annealing step is performed between the deposition step of the dielectric constant insulating film 215 (see FIG. 6B) and the deposition step of the metal-containing layer 203 (titanium nitride film) (see FIG. 6D).
  • the execution timing of the annealing process is not particularly limited as long as it is after the deposition process of the upper high dielectric constant insulating film 215.
  • an annealing step may be performed immediately after the deposition step of the metal-containing layer 203 or the polysilicon layer 204, or the annealing step may be performed for activation annealing of impurities implanted in the source / drain regions 207A and 207B. You may combine with a process.
  • an annealing process for forming the high dielectric constant insulating films 202A and 202B by mixing the lower high dielectric constant insulating film 210, the metal oxide film 211 or 213, and the upper high dielectric constant insulating film 215 in a nitrogen atmosphere is performed in 800.
  • the annealing process may be performed at a temperature of 500 ° C. or higher and 1350 ° C. or lower in an inert gas atmosphere or vacuum.
  • the same hafnium oxide film is used as the lower high dielectric constant insulating film 210 and the upper high dielectric constant insulating film 215, but the lower high dielectric constant insulating film 210 and the upper high dielectric constant insulating film 215 are mutually connected.
  • Different types of insulating films may be used. Further, the same insulating film was used in each of the N-type FET forming region and the P-type FET forming region for each of the oxygen-containing insulating film 201, the lower high dielectric constant insulating film 210, and the upper high dielectric constant insulating film 215.
  • the insulating film different insulating films may be used for the N-type FET forming region and the P-type FET forming region.
  • the oxygen-containing insulating film 201 is a silicon oxide film
  • the lower high dielectric constant insulating film 210 and the upper high dielectric constant insulating film 215 are hafnium oxide films
  • the first metal oxide film 211 is an aluminum oxide film
  • a lanthanum oxide film is used as the metal oxide film 213
  • a titanium nitride film is used as the metal-containing layer 203 (metal electrode), but these are only examples, and other alternative materials having the same effect are used. Needless to say.
  • a silicide layer made of, for example, nickel silicide is formed on the surface portion of the polysilicon layer 204 constituting the upper portions of the gate electrodes 250A and 250B and the surface portions of the source / drain regions 207A and 207B. Needless to say, it may be provided.
  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, when applied to a semiconductor device having a transistor using a high dielectric constant insulating film as a gate insulating film and a manufacturing method thereof, an increase in EOT and a decrease in carrier mobility. While suppressing, the effect that the threshold voltage can be reduced is obtained and useful.

Abstract

　半導体基板（１００）上にゲート絶縁膜（１４０）を介してゲート電極（１５０）が形成されている。ゲート絶縁膜（１４０）は、酸素含有絶縁膜（１０１）と、第１の金属を含む高誘電率絶縁膜（１０２）とを有する。高誘電率絶縁膜（１０２）は、第１の金属とは異なる第２の金属をさらに含む。高誘電率絶縁膜（１０２）における第２の金属の組成比が最大になる位置は、高誘電率絶縁膜（１０２）と酸素含有絶縁膜（１０１）との界面及び高誘電率絶縁膜（１０２）とゲート電極（１５０）との界面のそれぞれから離れている。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、ゲート絶縁膜として高誘電率絶縁膜を用いたトランジスタを有する半導体装置及びその製造方法に関するものである。
　半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）の搭載も可能となっている。高性能なトランジスタを実現するために、ゲート長の縮小だけではなく、ゲート絶縁膜の薄膜化も求められている。従来、ゲート絶縁膜には、シリコン酸化膜又はその窒化膜であるシリコン酸窒化膜等が用いられてきたが、ＥＯＴ（Equivalent Oxide Thickness：等価酸化膜厚）が２ｎｍ程度以下まで小さくなると、ゲートリーク電流が増大し、回路の消費電力が増大するという問題が発生する。
　そこで、ゲートリーク電流を低減しつつ、ＥＯＴも低減するために、高誘電率ゲート絶縁膜に関心が寄せられている。ここで、高誘電率絶縁膜とは、シリコン窒化膜の比誘電率（約８．０）よりも高い比誘電率を有する絶縁膜を意味する。
　また、さらなるＥＯＴの低減のために、従来のシリコン材料を用いたゲート電極に代えて、窒化チタンや窒化タンタル等のメタル材料を用いたゲート電極を高誘電率ゲート絶縁膜と組み合わせたトランジスタ、つまり、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタについて、多くの研究開発がなされている。
　高誘電率ゲート絶縁膜／メタルゲート電極構造を実現する上での課題の一つに、トランジスタのしきい値電圧の制御がある。従来用いられていたシリコン電極では、不純物イオン注入によってシリコン電極の仕事関数を調整することにより、Ｎ型ＦＥＴ及びＰ型ＦＥＴのそれぞれに適したしきい値電圧を実現してきた。すなわち、Ｎ型ＦＥＴに対しては、シリコン電極にヒ素やリンなどのＮ型不純物を注入することによって仕事関数の低減を図る一方、Ｐ型ＦＥＴに対しては、シリコン電極にボロンなどのＰ型不純物を注入することによって仕事関数の増大を図っている。
　ところが、メタルゲート電極に対しては、不純物イオン注入による仕事関数制御を行うことができないため、トランジスタのしきい値電圧制御が大きな課題となっている。
　高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタの仕事関数制御方法として、半導体基板表面に形成されている酸化膜と高誘電率ゲート絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成することが可能な金属を添加する方法が提案されている（非特許文献１及び非特許文献２参照）。
　図８（ａ）は、非特許文献１に記載された、ハフニウムシリコンオキシナイトライド高誘電率ゲート絶縁膜／メタルゲート電極構造を有するＮ型ＦＥＴに対して、半導体基板表面上の酸化膜と高誘電率ゲート絶縁膜との界面に電気双極子を形成する金属としてランタンを添加したトランジスタ構造の断面構成を示している。図８（ａ）に示すように、非特許文献１に開示されたＮ型ＦＥＴにおいては、シリコン基板５００上に形成されたシリコン酸化膜５０１上に、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）からなる高誘電率絶縁膜５０２が堆積されている。また、高誘電率絶縁膜５０２上にランタン（Ｌａ）の金属酸化膜５０３を介して、ＴｉＮからなるメタル電極５０４が堆積されている。
　図８（ｂ）は、図８（ａ）に示す高誘電率ゲート絶縁膜／メタルゲート電極構造に対して活性化アニールを行ってランタン原子を拡散させることにより得られた組成分布（基板主面に垂直な方向の組成分布）を示している。図８（ｂ）に示すように、ランタン（Ｌａ）原子は、高誘電率ゲート絶縁膜（ＨｆＳｉＯＮ）５０２を通って、シリコン酸化膜（ＳｉＯ2 ）５０１と高誘電率ゲート絶縁膜５０２との界面まで拡散しており、その結果、当該界面に電気双極子を形成することが可能となる。これにより、Ｎ型ＦＥＴのしきい値電圧を２３０ｍＶ程度低減させることができる。尚、図８（ｂ）に示すように、ランタン原子は、メタル電極（ＴｉＮ）５０４中にも拡散しており、ランタン組成比（Ｌａ濃度）は、メタル電極５０４と高誘電率ゲート絶縁膜５０２との界面で実質的に最大になる。
　図９（ａ）は、非特許文献２に記載されたトランジスタ構造、具体的には、高誘電率ゲート絶縁膜の下側にランタン酸化膜（Ｎ型ＦＥＴ）やアルミニウム酸化膜（Ｐ型ＦＥＴ）などの金属酸化膜を堆積することによって、半導体基板表面上の酸化膜と高誘電率ゲート絶縁膜との界面にしきい値電圧を低減する電気双極子が形成されるトランジスタ構造の断面構成を示している。図９（ａ）に示すように、非特許文献２に開示されたＦＥＴにおいては、シリコン基板５００上に形成されたシリコン酸化膜５０１上に、ランタン（Ｌａ）やアルミニウム（Ａｌ）の金属酸化膜５０３を介して、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）からなる高誘電率絶縁膜５０２が堆積されている。また、高誘電率絶縁膜５０２上に、ＴｉＮからなるメタル電極５０４が堆積されている。図９（ｂ）は、図９（ａ）に示す高誘電率ゲート絶縁膜／メタルゲート電極構造（金属酸化膜５０３としてランタン（Ｌａ）の金属酸化膜を用いた場合）に対して活性化アニールを行ってランタン原子を拡散させることにより得られた組成分布（基板主面に垂直な方向の組成分布）を示している。図９（ｂ）に示すように、ランタン（Ｌａ）原子は、シリコン酸化膜（ＳｉＯ2 ）５０１と高誘電率ゲート絶縁膜（ＨｆＳｉＯＮ）５０２との界面に存在しており、その結果、当該界面に電気双極子を形成することが可能となる。これにより、Ｎ型ＦＥＴのしきい値電圧を５００ｍＶ程度低減させることができる。尚、図９（ｂ）に示すように、ランタン原子は、シリコン酸化膜５０１及び高誘電率ゲート絶縁膜５０２のそれぞれの内部にも拡散しており、ランタン組成比（Ｌａ濃度）は、シリコン酸化膜５０１と高誘電率ゲート絶縁膜５０２との界面で実質的に最大になる。また、金属酸化膜５０３としてアルミニウム（Ａｌ）の金属酸化膜を用いた場合、Ｐ型ＦＥＴのしきい値電圧を２００ｍＶ程度低減させることができる。
P. Sivasubramani 他、Dipole Moment Model Explaining nFET Vt Tuning utilizing La,Sc,Er,and Sr Doped HfSiON Dielectrics 、Symposium on VLSI Technology Digest of Technical Papers 、2007年、p.68-69 S. Kubicek他、Strain enhanced Low-VT CMOS featuring La/Al-doped HfSiO/TaC and 10ps Inventor Delay 、Symposium on VLSI Technology Digest of Technical Papers、2008年、p.130-131
　しかしながら、非特許文献１や非特許文献２に開示された方法によってしきい値電圧制御を行った場合、シリコン酸化膜と高誘電率ゲート絶縁膜との界面にしきい値電圧を低減する双極子を形成する金属酸化膜（ランタン酸化膜やアルミニウム酸化膜など）の形成条件を最適化することが困難になるという問題点がある。
　具体的には、図８（ａ）に示すように、高誘電率ゲート絶縁膜５０２の上に、ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜５０３を堆積した場合、活性化アニールなどの後工程で実施される熱処理により、ランタン原子やアルミニウム原子をシリコン酸化膜５０１と高誘電率ゲート絶縁膜５０２との界面にまで拡散させて、しきい値電圧を低減している。この場合、比較的厚い（２～３ｎｍ）高誘電率ゲート絶縁膜５０２中をランタン原子やアルミニウム原子を拡散させるために、比較的厚く（１ｎｍ程度）ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜５０３を形成する必要がある。しかしながら、ランタン酸化膜やアルミニウム酸化膜は絶縁体であるため、このような金属酸化膜５０３を厚く形成した場合には、ゲート絶縁膜全体としてのＥＯＴが増大してしまい、トランジスタ特性が劣化してしまう。
　一方、図９（ａ）に示すように、高誘電率ゲート絶縁膜５０２の下に、ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜５０３を堆積した場合、シリコン酸化膜５０１と高誘電率ゲート絶縁膜５０２との間にランタンやアルミニウム等が形成されることになる。このため、薄膜（０．５ｎｍ以下）のランタン酸化膜やアルミニウム酸化膜等の金属酸化膜５０３によって、前述のように高誘電率ゲート絶縁膜５０２の上に金属酸化膜５０３を堆積した場合と同程度のしきい値電圧低減が可能となる。その結果、ゲート絶縁膜全体としてのＥＯＴの増大を抑制することが可能となる。しかしながら、活性化アニールなどの後工程で実施される熱処理によってランタン原子やアルミニウム原子がシリコン基板５００中まで拡散してしまう場合がある。このように、シリコン基板５００中にランタンやアルミニウムなどの原子が拡散すると、キャリア移動度が低下してトランジスタ特性が劣化してしまう。
　前記に鑑み、本発明は、ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、半導体基板表面に形成されている酸化膜と高誘電率絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成可能な金属を添加することを目的とする。
　前記の目的を達成するために、本願発明者は、ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜を上下から高誘電率絶縁膜によって挟み込んだ構造を形成した後、熱処理によってランタン原子やアルミニウム原子等を拡散させることを想到した。このようにすると、高誘電率ゲート絶縁膜の内部においてランタンやアルミニウムの組成比（濃度）が最大になる新規な構成が得られる。
　具体的には、本発明に係る半導体装置は、半導体基板における第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、前記第１のゲート絶縁膜は、第１の酸素含有絶縁膜と、前記第１の酸素含有絶縁膜上に形成され且つ第１の金属を含む第１の高誘電率絶縁膜とを有し、前記第１の高誘電率絶縁膜は、前記第１の金属とは異なる第２の金属をさらに含み、前記第１の高誘電率絶縁膜における前記第２の金属の組成比が最大になる位置は、前記第１の高誘電率絶縁膜と前記第１の酸素含有絶縁膜との界面及び前記第１の高誘電率絶縁膜と前記第１のゲート電極との界面のそれぞれから離れている。
　すなわち、本発明に係る半導体装置は、ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜を上下から高誘電率絶縁膜によって挟み込んだ構造を形成した後に熱処理によってランタン原子やアルミニウム原子等を拡散させることにより得られるものである。
　このため、本発明に係る半導体装置によると、ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜を高誘電率絶縁膜上に形成して熱処理を行うことにより得られる構造と比較して、金属酸化膜の下側に存在する高誘電率絶縁膜の膜厚を小さくすることができる。その結果、しきい値電圧を低下させるのに必要なランタン酸化膜やアルミニウム酸化膜等の金属酸化膜を薄膜化させることが可能となるので、ゲート絶縁膜全体としてのＥＯＴの増大及びそれに伴うトランジスタ特性の劣化を抑制することができる。
　また、本発明に係る半導体装置によると、ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜を高誘電率絶縁膜の下に形成して熱処理を行うことにより得られる構造と比較して、金属酸化膜の下側に存在する絶縁膜（高誘電率絶縁膜とシリコン酸化膜等の酸素含有絶縁膜との積層構造）の膜厚を大きくすることができる。その結果、活性化アニールなどの熱処理に起因する、ランタン原子やアルミニウム原子等の半導体基板中への拡散を抑制することが可能となるので、キャリア移動度の劣化及びそれに伴うトランジスタ特性の劣化を抑制することができる。
　従って、本発明に係る半導体装置によると、ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、半導体基板表面に形成されている酸素含有絶縁膜と高誘電率絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成可能な金属を添加することができるので、トランジスタ特性を向上させることができる。
　本発明に係る半導体装置において、前記第２の金属は、前記第１の高誘電率絶縁膜と前記第１の酸素含有絶縁膜との界面にも存在し、それにより、当該界面に、前記第１のゲート電極に印加されるしきい値電圧を低減する電気双極子が形成されていてもよい。
　本発明に係る半導体装置において、前記第１の酸素含有絶縁膜はシリコン酸化膜であってもよい。
　本発明に係る半導体装置において、前記第１の高誘電率絶縁膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜又はハフニウムジルコニウム酸化膜のいずれかであってもよい。
　本発明に係る半導体装置において、前記第１のゲート電極は、前記第１の高誘電率絶縁膜と接する第１の金属含有層を含んでいてもよい。この場合、前記第１の金属含有層は、チタンナイトライド膜、タンタルナイトライド膜、タンタルカーバイド膜若しくは窒化タンタルカーバイド膜又はそれらの膜のうち２つ以上を積層させた膜であってもよい。
　本発明に係る半導体装置において、前記第１の領域はＮ型ＦＥＴ形成領域であり、前記第２の金属はランタン、ジスプロシウム、スカンジウム、エリビウム又はストロンチウムであってもよい。このようにすると、Ｎ型ＦＥＴのしきい値電圧を確実に低減することができる。
　本発明に係る半導体装置において、前記第１の領域はＰ型ＦＥＴ形成領域であり、前記第２の金属はアルミニウムであってもよい。このようにすると、Ｐ型ＦＥＴのしきい値電圧を確実に低減することができる。
　本発明に係る半導体装置において、前記半導体基板における第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、前記第２のゲート絶縁膜は、第２の酸素含有絶縁膜と、前記第２の酸素含有絶縁膜上に形成され且つ前記第１の金属を含む第２の高誘電率絶縁膜とを有し、前記第２の高誘電率絶縁膜は、前記第１の金属及び前記第２の金属とは異なる第３の金属をさらに含み、前記第２の高誘電率絶縁膜における前記第３の金属の組成比が最大になる位置は、前記第２の高誘電率絶縁膜と前記第２の酸素含有絶縁膜との界面及び前記第２の高誘電率絶縁膜と前記第２のゲート電極との界面のそれぞれから離れていてもよい。この場合、前記第３の金属は、前記第２の高誘電率絶縁膜と前記第２の酸素含有絶縁膜との界面にも存在し、それにより、当該界面に、前記第２のゲート電極に印加されるしきい値電圧を低減する電気双極子が形成されていてもよい。また、この場合、前記第２の酸素含有絶縁膜はシリコン酸化膜であってもよい。また、この場合、前記第２の高誘電率絶縁膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜又はハフニウムジルコニウム酸化膜のいずれかであってもよい。さらに、この場合、前記第２のゲート電極は、前記第２の高誘電率絶縁膜と接する第２の金属含有層を含んでいてもよく、前記第２の金属含有層は、チタンナイトライド膜、タンタルナイトライド膜、タンタルカーバイド膜若しくは窒化タンタルカーバイド膜又はそれらの膜のうち２つ以上を積層させた膜であってもよい。
　本発明に係る半導体装置の製造方法は、半導体基板上に酸素含有絶縁膜、第１の金属を含む下部高誘電率絶縁膜、前記第１の金属とは異なる第２の金属を含む金属酸化膜、前記第１の金属を含む上部高誘電率絶縁膜を順次形成する工程（ａ）と、熱処理により、前記下部高誘電率絶縁膜と前記金属酸化膜と前記上部高誘電率絶縁膜とをミキシングさせて高誘電率絶縁膜を形成する工程（ｂ）とを備えている。
　本発明に係る半導体装置の製造方法によると、ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜を高誘電率絶縁膜上に形成する場合と比較して、金属酸化膜の下側に存在する高誘電率絶縁膜（つまり下部高誘電率絶縁膜）の膜厚を小さくすることができる。その結果、しきい値電圧を低下させるのに必要なランタン酸化膜やアルミニウム酸化膜等の金属酸化膜を薄膜化させることが可能となるので、ゲート絶縁膜全体（熱処理により得られる高誘電率絶縁膜と酸素含有絶縁膜との積層体）としてのＥＯＴの増大及びそれに伴うトランジスタ特性の劣化を抑制することができる。
　また、本発明に係る半導体装置の製造方法によると、ランタン酸化膜やアルミニウム酸化膜等の金属酸化膜を高誘電率絶縁膜の下に形成する場合と比較して、金属酸化膜の下側に存在する絶縁膜（下部高誘電率絶縁膜と酸素含有絶縁膜との積層構造）の膜厚を大きくすることができる。その結果、熱処理に起因する、ランタン原子やアルミニウム原子等の半導体基板中への拡散を抑制することが可能となるので、キャリア移動度の劣化及びそれに伴うトランジスタ特性の劣化を抑制することができる。
　従って、本発明に係る半導体装置の製造方法によると、ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、半導体基板表面に形成されている酸素含有絶縁膜と高誘電率絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成可能な金属を添加することができるので、トランジスタ特性を向上させることができる。
　本発明に係る半導体装置の製造方法において、前記下部高誘電率絶縁膜及び前記上部高誘電率絶縁膜は同じ種類の絶縁膜であってもよい。
　本発明に係る半導体装置の製造方法において、前記工程（ｂ）よりも後に、前記高誘電率絶縁膜上にゲート電極を形成する工程（ｃ）をさらに備えていてもよい。
　本発明に係る半導体装置の製造方法において、前記第２の金属はランタン、ジスプロシウム、スカンジウム、エリビウム又はストロンチウムであってもよい。このようにすると、Ｎ型ＦＥＴのしきい値電圧を確実に低減することができる。
　本発明に係る半導体装置の製造方法において、前記第２の金属はアルミニウムであってもよい。このようにすると、Ｐ型ＦＥＴのしきい値電圧を確実に低減することができる。
　本発明に係る半導体装置の製造方法において、前記工程（ｂ）は、不活性ガス雰囲気中又は真空中において５００℃以上で且つ１３５０℃以下の温度で熱処理を行う工程を含んでいてもよい。
　本発明によると、ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、半導体基板表面に形成されている酸素含有絶縁膜と高誘電率絶縁膜との界面に、しきい値電圧を低減する電気双極子を形成可能な金属を添加することができるので、トランジスタ特性を向上させることができる。
図１（ａ）は本発明の第１の実施形態に係る半導体装置の断面図であり、図１（ｂ）は、図１（ａ）に示すゲート絶縁膜／ゲート電極構造における基板主面に垂直な方向の組成分布を示す図である。 図２（ａ）～（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）～（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４は本発明の第２の実施形態に係る半導体装置の断面図である。 図５（ａ）～（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図６（ａ）～（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図７（ａ）～（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図８（ａ）は第１従来例に係る半導体装置の断面図であり、図８（ｂ）は、図８（ａ）に示すゲート絶縁膜／ゲート電極構造に対してアニールを行った後における基板主面に垂直な方向の組成分布を示す図である。 図９（ａ）は第２従来例に係る半導体装置の断面図であり、図９（ｂ）は、図９（ａ）に示すゲート絶縁膜／ゲート電極構造に対してアニールを行った後における基板主面に垂直な方向の組成分布を示す図である。
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１（ａ）は、本実施形態に係る半導体装置の断面図である。図１（ａ）に示すように、例えばシリコン基板等の半導体基板１００におけるＮ型ＦＥＴ形成領域（素子分離領域によって囲まれた半導体基板１００からなる第１の領域）の上に、ゲート絶縁膜１４０を介してゲート電極１５０が形成されている。ゲート絶縁膜１４０は、例えば厚さ１ｎｍ程度のシリコン酸化膜（ＳｉＯ2 膜）等からなる酸素含有絶縁膜１０１と、酸素含有絶縁膜１０１上に形成され且つ例えば厚さ２ｎｍ程度のハフニウム酸化膜（ＨｆＯ2 膜）等からなる高誘電率絶縁膜１０２とを有している。ゲート電極１５０は、高誘電率絶縁膜１０２と接し且つ例えば窒化チタン（ＴｉＮ）膜からなる金属含有層（メタル電極）１０３と、金属含有層１０３上に形成されたポリシリコン層（ポリシリコン電極）１０４とを有している。
　また、図１（ａ）に示すように、ゲート電極１５０の側面には絶縁性のサイドウォールスペーサー１０５が形成されている。さらに、半導体基板１００の表面部におけるサイドウォールスペーサー１０５の下側にはＮ型のエクステンション領域１０６が形成されていると共に、半導体基板１００の表面部におけるゲート電極１５０から見てサイドウォールスペーサー１０５の外側にはＮ型のソース・ドレイン領域１０７が形成されている。
　本実施形態の特徴は、高誘電率絶縁膜１０２が、酸素含有絶縁膜１０１と高誘電率絶縁膜１０２との界面にしきい値電圧を低減する電気双極子を形成可能な金属材料、例えばランタン（Ｌａ）を含有しており、高誘電率絶縁膜１０２におけるランタンの組成比（濃度）が最大になる位置は、酸素含有絶縁膜１０１と高誘電率絶縁膜１０２との界面及び高誘電率絶縁膜１０２とゲート電極１５０との界面のそれぞれから離れていることである。すなわち、高誘電率絶縁膜１０２の内部（例えば、厚さ方向における中央部付近）においてランタン濃度が最大になる。
　図１（ｂ）は、図１（ａ）に示すゲート絶縁膜／ゲート電極構造（具体的には酸素含有絶縁膜１０１、高誘電率絶縁膜１０２及び金属含有層１０３の積層構造）における基板主面に垂直な方向の組成分布を示している。前述のように、本実施形態の高誘電率絶縁膜１０２は、ランタンとハフニウムとの混合金属酸化膜であるが、図１（ｂ）に示すように、高誘電率絶縁膜１０２におけるランタン濃度（Ｌａ組成／（Ｈｆ組成＋Ｌａ組成＋Ｏ組成））は高誘電率絶縁膜１０２の内部（例えば、厚さ方向における中央部付近）で最大になり、その値は例えば６０％である。また、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面でのランタン濃度は例えば１０％程度であり、高誘電率絶縁膜１０２と金属含有層１０３との界面にも若干のランタンが含まれている。一方、本実施形態では、酸素含有絶縁膜１０１と半導体基板１００との界面にはランタンは存在していない。
　以上に説明したように、本実施形態では、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面にしきい値電圧を低減する電気双極子を形成可能な金属材料を高誘電率絶縁膜１０２中に添加し、当該金属材料の濃度が高誘電率絶縁膜１０２の内部で最大になることを特徴としている。これにより、しきい値電圧を低減しつつ、ランタン原子の半導体基板１００への突き抜けに起因するキャリア移動度の劣化、及びＥＯＴの増大をそれぞれ抑制することが可能となる。
　具体的には、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面にもランタン原子を分布させることにより、当該界面に電気双極子を形成することが可能となり、しきい値電圧を低下させることができる。
　また、図８（ａ）及び（ｂ）に示す第１従来例、つまり、高誘電率ゲート絶縁膜上にランタン酸化膜を形成する場合とは異なり、ランタン濃度分布のピークが高誘電率絶縁膜１０２の内部に位置しているため、当該ピーク位置から、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面までの距離が短くなる。言い換えると、高誘電率絶縁膜１０２中にランタンを拡散させるためのランタン酸化膜を第１従来例よりも薄くした場合にも、第１従来例と同等のしきい値電圧低減を実現することが可能となるので、ゲート絶縁膜１４０全体としてのＥＯＴの増大及びそれに伴うトランジスタ特性の劣化を抑制することができる。
　また、図９（ａ）及び（ｂ）に示す第２従来例、つまり、高誘電率ゲート絶縁膜の下にランタン酸化膜等を形成する場合とは異なり、ランタン濃度分布の裾を高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面近傍で終端させることが可能となる。言い換えると、活性化アニールなどの熱処理に起因するランタン原子の半導体基板１００中への拡散を抑制することが可能となるので、キャリア移動度の劣化及びそれに伴うトランジスタ特性の劣化を抑制することができる。
　尚、本実施形態において、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面にしきい値電圧を低減する電気双極子を形成可能な金属材料として、ランタンを用いたが、これに限らず、しきい値電圧を変動させることが可能な他の金属材料を用いてもよい。例えば、Ｎ型ＦＥＴのしきい値電圧を低減するためには、ジスプロシウム、スカンジウム、エリビウム又はストロンチウム等を用いてもよい。
　また、本実施形態において、半導体基板１００としてシリコン（Ｓｉ）基板を用いたが、これに代えて、シリコンゲルマニウム（ＳｉＧｅ）基板又はゲルマニウム（Ｇｅ）基板等を用いてもよい。
　また、本実施形態において、半導体基板１００の表面上に酸素含有絶縁膜１０１としてシリコン酸化膜（ＳｉＯ2 膜）を形成したが、これに代えて、シリコン酸化窒化膜（ＳｉＯＮ膜）を形成してもよい。また、半導体基板１００としてＳｉＧｅ基板を用いる場合には、ＳｉＧｅＯ膜又はＳｉＧｅＯＮ膜等を形成してもよいし、半導体基板１００としてＧｅ基板を用いる場合には、ＧｅＯ2 膜又はＧｅＯＮ膜等を形成してもよい。
　また、本実施形態において、高誘電率絶縁膜１０２としてハフニウム酸化膜を形成したが、これに代えて、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜又はハフニウムジルコニウム酸化膜等を形成してもよい。
　また、本実施形態において、ゲート電極１５０は、高誘電率絶縁膜１０２と接する金属含有層１０３として、ＴｉＮ（チタンナイトライド）膜を有していたが、これに代えて、タンタルナイトライド膜、タンタルカーバイド膜又は窒化タンタルカーバイド膜等を有していてもよい。或いは、金属含有層１０３は、チタンナイトライド膜、タンタルナイトライド膜、タンタルカーバイド膜及び窒化タンタルカーバイド膜の中から選んだ２つ以上の膜の積層体であってもよい。
　また、本実施形態において、高誘電率絶縁膜１０２の内部におけるランタン濃度の最大値を６０％程度に、高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面でのランタン濃度を１０％程度にそれぞれ設定したが、高誘電率絶縁膜１０２の内部でランタン濃度が最大になり且つ高誘電率絶縁膜１０２と酸素含有絶縁膜１０１との界面にランタンが存在していれば、ランタン濃度の最大値や前記界面でのランタン濃度の値が特に限定されないことは言うまでもない。
　また、本実施形態において、Ｎ型ＦＥＴを対象としてランタンを用いてしきい値電圧を低減することを説明したが、これに代えて、Ｐ型ＦＥＴについても同様な手法によりしきい値電圧を制御することが可能である。具体的には、Ｐ型ＦＥＴのしきい値電圧を低減するための金属材料として、例えばアルミニウムを用いてもよい。
　また、本実施形態において、プレーナー型のＦＥＴを対象としたが、これに代えて、ダマシンゲート構造を有するＦＥＴ又はＦｉｎＦＥＴ等を対象としても同様の効果が得られる。
　以下、本発明の第１の実施形態に係る半導体装置の製造方法について、Ｎ型ＦＥＴの製造方法を例として、図２（ａ）～（ｄ）及び図３（ａ）～（ｃ）を参照しながら説明する。図２（ａ）～（ｄ）及び図３（ａ）～（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２（ａ）～（ｄ）及び図３（ａ）～（ｃ）において、図１（ａ）に示す本実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
　まず、図２（ａ）に示すように、Ｐ型ウェルを有する半導体基板１００上に、例えば厚さ１ｎｍ程度のシリコン酸化膜（ＳｉＯ2 膜）等からなる酸素含有絶縁膜１０１を形成した後、酸素含有絶縁膜１０１上に、例えば厚さ１ｎｍ程度のハフニウム酸化膜（ＨｆＯ2 膜）等からなる下部高誘電率絶縁膜１１０、例えば厚さ０．５ｎｍ程度のランタン酸化膜等からなる金属酸化膜１１１、及び例えば厚さ１ｎｍ程度のハフニウム酸化膜（ＨｆＯ2 膜）等からなる上部高誘電率絶縁膜１１２を順次形成する。
　続いて、図２（ｂ）に示すように、例えば窒素雰囲気中において例えば８００℃程度の温度でアニールを行うことにより、下部高誘電率絶縁膜１１０、金属酸化膜１１１及び上部高誘電率絶縁膜１１２をミキシングさせて高誘電率絶縁膜１０２を形成する。ここで、高誘電率絶縁膜１０２の上部及び下部のランタン濃度と比べて、高誘電率絶縁膜１０２の中央部のランタン濃度は高い。
　続いて、図２（ｃ）に示すように、高誘電率絶縁膜１０２上に、例えば厚さ１０ｎｍ程度の窒化チタン膜からなる金属含有層１０３、及び例えば厚さ１００ｎｍ程度のポリシリコン層１０４を順次堆積する。
　続いて、図２（ｄ）に示すように、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして、ポリシリコン層１０４及び金属含有層１０３に対して順次ドライエッチングを行うことによって、例えばゲート長が５０ｎｍ程度のゲート電極１５０を形成する。ここで、ゲート電極１５０の外側の高誘電率絶縁膜１０２及び酸素含有絶縁膜１０１もエッチング除去されて、ゲート電極１５０の下に、酸素含有絶縁膜１０１及び高誘電率絶縁膜１０２からなるゲート絶縁膜１４０が形成される。
　続いて、図３（ａ）に示すように、ゲート電極１５０をマスクとして、半導体基板１００中に、注入不純物として例えば砒素をイオン注入することにより、Ｎ型のエクステンション領域１０６を形成する。ここで、イオン注入条件は、加速エネルギーが２ｋｅＶであり、注入ドーズ量が１×１０15atoms／ｃｍ2 である。
　続いて、半導体基板１００上の全面に例えば厚さ７０ｎｍ程度のシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行って、図３（ｂ）に示すように、ゲート電極１５０の側面に例えば幅７０ｎｍ程度のサイドウォールスペーサー１０５を形成する。
　続いて、図３（ｃ）に示すように、ゲート電極１５０及びサイドウォールスペーサー１０５をマスクとして、半導体基板１００中に、注入不純物として例えば砒素をイオン注入することにより、Ｎ型のソース・ドレイン領域１０７を形成する。ここで、イオン注入条件は、加速エネルギーが２０ｋｅＶであり、注入ドーズ量が４×１０15atoms／ｃｍ2 である。
　続いて、エクステンション領域１０６及びソース・ドレイン領域１０７に注入されている不純物を活性化させるために、例えば１０００℃、０秒のスパイク条件で活性化アニールを行う。
　以上に説明したように、本実施形態では、ランタン酸化膜からなる金属酸化膜１１１を、ハフニウム酸化膜からなる下部高誘電率絶縁膜１１０及び上部高誘電率絶縁膜１１２によって挟み込んだ構造を形成した後、アニールを行うことによって、中央部のランタン濃度が高い高誘電率絶縁膜（ランタン含有高誘電率絶縁膜）１０２を酸素含有絶縁膜１０１上に形成する。これにより、従来方法の問題点であった、ランタンのシリコン基板中への突き抜けによるキャリア移動度の劣化やＥＯＴ増大などに起因するトランジスタ特性の劣化を抑制することが可能となる。
　尚、以上の説明はＮ型ＦＥＴを対象として行ったが、Ｐ型ＦＥＴに対しても同様の方法を用いることができる。但し、Ｐ型ＦＥＴを対象とする場合、金属酸化膜１１１としてランタン酸化膜に代えて、例えばアルミニウム酸化膜等を用いてもよい。また、Ｎ型ＦＥＴを対象とする場合に、金属酸化膜１１１としてランタン酸化膜に代えて、例えばジスプロシウム酸化膜、スカンジウム酸化膜、エリビウム酸化膜又はストロンチウム酸化膜等を用いてもよい。
　また、本実施形態において、金属酸化膜１１１を下部高誘電率絶縁膜１１０及び上部高誘電率絶縁膜１１２によって挟み込んだ構造を１つ形成したが、当該構造を２つ以上形成してもよい。言い換えると、図２（ａ）に示す工程で上部高誘電率絶縁膜１１２を形成した後、金属酸化膜及び高誘電率絶縁膜をこの順に交互にさらに形成してもよい。この場合、最上層の高誘電率絶縁膜を形成しなくてもよい。
　また、本実施形態において、下部高誘電率絶縁膜１１０、金属酸化膜１１１及び上部高誘電率絶縁膜１１２をミキシングさせて高誘電率絶縁膜１０２を形成するために、上部高誘電率絶縁膜１１２の堆積工程（図２（ａ）参照）と金属含有層１０３（窒化チタン膜）の堆積工程（図２（ｃ）参照）との間にアニール工程を実施している。しかし、当該アニール工程の実施タイミングは、上部高誘電率絶縁膜１１２の堆積工程よりも後であれば特に限定されるものではない。例えば、金属含有層１０３若しくはポリシリコン層１０４の堆積工程の直後にアニール工程を実施してもよいし、又は当該アニール工程を、ソース・ドレイン領域１０７に注入されている不純物の活性化アニール工程と兼用してもよい。また、下部高誘電率絶縁膜１１０、金属酸化膜１１１及び上部高誘電率絶縁膜１１２をミキシングさせて高誘電率絶縁膜１０２を形成するためのアニール工程を窒素雰囲気中において８００℃程度の温度で実施したが、これに限られず、不活性ガス雰囲気中又は真空中において５００℃以上で且つ１３５０℃以下の温度でアニール工程を実施してもよい。
　また、本実施形態において、下部高誘電率絶縁膜１１０及び上部高誘電率絶縁膜１１２として同じハフニウム酸化膜を用いたが、下部高誘電率絶縁膜１１０及び上部高誘電率絶縁膜１１２として、互いに異なる種類の絶縁膜を用いてもよい。
　また、本実施形態において、酸素含有絶縁膜１０１としてシリコン酸化膜、下部高誘電率絶縁膜１１０及び上部高誘電率絶縁膜１１２としてハフニウム酸化膜、金属酸化膜１１１としてランタン酸化膜、金属含有層１０３（メタル電極）として窒化チタン膜を用いているが、これらは一例を示すものであり、同様の効果を有する他の代替材料を用いてもよいことは言うまでもない。
　また、本実施形態において、ゲート電極１５０の上部を構成するポリシリコン層１０４及びソース・ドレイン領域１０７のそれぞれの表面部に、例えばニッケルシリサイドからなるシリサイド層を設けてもよいことは言うまでもない。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、本実施形態は、Ｎ型ＦＥＴ及びＰ型ＦＥＴの両方に、第１の実施形態と同様の高誘電率絶縁膜、つまり、基板表面の酸素含有絶縁膜と高誘電率絶縁膜との界面にしきい値電圧を低減する電気双極子を形成可能な金属材料を含有し且つ当該金属材料の濃度が膜内部で最大となる高誘電率絶縁膜を有するゲート絶縁膜を備えた半導体装置を対象としている。
　図４は、本実施形態に係る半導体装置の断面図である。図４に示すように、例えばシリコン基板等の半導体基板２００におけるＮ型ＦＥＴ形成領域（素子分離領域によって囲まれた半導体基板２００からなる第１の領域）の上に、ゲート絶縁膜２４０Ａを介してゲート電極２５０Ａが形成されていると共に、半導体基板２００におけるＰ型ＦＥＴ形成領域（素子分離領域によって囲まれた半導体基板２００からなる第２の領域）の上に、ゲート絶縁膜２４０Ｂを介してゲート電極２５０Ｂが形成されている。ゲート絶縁膜２４０Ａは、例えば厚さ１ｎｍ程度のシリコン酸化膜（ＳｉＯ2 膜）等からなる酸素含有絶縁膜２０１と、酸素含有絶縁膜２０１上に形成され且つ例えば厚さ２ｎｍ程度のハフニウム酸化膜（ＨｆＯ2 膜）等からなる高誘電率絶縁膜２０２Ａとを有している。ゲート絶縁膜２４０Ｂは、ゲート絶縁膜２４０Ａと同様の酸素含有絶縁膜２０１と、酸素含有絶縁膜２０１上に形成され且つ例えば厚さ２ｎｍ程度のハフニウム酸化膜（ＨｆＯ2 膜）等からなる高誘電率絶縁膜２０２Ｂとを有している。ゲート電極２５０Ａ及び２５０Ｂは、高誘電率絶縁膜２０２Ａ及び２０２Ｂのそれぞれと接し且つ例えば窒化チタン（ＴｉＮ）膜からなる金属含有層（メタル電極）２０３と、金属含有層２０３上に形成されたポリシリコン層（ポリシリコン電極）２０４とを有している。
　また、図４に示すように、ゲート電極２５０Ａ及び２５０Ｂの側面には絶縁性のサイドウォールスペーサー２０５が形成されている。また、半導体基板２００の表面部におけるゲート電極２５０Ａ側面のサイドウォールスペーサー２０５の下側にはＮ型のエクステンション領域２０６Ａが形成されていると共に、半導体基板２００の表面部におけるゲート電極２５０Ａから見てサイドウォールスペーサー２０５の外側にはＮ型のソース・ドレイン領域２０７Ａが形成されている。また、半導体基板２００の表面部におけるゲート電極２５０Ｂ側面のサイドウォールスペーサー２０５の下側にはＰ型のエクステンション領域２０６Ｂが形成されていると共に、半導体基板２００の表面部におけるゲート電極２５０Ｂから見てサイドウォールスペーサー２０５の外側にはＰ型のソース・ドレイン領域２０７Ｂが形成されている。
　本実施形態の第１の特徴は、高誘電率絶縁膜２０２Ａが、酸素含有絶縁膜２０１と高誘電率絶縁膜２０２Ａとの界面にしきい値電圧を低減する電気双極子を形成可能な金属材料、例えばランタン（Ｌａ）を含有しており、高誘電率絶縁膜２０２Ａにおけるランタンの組成比（濃度）が最大になる位置は、酸素含有絶縁膜２０１と高誘電率絶縁膜２０２Ａとの界面及び高誘電率絶縁膜２０２Ａとゲート電極２５０Ａとの界面のそれぞれから離れていることである。すなわち、高誘電率絶縁膜２０２Ａの内部（例えば、厚さ方向における中央部付近）においてランタン濃度が最大になる。また、高誘電率絶縁膜２０２Ａと酸素含有絶縁膜２０１との界面及び高誘電率絶縁膜２０２Ａとゲート電極２５０Ａ（金属含有層２０３）との界面にはランタンが含まれている一方、ゲート絶縁膜２４０Ａ（酸素含有絶縁膜２０１）と半導体基板２００との界面にはランタンは存在していない。
　また、本実施形態の第２の特徴は、高誘電率絶縁膜２０２Ｂが、酸素含有絶縁膜２０１と高誘電率絶縁膜２０２Ｂとの界面にしきい値電圧を低減する電気双極子を形成可能な金属材料、例えばアルミニウム（Ａｌ）を含有しており、高誘電率絶縁膜２０２Ｂにおけるアルミニウムの組成比（濃度）が最大になる位置は、酸素含有絶縁膜２０１と高誘電率絶縁膜２０２Ｂとの界面及び高誘電率絶縁膜２０２Ｂとゲート電極２５０Ｂとの界面のそれぞれから離れていることである。すなわち、高誘電率絶縁膜２０２Ｂの内部（例えば、厚さ方向における中央部付近）においてアルミニウム濃度が最大になる。また、高誘電率絶縁膜２０２Ｂと酸素含有絶縁膜２０１との界面及び高誘電率絶縁膜２０２Ｂとゲート電極２５０Ｂ（金属含有層２０３）との界面にはアルミニウムが含まれている一方、ゲート絶縁膜２４０Ｂ（酸素含有絶縁膜２０１）と半導体基板２００との界面にはアルミニウムは存在していない。
　以上に説明したように、本実施形態では、高誘電率絶縁膜２０２Ａ及び２０２Ｂのそれぞれと酸素含有絶縁膜２０１との界面にしきい値電圧を低減する電気双極子を形成可能な金属材料を高誘電率絶縁膜２０２Ａ及び２０２Ｂ中に添加し、当該金属材料の濃度が高誘電率絶縁膜２０２Ａ及び２０２Ｂの内部で最大になることを特徴としている。これにより、しきい値電圧を低減しつつ、ランタン原子又はアルミニウム原子の半導体基板２００への突き抜けに起因するキャリア移動度の劣化、及びＥＯＴの増大をそれぞれ抑制することが可能となる。
　具体的には、高誘電率絶縁膜２０２Ａ及び２０２Ｂのそれぞれと酸素含有絶縁膜２０１との界面にもランタン原子又はアルミニウム原子を分布させることにより、当該界面に電気双極子を形成することが可能となり、しきい値電圧を低下させることができる。
　また、図８（ａ）及び（ｂ）に示す第１従来例、つまり、高誘電率ゲート絶縁膜上にランタン酸化膜を形成する場合とは異なり、ランタン濃度分布又はアルミニウム濃度分布のピークが高誘電率絶縁膜２０２Ａ及び２０２Ｂの内部に位置しているため、当該ピーク位置から、高誘電率絶縁膜２０２Ａ及び２０２Ｂのそれぞれと酸素含有絶縁膜２０１との界面までの距離が短くなる。言い換えると、高誘電率絶縁膜２０２Ａ及び２０２Ｂ中にランタン又はアルミニウムを拡散させるためのランタン酸化膜又はアルミニウム酸化膜を第１従来例よりも薄くした場合にも、第１従来例と同等のしきい値電圧低減を実現することが可能となるので、ゲート絶縁膜２４０Ａ及び２４０Ｂ全体としてのＥＯＴの増大及びそれに伴うトランジスタ特性の劣化を抑制することができる。
　また、図９（ａ）及び（ｂ）に示す第２従来例、つまり、高誘電率ゲート絶縁膜の下にランタン酸化膜等を形成する場合とは異なり、ランタン濃度分布又はアルミニウム濃度分布の裾を高誘電率絶縁膜２０２Ａ及び２０２Ｂのそれぞれと酸素含有絶縁膜２０１との界面近傍で終端させることが可能となる。言い換えると、活性化アニールなどの熱処理に起因するランタン原子又はアルミニウム原子の半導体基板２００中への拡散を抑制することが可能となるので、キャリア移動度の劣化及びそれに伴うトランジスタ特性の劣化を抑制することができる。
　尚、本実施形態において、Ｎ型ＦＥＴのゲート絶縁膜２４０Ａとなる高誘電率絶縁膜２０２Ａと酸素含有絶縁膜２０１との界面にしきい値電圧を低減する電気双極子を形成可能な金属材料として、ランタンを用いたが、これに限らず、しきい値電圧を変動させることが可能な他の金属材料、例えばジスプロシウム、スカンジウム、エリビウム又はストロンチウム等を用いてもよい。
　また、本実施形態において、Ｐ型ＦＥＴのゲート絶縁膜２４０Ｂとなる高誘電率絶縁膜２０２Ｂと酸素含有絶縁膜２０１との界面にしきい値電圧を低減する電気双極子を形成可能な金属材料として、アルミニウムを用いたが、これに限らず、しきい値電圧を変動させることが可能な他の金属材料を用いてもよい。
　また、本実施形態において、半導体基板２００としてシリコン（Ｓｉ）基板を用いたが、これに代えて、シリコンゲルマニウム（ＳｉＧｅ）基板又はゲルマニウム（Ｇｅ）基板等を用いてもよい。
　また、本実施形態において、半導体基板２００の表面上に酸素含有絶縁膜２０１としてシリコン酸化膜（ＳｉＯ2 膜）を形成したが、これに代えて、シリコン酸化窒化膜（ＳｉＯＮ膜）を形成してもよい。また、半導体基板２００としてＳｉＧｅ基板を用いる場合には、ＳｉＧｅＯ膜又はＳｉＧｅＯＮ膜等を形成してもよいし、半導体基板２００としてＧｅ基板を用いる場合には、ＧｅＯ2 膜又はＧｅＯＮ膜等を形成してもよい。
　また、本実施形態において、高誘電率絶縁膜２０２Ａ及び２０２Ｂとしてハフニウム酸化膜を形成したが、これに代えて、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜又はハフニウムジルコニウム酸化膜等を形成してもよい。
　また、本実施形態において、ゲート電極２５０Ａ及び２５０Ｂは、高誘電率絶縁膜２０２Ａ及び２０２Ｂのそれぞれと接する金属含有層２０３として、ＴｉＮ（チタンナイトライド）膜を有していたが、これに代えて、タンタルナイトライド膜、タンタルカーバイド膜又は窒化タンタルカーバイド膜等を有していてもよい。或いは、金属含有層２０３は、チタンナイトライド膜、タンタルナイトライド膜、タンタルカーバイド膜及び窒化タンタルカーバイド膜の中から選んだ２つ以上の膜の積層体であってもよい。
　また、本実施形態において、プレーナー型のＦＥＴを対象としたが、これに代えて、ダマシンゲート構造を有するＦＥＴ又はＦｉｎＦＥＴ等を対象としても同様の効果が得られる。
　以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図５（ａ）～（ｄ）、図６（ａ）～（ｄ）及び図７（ａ）～（ｃ）を参照しながら説明する。図５（ａ）～（ｄ）、図６（ａ）～（ｄ）及び図７（ａ）～（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図５（ａ）～（ｄ）、図６（ａ）～（ｄ）及び図７（ａ）～（ｃ）において、図４に示す本実施形態に係る半導体装置と同一の構成要素には同一の符号を付す。
　まず、図５（ａ）に示すように、Ｎ型ＦＥＴ形成領域にＰ型ウェルを有すると共にＰ型ＦＥＴ形成領域にＮ型ウェルを有する半導体基板２００上に、例えば厚さ１ｎｍ程度のシリコン酸化膜（ＳｉＯ2 膜）等からなる酸素含有絶縁膜２０１を形成した後、酸素含有絶縁膜２０１上に、例えば厚さ１ｎｍ程度のハフニウム酸化膜（ＨｆＯ2 膜）等からなる下部高誘電率絶縁膜２１０を形成する。
　続いて、図５（ｂ）に示すように、下部高誘電率絶縁膜２１０上に、例えば厚さ０．５ｎｍ程度のアルミニウム酸化膜等からなる第１の金属酸化膜２１１を形成した後、図５（ｃ）に示すように、Ｐ型ＦＥＴ形成領域を覆うレジストパターン２１２をマスクとして、例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）などの薬液を用いてＮ型ＦＥＴ形成領域の第１の金属酸化膜２１１を選択的に除去する。尚、ＴＭＡＨは、一般的に現像液に用いられている薬液であるが、Ｎ型ＦＥＴ形成領域の第１の金属酸化膜２１１の除去を、レジストパターニング時の現像液処理において実施してもよい。
　続いて、図５（ｄ）に示すように、レジストパターン２１２を除去した後、Ｎ型ＦＥＴ形成領域の下部高誘電率絶縁膜２１０上及びＰ型ＦＥＴ形成領域の第１の金属酸化膜２１１上に、例えば厚さ０．５ｎｍ程度のランタン酸化膜等からなる第２の金属酸化膜２１３を形成する。
　続いて、図６（ａ）に示すように、Ｎ型ＦＥＴ形成領域を覆うレジストパターン２１４をマスクとして、例えば塩酸などの薬液を用いてＰ型ＦＥＴ形成領域の第２の金属酸化膜２１３を選択的に除去する。
　続いて、図６（ｂ）に示すように、レジストパターン２１４を除去した後、Ｎ型ＦＥＴ形成領域の第２の金属酸化膜２１３上及びＰ型ＦＥＴ形成領域の第１の金属酸化膜２１１上に、例えば厚さ１ｎｍ程度のハフニウム酸化膜（ＨｆＯ2 膜）等からなる上部高誘電率絶縁膜２１５を形成する。
　続いて、図６（ｃ）に示すように、例えば窒素雰囲気中において例えば８００℃程度の温度でアニールを行うことにより、Ｎ型ＦＥＴ形成領域では、下部高誘電率絶縁膜２１０、第２の金属酸化膜２１３及び上部高誘電率絶縁膜２１５をミキシングさせて高誘電率絶縁膜２０２Ａを形成すると共に、Ｐ型ＦＥＴ形成領域では、下部高誘電率絶縁膜２１０、第１の金属酸化膜２１１及び上部高誘電率絶縁膜２１５をミキシングさせて高誘電率絶縁膜２０２Ｂを形成する。ここで、Ｎ型ＦＥＴ形成領域の高誘電率絶縁膜２０２Ａの上部及び下部のランタン濃度と比べて、高誘電率絶縁膜２０２Ａの中央部のランタン濃度の方が高く、Ｐ型ＦＥＴ形成領域の高誘電率絶縁膜２０２Ｂの上部及び下部のアルミニウム濃度と比べて、高誘電率絶縁膜２０２Ｂの中央部のアルミニウム濃度の方が高い。
　続いて、図６（ｄ）に示すように、高誘電率絶縁膜２０２Ａ及び２０２Ｂのそれぞれの上に、例えば厚さ１０ｎｍ程度の窒化チタン膜からなる金属含有層２０３、及び例えば厚さ１００ｎｍ程度のポリシリコン層２０４を順次堆積した後、Ｎ型ＦＥＴ及びＰ型ＦＥＴのそれぞれのゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとして、ポリシリコン層２０４及び金属含有層２０３に対して順次ドライエッチングを行う。これによって、Ｎ型ＦＥＴ形成領域及びＰ型ＦＥＴ形成領域のそれぞれにおいて、例えばゲート長が５０ｎｍ程度のゲート電極２５０Ａ及び２５０Ｂが形成される。ここで、ゲート電極２５０Ａの外側の高誘電率絶縁膜２０２Ａ及び酸素含有絶縁膜２０１もエッチング除去されて、ゲート電極２５０Ａの下に、酸素含有絶縁膜２０１及び高誘電率絶縁膜２０２Ａからなるゲート絶縁膜２４０Ａが形成される。また、ゲート電極２５０Ｂの外側の高誘電率絶縁膜２０２Ｂ及び酸素含有絶縁膜２０１もエッチング除去されて、ゲート電極２５０Ｂの下に、酸素含有絶縁膜２０１及び高誘電率絶縁膜２０２Ｂからなるゲート絶縁膜２４０Ｂが形成される。
　続いて、図７（ａ）に示すように、Ｐ型ＦＥＴ形成領域を覆うレジストパターン（図示省略）及びゲート電極２５０Ａをマスクとして、半導体基板２００中に、注入不純物として例えば砒素をイオン注入することにより、Ｎ型のエクステンション領域２０６Ａを形成する。ここで、イオン注入条件は、加速エネルギーが２ｋｅＶであり、注入ドーズ量が１×１０15atoms／ｃｍ2 である。また、Ｎ型ＦＥＴ形成領域を覆うレジストパターン（図示省略）及びゲート電極２５０Ｂをマスクとして、半導体基板２００中に、注入不純物として例えばボロンをイオン注入することにより、Ｐ型のエクステンション領域２０６Ｂを形成する。ここで、イオン注入条件は、加速エネルギーが０．３ｋｅＶであり、注入ドーズ量が５×１０14atoms／ｃｍ2 である。
　続いて、半導体基板２００上の全面に例えば厚さ７０ｎｍ程度のシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行って、図７（ｂ）に示すように、ゲート電極２５０Ａ及び２５０Ｂのそれぞれの側面に例えば幅７０ｎｍ程度のサイドウォールスペーサー２０５を形成する。
　続いて、図７（ｃ）に示すように、Ｐ型ＦＥＴ形成領域を覆うレジストパターン（図示省略）、ゲート電極２５０Ａ及びその側面のサイドウォールスペーサー２０５をマスクとして、半導体基板２００中に、注入不純物として例えば砒素をイオン注入することにより、Ｎ型のソース・ドレイン領域２０７Ａを形成する。ここで、イオン注入条件は、加速エネルギーが２０ｋｅＶであり、注入ドーズ量が４×１０15atoms／ｃｍ2 である。また、Ｎ型ＦＥＴ形成領域を覆うレジストパターン（図示省略）、ゲート電極２５０Ｂ及びその側面のサイドウォールスペーサー２０５をマスクとして、半導体基板２００中に、注入不純物として例えばボロンをイオン注入することにより、Ｐ型のソース・ドレイン領域２０７Ｂを形成する。ここで、イオン注入条件は、加速エネルギーが１．５ｋｅＶであり、注入ドーズ量が４×１０15atoms／ｃｍ2 である。
　続いて、エクステンション領域２０６Ａ及び２０６Ｂ並びにソース・ドレイン領域２０７Ａ及び２０７Ｂに注入されている不純物を活性化させるために、例えば１０００℃、０秒のスパイク条件で活性化アニールを行う。
　以上に説明したように、本実施形態では、アルミニウム酸化膜からなる第１の金属酸化膜２１１又はランタン酸化膜からなる第２の金属酸化膜２１３を、ハフニウム酸化膜からなる下部高誘電率絶縁膜２１０及び上部高誘電率絶縁膜２１５によって挟み込んだ構造を形成した後、アニールを行うことによって、中央部のランタン濃度が高い高誘電率絶縁膜（ランタン含有高誘電率絶縁膜）２０２Ａ及び中央部のアルミニウム濃度が高い高誘電率絶縁膜（アルミニウム含有高誘電率絶縁膜）２０２Ｂをそれぞれ酸素含有絶縁膜２０１上に形成する。これにより、従来方法の問題点であった、ランタン又はアルミニウムのシリコン基板中への突き抜けによるキャリア移動度の劣化やＥＯＴ増大などに起因するトランジスタ特性の劣化を抑制することが可能となる。
　尚、本実施形態において、金属酸化膜２１１又は２１３を下部高誘電率絶縁膜２１０及び上部高誘電率絶縁膜２１５によって挟み込んだ構造を１つ形成したが、当該構造を２つ以上形成してもよい。言い換えると、図６（ｂ）に示す工程で上部高誘電率絶縁膜２１５を形成した後、図５（ｂ）～（ｄ）及び図６（ａ）、（ｂ）に示す一連の工程をさらに１回以上繰り返し行ってもよい。この場合、最上層の高誘電率絶縁膜については形成しなくてもよい。
　また、本実施形態において、下部高誘電率絶縁膜２１０と金属酸化膜２１１又は２１３と上部高誘電率絶縁膜２１５とをミキシングさせて高誘電率絶縁膜２０２Ａ及び２０２Ｂを形成するために、上部高誘電率絶縁膜２１５の堆積工程（図６（ｂ）参照）と金属含有層２０３（窒化チタン膜）の堆積工程（図６（ｄ）参照）との間にアニール工程を実施している。しかし、当該アニール工程の実施タイミングは、上部高誘電率絶縁膜２１５の堆積工程よりも後であれば特に限定されるものではない。例えば、金属含有層２０３若しくはポリシリコン層２０４の堆積工程の直後にアニール工程を実施してもよいし、又は当該アニール工程を、ソース・ドレイン領域２０７Ａ及び２０７Ｂに注入されている不純物の活性化アニール工程と兼用してもよい。また、下部高誘電率絶縁膜２１０と金属酸化膜２１１又は２１３と上部高誘電率絶縁膜２１５とをミキシングさせて高誘電率絶縁膜２０２Ａ及び２０２Ｂを形成するためのアニール工程を窒素雰囲気中において８００℃程度の温度で実施したが、これに限られず、不活性ガス雰囲気中又は真空中において５００℃以上で且つ１３５０℃以下の温度でアニール工程を実施してもよい。
　また、本実施形態において、下部高誘電率絶縁膜２１０及び上部高誘電率絶縁膜２１５として同じハフニウム酸化膜を用いたが、下部高誘電率絶縁膜２１０及び上部高誘電率絶縁膜２１５として、互いに異なる種類の絶縁膜を用いてもよい。また、酸素含有絶縁膜２０１、下部高誘電率絶縁膜２１０及び上部高誘電率絶縁膜２１５のそれぞれについて、Ｎ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域とで同じ絶縁膜を用いたが、これらの絶縁膜について、Ｎ型ＦＥＴ形成領域とＰ型ＦＥＴ形成領域とで異なる絶縁膜を用いてもよい。
　また、本実施形態において、酸素含有絶縁膜２０１としてシリコン酸化膜、下部高誘電率絶縁膜２１０及び上部高誘電率絶縁膜２１５としてハフニウム酸化膜、第１の金属酸化膜２１１としてアルミニウム酸化膜、第２の金属酸化膜２１３としてランタン酸化膜、金属含有層２０３（メタル電極）として窒化チタン膜を用いているが、これらは一例を示すものであり、同様の効果を有する他の代替材料を用いてもよいことは言うまでもない。
　また、本実施形態において、ゲート電極２５０Ａ及び２５０Ｂのそれぞれの上部を構成するポリシリコン層２０４の表面部、並びにソース・ドレイン領域２０７Ａ及び２０７Ｂのそれぞれの表面部に、例えばニッケルシリサイドからなるシリサイド層を設けてもよいことは言うまでもない。
　本発明は、半導体装置及びその製造方法に関し、特に、ゲート絶縁膜として高誘電率絶縁膜を用いたトランジスタを有する半導体装置及びその製造方法に適用した場合、ＥＯＴの増大及びキャリア移動度の低下を抑制しつつ、しきい値電圧を低減できるという効果が得られ、有用である。
　１００　　半導体基板
　１０１　　酸素含有絶縁膜
　１０２　　高誘電率絶縁膜
　１０３　　金属含有層
　１０４　　ポリシリコン層
　１０５　　サイドウォールスペーサー
　１０６　　エクステンション領域
　１０７　　ソース・ドレイン領域
　１１０　　下部高誘電率絶縁膜
　１１１　　金属酸化膜
　１１２　　上部高誘電率絶縁膜
　１４０　　ゲート絶縁膜
　１５０　　ゲート電極
　２００　　半導体基板
　２０１　　酸素含有絶縁膜
　２０２Ａ、２０２Ｂ　　高誘電率絶縁膜
　２０３　　金属含有層
　２０４　　ポリシリコン層
　２０５　　サイドウォールスペーサー
　２０６Ａ、２０６Ｂ　　エクステンション領域
　２０７Ａ、２０７Ｂ　　ソース・ドレイン領域
　２１０　　下部高誘電率絶縁膜
　２１１　　第１の金属酸化膜
　２１２　　レジストパターン
　２１３　　第２の金属酸化膜
　２１４　　レジストパターン
　２１５　　上部高誘電率絶縁膜
　２４０Ａ、２４０Ｂ　　ゲート絶縁膜
　２５０Ａ、２５０Ｂ　　ゲート電極

Claims (20)

  1. 　半導体基板における第１の領域上に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
    　前記第１のゲート絶縁膜は、第１の酸素含有絶縁膜と、前記第１の酸素含有絶縁膜上に形成され且つ第１の金属を含む第１の高誘電率絶縁膜とを有し、
    　前記第１の高誘電率絶縁膜は、前記第１の金属とは異なる第２の金属をさらに含み、
    　前記第１の高誘電率絶縁膜における前記第２の金属の組成比が最大になる位置は、前記第１の高誘電率絶縁膜と前記第１の酸素含有絶縁膜との界面及び前記第１の高誘電率絶縁膜と前記第１のゲート電極との界面のそれぞれから離れていることを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第２の金属は、前記第１の高誘電率絶縁膜と前記第１の酸素含有絶縁膜との界面にも存在し、それにより、当該界面に、前記第１のゲート電極に印加されるしきい値電圧を低減する電気双極子が形成されることを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記第１の酸素含有絶縁膜はシリコン酸化膜であることを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜又はハフニウムジルコニウム酸化膜のいずれかであることを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１の高誘電率絶縁膜と接する第１の金属含有層を含むことを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記第１の金属含有層は、チタンナイトライド膜、タンタルナイトライド膜、タンタルカーバイド膜若しくは窒化タンタルカーバイド膜又はそれらの膜のうち２つ以上を積層させた膜であることを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記第１の領域はＮ型ＦＥＴ形成領域であり、
    　前記第２の金属はランタン、ジスプロシウム、スカンジウム、エリビウム又はストロンチウムであることを特徴とする半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記第１の領域はＰ型ＦＥＴ形成領域であり、
    　前記第２の金属はアルミニウムであることを特徴とする半導体装置。
  9. 　請求項１～８のいずれか１項に記載の半導体装置において、
    　前記半導体基板における第２の領域上に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
    　前記第２のゲート絶縁膜は、第２の酸素含有絶縁膜と、前記第２の酸素含有絶縁膜上に形成され且つ前記第１の金属を含む第２の高誘電率絶縁膜とを有し、
    　前記第２の高誘電率絶縁膜は、前記第１の金属及び前記第２の金属とは異なる第３の金属をさらに含み、
    　前記第２の高誘電率絶縁膜における前記第３の金属の組成比が最大になる位置は、前記第２の高誘電率絶縁膜と前記第２の酸素含有絶縁膜との界面及び前記第２の高誘電率絶縁膜と前記第２のゲート電極との界面のそれぞれから離れていることを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記第３の金属は、前記第２の高誘電率絶縁膜と前記第２の酸素含有絶縁膜との界面にも存在し、それにより、当該界面に、前記第２のゲート電極に印加されるしきい値電圧を低減する電気双極子が形成されることを特徴とする半導体装置。
  11. 　請求項９に記載の半導体装置において、
    　前記第２の酸素含有絶縁膜はシリコン酸化膜であることを特徴とする半導体装置。
  12. 　請求項９に記載の半導体装置において、
    　前記第２の高誘電率絶縁膜は、ハフニウム酸化膜、ハフニウムシリコン酸化膜、窒化ハフニウムシリコン酸化膜、ジルコニウム酸化膜又はハフニウムジルコニウム酸化膜のいずれかであることを特徴とする半導体装置。
  13. 　請求項９に記載の半導体装置において、
    　前記第２のゲート電極は、前記第２の高誘電率絶縁膜と接する第２の金属含有層を含むことを特徴とする半導体装置。
  14. 　請求項１３に記載の半導体装置において、
    　前記第２の金属含有層は、チタンナイトライド膜、タンタルナイトライド膜、タンタルカーバイド膜若しくは窒化タンタルカーバイド膜又はそれらの膜のうち２つ以上を積層させた膜であることを特徴とする半導体装置。
  15. 　半導体基板上に酸素含有絶縁膜、第１の金属を含む下部高誘電率絶縁膜、前記第１の金属とは異なる第２の金属を含む金属酸化膜、前記第１の金属を含む上部高誘電率絶縁膜を順次形成する工程（ａ）と、
    　熱処理により、前記下部高誘電率絶縁膜と前記金属酸化膜と前記上部高誘電率絶縁膜とをミキシングさせて高誘電率絶縁膜を形成する工程（ｂ）とを備えていることを特徴とする半導体装置の製造方法。
  16. 　請求項１５に記載の半導体装置の製造方法において、
    　前記下部高誘電率絶縁膜及び前記上部高誘電率絶縁膜は同じ種類の絶縁膜であることを特徴とする半導体装置の製造方法。
  17. 　請求項１５に記載の半導体装置の製造方法において、
    　前記工程（ｂ）よりも後に、前記高誘電率絶縁膜上にゲート電極を形成する工程（ｃ）をさらに備えていることを特徴とする半導体装置の製造方法。
  18. 　請求項１５に記載の半導体装置の製造方法において、
    　前記第２の金属はランタン、ジスプロシウム、スカンジウム、エリビウム又はストロンチウムであることを特徴とする半導体装置の製造方法。
  19. 　請求項１５に記載の半導体装置の製造方法において、
    　前記第２の金属はアルミニウムであることを特徴とする半導体装置の製造方法。
  20. 　請求項１５～１９のいずれか１項に記載の半導体装置の製造方法において、
    　前記工程（ｂ）は、不活性ガス雰囲気中又は真空中において５００℃以上で且つ１３５０℃以下の温度で熱処理を行う工程を含むことを特徴とする半導体装置の製造方法。
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