KR101677968B1 - 게르마늄 층 상에 산화 게르마늄을 포함하는 막을 구비하는 반도체 구조 및 그 제조방법 - Google Patents

게르마늄 층 상에 산화 게르마늄을 포함하는 막을 구비하는 반도체 구조 및 그 제조방법 Download PDF

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Abstract

본 발명은 게르마늄 층(30)과, 상기 게르마늄 층 상에 형성된 산화 게르마늄을 포함하는 막(32)과 상기 산화 게르마늄을 포함하는 막 상에 형성되고 산화 실리콘보다 비유전율의 큰 고유전체 산화 막(34)을 포함하는 절연 막을 구비하고, 상기 절연 막의 EOT가 2nm 이하이고, 또한 상기 절연 막 상에 금속 막으로서 Au를 형성했을 때의 상기 금속 막의 게르마늄 층에 대한 전압을 플랫 밴드 전압으로부터 축적 영역측에 1V 인가 했을 때의 리크 전류가 10-5× EOT +4A/cm2 이하인 반도체 구조에 관한 것이다.

Description

게르마늄 층 상에 산화 게르마늄을 포함하는 막을 구비하는 반도체 구조 및 그 제조방법{SEMICONDUCTOR STRUCTURE PROVIDED WITH GERMANIUM-OXIDE-CONTAINING FILM ON TOP OF GERMANIUM LAYER, AND MANUFACTURING METHOD THEREFOR}
본 발명은 반도체 구조 및 그 제조방법에 관한 것이고, 게르마늄 층 상에 산화 게르마늄을 포함하는 막을 구비하는 반도체 구조 및 그 제조방법에 관한 것이다.
게르마늄(Ge)은 실리콘(Si)에 비해 뛰어난 전자 물성을 갖는 반도체이다. 그러나, 산화 게르마늄(예를 들면 GeO2)은 불안정하기 때문에, 예를 들면 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 형성하는 반도체 재료로서 거의 사용되지 않고 있다.
비특허문헌 1 및 2에 있어서는 게르마늄 기판 상에 산화 게르마늄 막을 형성할 때에, 고압의 산소 가스를 사용함으로써, 게르마늄 기판과 산화 게르마늄 막의 계면 상태를 개선하는 것이 기재되어 있다.
IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.58, NO.5, MAY 2011 pp.1295-1301 IEDM11-646-649 2011
게이트 길이의 미세화가 진행되면, 게이트 절연 막의 EOT(등가 산화 막 두께: Equivalent Oxide Thickness)를 얇게 하는 것이 요구된다. 비특허문헌 1 및 2의 방법에서는 게르마늄 기판과 산화 게르마늄 막의 계면 상태는 양호하지만, 산화 게르마늄 막의 성막 속도가 빠르기 때문에, 얇은 산화 게르마늄 막을 형성하는 것이 곤란하다.
본 발명은 상기 과제를 감안하여 이루어진 것이고, 게르마늄 층과 산화 게르마늄을 포함하는 막의 계면 상태가 양호하고, 또한 얇은 산화 게르마늄을 포함하는 막을 성막하는 것을 목적으로 한다.
본 발명은 게르마늄 층과, 상기 게르마늄 층 상에 형성된 산화 게르마늄을 포함하는 막과 상기 산화 게르마늄을 포함하는 막 상에 형성되고 산화 실리콘보다 비유전율이 큰 고유전체 산화 막을 포함하는 절연 막을 구비하고, 상기 절연 막의 EOT가 2nm 이하이고, 또한 상기 절연 막 상에 금속 막으로서 Au를 형성했을 때의 상기 금속 막의 게르마늄 층에 대한 전압을 플랫 밴드 전압으로부터 축적 영역측에 1V 인가했을 때의 리크 전류(leak current) 밀도가 10-5×EOT+4A/cm2 이하이고, 상기 게르마늄 층은 p형이고, 상기 게르마늄 층내의 면전자 밀도를 Ns(cm-2), 상기 게르마늄 층의 스플릿 CV법을 사용하여 구한 전자 이동도를 μeff(cm2/V·s)라고 했을 때, Ns가 5×1012cm-2 이상에 있어서, log10μeff > -0.59 × log10Ns + 10.19인 것을 특징으로 하는 반도체 구조이다. 본 발명에 의하면, 게르마늄 층과 산화 게르마늄을 포함하는 막의 계면 상태가 양호하고, 또한 얇은 산화 게르마늄을 포함하는 막을 성막할 수 있다.
상기 구성에 있어서, 상기 고유전체 산화 막은 산화 하프늄 막, 산화 지르코늄 막, 산화 알루미늄 막, 산화 이트륨 막, 산화 스칸듐 막 및 희토류 원소 산화 막 중 적어도 1개의 막을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 절연 막 상에 금속 막으로서 Au를 형성했을 때의 상기 게르마늄 층과 상기 금속 막의 주파수가 50kHz 이상에 있어서의 용량 값은 상기 금속 막의 상기 게르마늄 층에 대한 전압이 플랫 밴드 전압으로부터 반전 영역으로 변화될 때에 균등하게 감소하거나, 또는 일정한 구성으로 할 수 있다.
상기 구성에 있어서, 상기 고유전체 산화 막 상에 게이트 전극을 구비하는 구성으로 할 수 있다.
상기 구성에 있어서, Ns가 1×1013cm-2 이상에 있어서, log10μeff > -0.59 × log10Ns + 10.19인 구성으로 할 수 있다.
본 발명은 게르마늄 층과, 상기 게르마늄 층 상에 형성되고 에틸알콜과 물이 100:5인 혼합액에 있어서의 에칭 속도가 0.19nm/분 이하이고, 또한 EOT가 2nm 이하인 산화 게르마늄 막을 구비하는 것을 특징으로 하는 반도체 구조이다. 본 발명에 의하면, 게르마늄 층과 산화 게르마늄 막의 계면 상태가 양호하고, 또한 얇은 산화 게르마늄 막을 성막할 수 있다.
상기 구성에 있어서, 상기 산화 게르마늄 막 상에 금속 막으로서 Au를 형성했을 때의 상기 게르마늄 층과 상기 금속 층의 주파수가 50kHz 이상에 있어서의 용량 값은 상기 금속 막의 상기 게르마늄 층에 대한 전압이 플랫 밴드 전압으로부터 반전 영역으로 변화될 때에 균등하게 감소하거나 또는 일정한 구성으로 할 수 있다.
상기 구성에 있어서, 상기 산화 게르마늄 막 상에 산화 실리콘보다 비유전율이 큰 고유전체 산화막을 통하지 않고 형성된 게이트 전극을 구비하는 구성으로 할 수 있다.
본 발명은 게르마늄 층 상에 산화 실리콘보다 비유전율이 큰 고유전체 산화 막을 형성하는 공정과, 산소 분위기, 실온에서의 상기 산소의 분압이 1기압보다 커지는 분압, 또한 상기 게르마늄 층의 온도가 550℃ 보다 낮은 조건에 있어서, 상기 고유전체 산화 막을 통하여 상기 게르마늄 층을 산화시킴으로써, 상기 게르마늄 층과 상기 고유전율 산화 막 사이에 산화 게르마늄을 포함하는 막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 구조의 제조방법이다. 본 발명에 의하면, 게르마늄 층과 산화 게르마늄을 포함하는 막의 계면 상태가 양호하고, 또한 얇은 산화 게르마늄을 포함하는 막을 성막할 수 있다.
상기 구성에 있어서, 상기 조건은 실온에서의 상기 산소의 분압이 10기압 이상이 되는 분압, 또한 게르마늄 층의 온도가 520℃ 이하인 조건이고, 상기 고유전체 산화 막과 상기 산화 게르마늄을 포함하는 막의 EOT는 2nm 이하인 구성으로 할 수 있다.
상기 구성에 있어서, 상기 고유전체 산화 막은 산화 하프늄 막, 산화 지르코늄 막, 산화 알루미늄 막, 산화 이트륨 막, 산화 스칸듐 막 및 희토류 원소 산화 막 중 적어도 1개의 막을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 고유전체 산화 막에 게이트 전극을 형성하는 공정을 포함하는 구성으로 할 수 있다.
상기 구성에 있어서, 상기 고유전체 산화 막 상에 게이트 전극을 형성하는 공정을 포함하고, 상기 조건은 실온에서의 상기 산소의 분압이 10기압 이상이 되는 분압, 또한 게르마늄 층의 온도가 520℃ 이하인 조건이고, 상기 고유전체 산화 막은 산화 이트륨이고, 상기 고유전체 산화 막과 상기 산화 게르마늄을 포함하는 막의 EOT는 2nm 이하인 구성으로 할 수 있다.
본 발명은 산소 분위기, 실온에서의 상기 산소의 분압이 1기압보다 커지는 분압, 또한 게르마늄 층의 온도가 550℃ 보다 낮은 조건에 있어서, 상기 게르마늄 층의 상면을 산화시킴으로써, 상기 게르마늄 층 상에 산화 게르마늄 막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 구조의 제조방법이다. 본 발명에 의하면, 게르마늄 층과 산화 게르마늄 막의 계면 상태가 양호하고, 또한 얇은 산화 게르마늄 막을 성막할 수 있다.
상기 구성에 있어서, 상기 조건은 실온에서의 상기 산소의 분압이 10기압 이상이 되는 분압, 또한 게르마늄 층의 온도가 520℃ 이하인 조건이고, 상기 산화 게르마늄 막의 EOT는 2nm 이하인 구성으로 할 수 있다.
상기 구성에 있어서, 상기 산화 게르마늄 막 상에 산화 실리콘보다 비유전율이 큰 고유전체 산화 막을 통하지 않고 게이트 전극을 형성하는 공정을 포함하는 구성으로 할 수 있다.
(발명의 효과)
본 발명에 의하면, 게르마늄 층과 산화 게르마늄을 포함하는 막의 계면 상태가 양호하고, 또한 얇은 산화 게르마늄을 포함하는 막을 성막할 수 있다.
도 1(a)∼도 1(c)는 반도체 구조의 제작방법을 나타내는 단면도이다.
도 2(a)는 열처리 시간에 대한 산화 게르마늄의 막 두께를 나타내는 도면, 도 2(b)는 산소 압력에 대한 산화 게르마늄의 막 두께를 나타내는 도면이다.
도 3(a) 및 도 3(b)는 에칭 시간에 대한 산화 게르마늄의 막 두께를 나타내는 도면이다.
도 4(a) 및 도 4(b)는 각각 산소 분압이 실온에서 1기압과 70기압인 샘플의 결합 에너지에 대한 신호 강도를 나타내는 도면이다.
도 5는 산소 압력에 대한 산화 게르마늄 막의 밀도를 나타내는 도면이다.
도 6은 EOT에 대한 리크 전류를 나타내는 도면이다.
도 7은 전압(V)에 대한 용량(C)을 나타내는 도면이다.
도 8(a) 및 도 8(b)는 실시예 1에 따른 반도체 구조의 제조방법을 나타내는 단면도이다.
도 9(a)∼도 9(d)는 실시예 2에 따른 반도체 구조의 제조방법을 나타내는 단면도이다.
도 10은 전압(V)에 대한 용량(C)을 나타내는 도면이다.
도 11(a)는 산화 시간에 대한 CET를 나타내는 도면이다. 도 11(b)는 EOT에 대한 리크 전류 밀도(J)를 나타내는 도면이다.
도 12(a)는 EOT에 대한 계면 준위 밀도(Dit)를 나타내는 도면, 도 12(b)는 에너지에 대한 계면 준위 밀도(Dit)를 나타내는 도면이다.
도 13(a)는 실시예 1의 반도체 구조를 사용한 트랜지스터의 단면, 도 13(b)는 실시예 2의 반도체 구조를 사용한 단면도이다.
도 14(a) 및 도 14(b)는 면전자 밀도(Ns)에 대한 이동도(μeff)를 나타내는 도면이다.
우선, 발명자가 행한 실험에 관하여 설명한다. 도 1(a)∼도 1(c)는 반도체 구조의 제작방법을 나타내는 단면도이다. 도 1(a)에 나타내는 바와 같이, 게르마늄 기판(10)을 준비한다. 게르마늄 기판(10)은 (100)면을 주면으로 하고, 도펀트가 Ga(갈륨)이고, 도펀트 농도가 약 7×1016cm-3의 p형이다. 도 1(b)에 나타내는 바와 같이 게르마늄 기판(10) 상을 산소 분위기 중에 있어서 열산화시킴으로써, 산화 게르마늄 막(12)을 형성한다. 도 1(c)에 나타내는 바와 같이 게르마늄 기판(10)의 이면에 금속 막(16)으로서 알루미늄(Al) 막을 산화 게르마늄 막(12)의 표면에 금속 막(14)으로서 금(Au) 막을 형성한다. 금속 막(14)으로서 Au 이외를 사용한 경우에 금속 막(14)에 인가되는 전압은 금속 막(14)의 일함수를 사용하여 금속 막(14)으로서 Au를 사용한 경우의 전압으로 보정하는 것이 가능하다.
도 1(b)에 있어서, 게르마늄 기판(10)의 온도(기판 온도)와, 산소 가스의 압력(산소 압력)을 변경하고, 산화 게르마늄 막(12)을 형성했다. 도 2(a)는 열처리 시간(산화 시간)에 대한 산화 게르마늄 막의 막 두께를 나타낸 도면, 도 2(b)는 산소 압력에 대한 산화 게르마늄 막의 막 두께를 나타낸 도면이다. 도 2(a)에 있어서는 기판 온도는 500℃, 도 2(b)에 있어서는 산화 시간은 30분이다. 도 2(a) 및 도 2(b)의 도트가 측정점, 직선이 측정점의 근사선을 나타내고 있다. 또한, 산소 압력은 실온(약 25℃)에서의 압력이다. 즉, 실온에 있어서 상기 산소 압력에서 샘플을 밀폐 후, 온도를 상승시켜 열처리를 행하고 있다. 이 때문에, 열처리시의 가스의 압력은 상기 가스 압력보다 크다. 이하의 실험에 있어서도 동일하다.
도 2(a)를 참조하고, 산화 시간과 아울러 산화 게르마늄 막(12)의 막 두께가 두꺼워진다. 도 2(a)의 경사가 산화 속도에 상당한다. 이것은 산소가 산화 게르마늄 막(12)을 확산시키고, 게르마늄 기판(10)의 상면을 산화시키기 때문이다. 산소 압력이 0.1기압에 비해서 산소 압력이 1기압일 때 산화 속도는 빨라진다. 산소 압력이 1기압보다 높게 되면 산소 압력이 높아짐에 따라서 산화 속도가 느려진다.
도 2(b)를 참조하고, 기판 온도가 550℃에 있어서는 산소 압력이 높아짐에 따라서 산화 게르마늄 막(12)의 막 두께는 두꺼워진다. 이것은 산소 압력이 높게 되면 산화 속도가 빨라지는 것에 대응한다. 한편, 기판 온도가 520℃ 이하에 있어서는 산소 압력이 1기압 또는 10기압보다 높게 되면, 산소 압력이 높아짐에 따라서 산화 게르마늄 막(12)의 막 두께가 얇아진다.
산화 게르마늄 막(12)을 확산한 산소가 게르마늄 기판(10)의 상면을 산화시킨다고 하는 해석에서는 산소 압력이 높아짐에 따라서 산화 속도가 빨라질 것이다. 산소 압력이 높아짐에 따라서 산화 속도가 느려지는 현상은 상기 해석에서는 설명할 수 없다.
그래서, 상기 현상을 해명하기 위해, 우선, 산화 게르마늄 막(12)의 에칭 속도를 측정했다. 도 1(b)의 샘플을 제작했다. 제작조건은 이하이다.
산소 압력 : 70기압, 기판 온도 : 500℃
산소 압력 : 70기압, 기판 온도 : 550℃
산소 압력 : 1기압, 기판 온도 : 500℃
샘플을 에틸알콜(C2H5OＨ) : 물(H2O)이 100:5인 혼합액에 침지하고, 산화 게르마늄의 막 두께의 에칭 속도를 측정했다. 도 3(a) 및 도 3(b)는 에칭 시간에 대한 산화 게르마늄의 막 두께를 나타내는 도면이다. 도트가 측정점, 직선이 측정점의 근사선을 나타낸다. 도 3(a) 및 도 3(b)의 경사의 절대값이 에칭 속도에 대응한다. 도 3(a)에 나타내는 바와 같이, 기판 온도가 500℃이고, 산소 압력이 1기압인 샘플에 있어서는 에칭 속도는 약 0.56nm/분이다. 기판 온도가 500℃이고, 산소 압력이 70기압인 샘플에 있어서는 에칭 속도는 에칭 시간이 5분까지는 약 0.37nm/분이다. 5분 이후는 약 0.19nm/분이다. 도 3(b)에 나타내는 바와 같이, 기판 온도가 550℃도이고, 산소 압력이 70기압인 샘플에 있어서는 에칭 속도는 약 0.62nm/분이다.
기판 온도가 500℃이고, 산소 압력이 1기압 및 70기압인 샘플을 에칭할 때마다 XPS(X-ray Photoelectron Spectroscopy) 측정을 행했다. 도 4(a) 및 도 4(b)는 각각 산소 분압이 1기압과 70기압인 샘플의 결합 에너지에 대한 신호 강도를 나타내는 도면이다. Ge3d의 결합 에너지를 측정했다. 도 4(a) 및 도 4(b)에 있어서, 약 30eV의 피크는 Ge간의 결합에 상당하고, 약 33.5eV의 피크는 Ge와 O의 결합에 상당한다.
도 4(a)와 같이, 산소 압력이 1기압인 샘플에 있어서, 산화 게르마늄 막(12)을 0분부터 7분까지 에칭하면, Ge와 O의 결합에 대응하는 피크가 작아진다. 이것은 에칭에 의해 산화 게르마늄 막(12)이 얇아지는 것을 나타내고 있다. 그러나, 피크 에너지의 시프트는 관측되지 않는다. 도 4(b)와 같이, 산소 압력이 70기압인 샘플에 있어서, 산화 게르마늄 막(12)을 0분부터 8분까지 에칭하면, 도 4(a)와 같이 Ge와 O의 결합에 대응하는 피크가 작아진다. 그러나, 피크 에너지의 시프트는 관측되지 않는다. 이것에 의해 산소 분압이 1기압과 70기압인 샘플에, Ge와 O의 결합 에너지의 차는 없다고 생각된다.
다음에 기판 온도가 500℃이며 또한 막 두께가 5nm인 샘플과 기판 온도가 550℃이며 또한 막 두께가 10nm인 샘플에서 산소 압력을 변경한 샘플을 제작했다. 제작한 샘플의 산화 게르마늄 막(12)의 밀도를 GIXR(Grazing Incidence X-ray. Reflectivity)법을 사용해 측정했다. 도 5는 산소 압력에 대한 산화 게르마늄 막의 밀도를 나타내는 도면이다. 도트가 측정점, 측정점을 직선으로 연결하고 있다. 상하의 바는 측정 오차를 나타내고 있다. 도 5에 나타내는 바와 같이, 기판 온도가 500℃ 및 550℃ 중 어느 쪽의 샘플에 있어서도 산소 분압이 높게 되면 산화 게르마늄 막(12)의 밀도가 높아진다. 산소 분압이 0.1기압에서는 기판 온도가 500℃ 및 550℃의 샘플에 있어서의 밀도의 차는 작다. 산소 분압이 10기압 이상에서는, 기판 온도가 500℃ 및 550℃의 샘플에 있어서의 밀도의 차가 커진다. GeO2 유리의 밀도는 일반적으로 3.65g/cm3이다. 따라서, 기판 온도가 500℃인 샘플에서는 일반적인 산화 게르마늄보다 밀도가 커지고 있다. 도 3(a) 및 도 3(b)에 있어서, 기판 온도가 500℃이고, 산소 압력이 70기압인 샘플의 에칭 속도가 느린 이유는 산화 게르마늄의 밀도가 높게 되었기 때문이라 생각된다.
도 2(b)에 있어서, 기판 온도가 520℃ 이하이고 또한 산소 압력이 1기압 이상에 있어서, 산화 게르마늄 막(12)의 산화 속도가 느려지는 것은 산화 게르마늄 막(12)의 밀도가 크기 때문이라고 생각된다. 밀도가 큰 산화 게르마늄 막(12)은 치밀하기 때문에, 산화 게르마늄 막(12) 중의 산소의 확산 속도가 느려지기 때문은 아닐까라고 생각된다.
다음에 도 1(c)의 샘플을 제작했다. 제작 조건은 이하이다.
산소 압력 : 70기압, 기판 온도 : 500℃
산소 압력 : 70기압, 기판 온도 : 550℃
산소 압력 : 1기압, 기판 온도 : 500℃
도 6은 EOT에 대한 리크 전류를 나타내는 도면이다. 측정 온도는 실온이다. 도 6에 있어서, EOT는 산화 게르마늄 막의 EOT를 나타내고 있다. EOT는 C-V 측정의 포화 용량 값으로부터 환산할 수 있다. 리크 전류 밀도(J)는 금속 막(16)에 대한 금속 막(14)의 전압이 플랫 밴드의 전압 -1V가 되는 전압에 있어서의 금속 막(16)과 (14)간의 리크 전류 밀도이다. 도트는 측정점, 직선은 근사선을 나타내고 있다. 점선은 실리콘 기판 상에 형성된 산화 실리콘 막의 EOT에 대한 리크 전류 밀도를 나타내고 있다.
도 6을 참조하고, 산소 압력이 1기압 및 기판 온도가 500℃인 샘플에서는 산화 속도가 빠르기 때문에 EOT가 2.8nm 이하인 산화 게르마늄 막(12)은 형성하는 것이 곤란하다. 또한, 동일 EOT의 리크 전류는 산화 실리콘 막보다 크다. 산소 압력이 70기압 및 기판 온도가 550℃인 샘플에 있어서도 산화 속도가 빠르기 때문에, EOT가 2.2nm 이하인 산화 게르마늄 막(12)은 형성할 수 없다. 동일 EOT의 리크 전류는 산화 실리콘 막보다 작지만, EOT가 작아지면 리크 전류가 증대한다.
한편, 산소 압력이 70기압 및 기판 온도가 500℃인 샘플에서는 산화 속도가 느리기 때문에, EOT가 1.2nm 정도인 산화 게르마늄 막(12)을 형성할 수 있다. 또한, 리크 전류 밀도(J)를 10-2A/cm2로 할 수 있다. 이것은 같은 EOT의 산화 실리콘 막에 비해 3자리 정도 작은 값이다.
산소 압력이 70기압 및 기판 온도가 500℃에서 제작한 샘플을 이용하여 C-V특성을 측정한 바, EOT는 1.2nm이었다. C-V특성은 금속 막(16)에 대하여 금속 막(14)에 전압(V)을 인가함으로써 측정했다. 도 7은 전압(V)에 대한 용량(C)을 나타내는 도면이다. 측정 온도는 실온이다. C-V특성을 측정한 주파수는 1kHz부터 1MHz이다. 도 7을 참조하고, 전압(V)을 부의 영역(축적 영역)부터 용량(C)이 감소해서 플랫 밴드 전압까지의 사이에서 히스테리시스가 거의 관측되지 않고, 또한 주파수 의존성도 거의 관측되지 않는다. 이것은 산화 게르마늄 막(12) 중의 결함이 매우 적은 것을 의미하고, 또한 게르마늄 기판(10)과 산화 게르마늄 막(12)의 게르마늄의 가전자대측의 계면 준위 밀도가 매우 작은 것을 의미한다.
또한, 전압을 플랫 밴드 전압으로부터 정의 영역(반전 영역)으로 증가시켰을 때, 주파수가 높은 영역(1MHz, 100kHz, 50kHz)에서는 전압(V)에 대하여 용량은 거의 변화되지 않고 주파수 의존성도 없다. 즉, 전압(V)이 플랫 밴드 전압으로부터 반전 영역으로 변화될 때에 게르마늄 기판(10)과 금속 막(14)의 주파수가 50kHz 이상에 있어서의 용량 값은 균등하게 감소하거나, 또는 일정해진다. 예를 들면, 산화 게르마늄 막(12)을 1기압에 있어서 성막하면, 주파수가 50kHz 이상에 있어서의 용량 값은 도 7의 주파수가 10kHz 이하인 경우와 동일하게 플랫 밴드 전압으로부터 반전 영역에 걸쳐서 증대한다. 이 결과로부터, 고압에 있어서 산화 게르마늄 막(12)을 성막했을 경우, 게르마늄 기판(10)과 산화 게르마늄 막(12)의 계면에 있어서 게르마늄의 전도대측의 계면 준위 밀도가 적고, 계면 상태가 양호한 것이 확인된다.
도 6 및 도 7과 같이, 산소 압력이 70기압 및 기판 온도가 500℃에서 제작한 샘플은 EOT를 작게 할 수 있고, 또한 계면 상태를 양호하게 할 수 있다.
이하에, 상기 실험 결과에 기초하는 본 발명의 실시예에 관하여 설명한다.
실시예 1
도 8(a) 및 도 8(b)는 실시예 1에 따른 반도체 구조의 제조방법을 나타내는 단면도이다. 도 8(a)와 같이, 게르마늄 층(30)을 준비한다. 게르마늄 층(30)은 단결정 게르마늄 기판이어도 되고, 기판(예를 들면, 실리콘 기판) 상에 형성된 게르마늄 막이어도 된다. 또한 게르마늄 층(30)은 고순도 게르마늄이어도 되지만, 불순물이 함유되어 있어도 된다. 예를 들면, n형 또는 p형 게르마늄이어도 된다. 또한, 게르마늄 층(30)에는 상기 실험의 효과가 얻어지는 정도로 실리콘이 함유되어 있어도 된다. 실리콘의 조성비는 전체의 10원자% 정도 이하이면 된다. 게르마늄 층(30)의 주면은 예를 들면 (111)면으로 할 수 있지만, (110)면 또는 (100)면 등 다른 결정면이어도 된다.
도 8(b)와 같이 게르마늄 층(30) 상에 산화 게르마늄 막(32)을 형성한다. 또한, 산화 게르마늄 막(32)은 화학량론적인 조성인 GeO2이어도 되지만, 화학량론적인 조성이 아니어도 된다. 도 2(b)에 있어서, 산소 압력을 1기압보다 높게 함으로써 산화 게르마늄 막(32)의 성막 속도가 1기압의 경우보다 느리게 할 수 있다. 이 때문에, 이러한 산화 온도 및 산소 압력을 이용하여 산화 게르마늄 막(12)을 형성 함으로써, EOT를 작게 할 수 있고, 또한 계면 상태를 양호하게 할 수 있다. 따라서, 산화 게르마늄 막(32)은 도 2(b)에 나타내는 바와 같이, 산소 분위기, 실온에서의 산소의 분압이 1기압보다 큰 분압, 또한 게르마늄 층(30)의 온도가 550℃보다 낮은 조건에 있어서, 게르마늄 층(30)의 상면을 산화시킨다. 이것에 의해 도 6에 나타내는 바와 같이, 산화 속도를 작게 해서, EOT가 얇은 산화 게르마늄 막(32)을 양호한 제어성으로 형성할 수 있다. 또한, 도 7에 나타내는 바와 같이, 게르마늄 층(30)과 산화 게르마늄 막(32)의 계면 상태를 양호하게 할 수 있다. 또한, 실험에는 100% 산소 가스를 사용했지만, 산소 가스와 불활성 가스(예를 들면 질소 가스, 헬륨, 네온, 아르곤, 크립톤, 크세논 또는 라돈 등의 제18족 원소의 가스 또는 이들의 혼합 가스)의 혼합 가스이어도 된다. 산소 분압은 10기압 이상이 바람직하고, 30기압 이상이 보다 바람직하다. 온도는 520℃ 이하가 바람직하고, 500℃ 이하가 보다 바람직하다. 또한, 게르마늄 층(30)과 산화 게르마늄 막(32)의 계면을 양호로 하기 위해서는 산화 온도는 450℃ 이상이 바람직하고, 470℃ 이상이 보다 바람직하다.
이와 같이 성막한 산화 게르마늄 막(32)은 도 5와 같이 밀도가 3.6g/cm3 이상, 또한 도 6과 같이 EOT가 2nm 이하로 할 수 있다. 밀도는 3.65g/cm3 이상이 바람직하고, 3.7g/cm3 이상이 보다 바람직하고, 3.8g/cm3 이상이 한층 더 바람직하다. EOT는 1.5nm 이하가 바람직하고, 1.2nm 이하가 보다 바람직하고, 1.0nm 이하가 더욱 바람직하다.
실시예 2
도 9(a)∼도 9(d)는 실시예 2에 따른 반도체 구조의 제조방법을 나타내는 단면도이다. 도 9(a)에 나타내는 바와 같이, 실시예 1과 같은 게르마늄 층(30)을 준비한다. 도 9(b)에 나타내는 바와 같이, 게르마늄 층(30) 상에 고유전체 산화 막(34)을 형성한다. 고유전체 산화 막(34)은 산화 실리콘보다 비유전율이 큰 막이고, 예를 들면 산화 하프늄 막, 산화 지르코늄 막, 산화 알루미늄 막 및 희토류 원소 산화 막(예를 들면, 산화 이트륨 막 또는 산화 스칸듐 막) 중 적어도 1개의 막을 포함하는 막이다. 예를 들면, 상기 막 중 어느 1개의 막이어도 되고, 상기 막이 복수 적층된 막이어도 된다. 희토류 원소는 스칸듐(Sc), 이트륨(Y), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ｈo), 에르븀(Er), 툴륨(Tm), 에테르븀(Yb) 및 루테튬(Lu)이다. 고유전체 산화 막(34)은 화학량론적인 조성이어도 되지만, 화학량론적인 조성이 아니어도 된다. 고유전체 산화 막(34)은 예를 들면, 스퍼터링법을 사용하여 형성한다.
도 9(c)에 나타내는 바와 같이, 고압 산소 분위기 중에 있어서, 고유전체 산화 막(34)을 열처리한다. 산소가 고유전체 산화 막(34) 중을 확산하고, 게르마늄 층(30)의 상면을 산화시킨다. 이것에 의해 게르마늄 층(30)과 고유전체 산화 막(34) 사이에 산화 게르마늄 막(32)이 형성된다. 산화 게르마늄 막(32)과 고유전체 산화 막(34)에 의해 절연 막(33)이 형성된다. 또한, 산화 게르마늄 막(32)은 화학량론적인 조성인 GeO2이어도 되지만, 화학량론적인 조성이 아니어도 된다. 또한, 산화 게르마늄 막(32)에는 고유전체 산화 막(34)의 원자가 확산하고 있어도 된다. 예를 들면, 산화 게르마늄 막(32)은 산화 게르마늄과 금속 산화물(고유전체 산화 막(34)에 포함되는 금속 산화물)의 혼합 막이어도 된다. 이와 같이, 산화 게르마늄 막(32)은 산화 게르마늄을 포함하는 막이면 된다. 산화 게르마늄 막(32)은 실시예 1과 마찬가지로 산소 분위기, 실온에서의 산소의 분압이 1기압보다 큰 분압,또한 게르마늄 층(30)의 산화 온도가 550℃보다 낮은 조건에 있어서, 게르마늄 층(30)의 상면을 산화시킨다. 산소 분압은 10기압 이상이 바람직하고, 30기압 이상이 보다 바람직하다. 온도는 520℃ 이하가 바람직하고, 500℃ 이하가 보다 바람직하다. 산화 온도는 450℃ 이상이 바람직하고, 470℃ 이상이 보다 바람직하다.
고유전체 산화 막(34)은 비유전율이 높기 때문에, EOT를 얇게 할 수 있다. 그러나, 게르마늄 층(30)과 고유전체 산화 막(34)의 계면에는 계면 준위가 형성되어 계면 상태가 양호하지는 않다. 그래서, 도 9(c)와 같이, 고유전체 산화 막(34)을 통해서 게르마늄 층(30)의 상면을 산화시킴으로써, 산화 게르마늄 막(32)을 형성한다. 고유전체 산화 막(34)은 산화 게르마늄 막(32)에 비해서 산소가 확산하기 쉽다. 따라서, 실시예 1과 동일한 조건에 의해 산화 게르마늄 막(32)을 형성할 수 있다. 이것에 의해 실시예 1과 동일하게, 산화 게르마늄 막(32)의 막 두께를 얇게 할 수 있고, 또한, 게르마늄 층(30)과 절연 막(33)의 계면 상태를 양호하게 할 수 있다.
실시예 2로서, 게르마늄 층(30)으로서 p형 게르마늄 기판을 사용하고, 고유전체 산화 막(34)으로서 산화 이트륨 막을 사용하여 반도체 구조를 작성했다. 도 9(d)에 나타내는 바와 같이 고유전체 산화 막(34) 상에 금속 막(36)(금 막)을 형성했다. 고유전체 산화 막(34)의 막 두께는 1.5nm, 산화 게르마늄 막(32)의 형성 조건은 산소 압력이 70기압, 기판 온도가 500℃, 산화 시간이 1분이다.
도 10은 전압(V)에 대한 용량(C)을 나타낸 도면이다. 측정 온도는 실온이다. C-V특성을 측정한 주파수는, 1kHz∼1MHz이다. 도 10을 참조하고, 전압(V)이 커지는 용량(C)이 감소하는 영역(플랫 밴드로부터 반전층이 형성되는 영역)에 있어서, 히스테리시스가 거의 관측되지 않는다. 또한, 전압을 플랫 밴드 전압으로부터 반전 영역으로 증가시켰을 때, 주파수가 높은 영역(1MHz, 100kHz, 50kHz)에서는 전압(V)에 대하여 용량 값은 거의 변화되지 않고 주파수 의존성도 없다. 즉, 전압(V)이 플랫 밴드 전압으로부터 반전 영역으로 변화될 때에 게르마늄 기판(10)과 금속 막(14)의 주파수가 50kHz 이상에 있어서의 용량 값은 균등하게 감소하거나 또는 일정하다. 이것에 의해 게르마늄 층(30)과 절연 막(33)의 계면에 계면 준위가 작고, 계면 상태가 양호한 것이 확인된다.
산화 게르마늄 막(32)을 형성하는 조건을 변경하고, 산화 시간에 대한CET(Capacitance Equivalent Thickness)를 측정했다. 도 11(a)은 산화 시간에 대한 CET를 나타낸 도면이다. 도트는 측정점, 직선은 도트를 연결한 선을 나타내고 있다. 도 11(a)를 참조하고, 도 2(a)와 동일하게, 산소 압력을 크게 하고, 기판 온도를 낮게 함으로써, CET의 산화 시간 의존이 작아지고, CET의 제어가 용이하게 된다. 예를 들면, 기판 온도가 530℃ 이하이고, 또한 산소 압력이 10기압 이하에 있어서, CET의 산화 시간 의존성을 작게 할 수 있다.
도 11(b)는 EOT에 대한 리크 전류 밀도(J)를 나타낸 도면이다. 도 11(b)에 있어서, 도트는 실시예 2의 결과를 나타내고, 파선은 게르마늄(Ge) 상의 산화 지르코늄(ZrO2), 산화 게르마늄(GeO2) 상의 산화 알루미늄(Al2O3), 스트론튬 게르마늄(SrGeX) 상의 산화 란탄 알루미늄(LaAlO3) 및 다결정 실리콘(Poly Si)을 게이트 전극으로 하는 실리콘(Si) 상의 산화 실리콘(SiO2)에 있어서 보고된 결과를 나타낸다. 도 11(b)에 나타내는 바와 같이, 실시예 2는 산화 실리콘 막에 비해 리크 전류가 작다. 다른 예에 비해서 리크 전류가 적은 쪽이다. EOT가 1nm에 있어서도 리크 전류 밀도(J)를 약 1×10-3A/cm2로 할 수 있다. 실시예 2의 리크 전류 밀도는 10-5×EOT+2A/cm2 정도이다.
다음에 게르마늄 층(30)으로서 p형 게르마늄 기판을 사용하고, 고유전체 산화 막(34)으로서 산화 이트륨 막을 사용하여 반도체 구조를 제작했다. 고유전체 산화 막(34)의 막 두께는 1.5nm, 산화 게르마늄 막(32)의 형성 조건은 산소 압력이 70기압, 기판 온도가 500℃이다. 산화 시간을 변화시킴으로써, 여러가지 EOT의 샘플을 제작했다. 비교예로서, 고유전체 산화 막(34)을 형성하지 않고 p형 게르마늄 기판 상에 EOT가 10nm의 산화 게르마늄 막을 갖는 샘플을 제작했다.
도 12(a)는 EOT에 대한 계면 준위 밀도(Dit)를 나타내는 도면, 도 12(b)는 에너지에 대한 계면 준위 밀도(Dit)를 나타내는 도면이다. EOT 및 계면 준위 밀도는 200K 및 100K에서 있어서의 임피던스 측정으로부터, 소위 컨덕턴스법을 이용하여 구했다. 도 12(a)에 있어서, 도트는 미드 갭(에너지 밴드의 중심 에너지)으로부터 -0.2eV에 있어서의 계면 준위 밀도를 나타내고 있다. 실선은 근사 직선이다. 도 12(a)에 나타내는 바와 같이, EOT가 2nm 이하이어도 계면 준위 밀도는 2×1011eV-1cm-2 이하이다. 도 12(b)에 있어서, 원 도트는 EOT가 1nm인 실시예 2, 사각 도트는 EOT가 10nm인 비교예를 나타낸다. Ev는 가전자대의 정점의 에너지, Ec은 전도대의 낮은 에너지를 나타낸다. 일반적으로 EOT가 얇아지면 계면 준위 밀도가 커진다. 비교예는 EOT를 두껍게 함으로써 계면 준위 밀도를 매우 작게 한 샘플이다. 도 12(b)에 나타내는 바와 같이, 실시예 2에 있어서는 EOT가 1nm이어도 EOT가 10nm의 비교예와 손색없는 계면 준위 밀도로 할 수 있다.
실시예 2에 의하면, 도 11(b)에 나타내는 바와 같이 절연 막(33)의 EOT가 2nm 이하이고, 또한 절연 막(33) 상에 금속 막을 형성했을 때의 금속 막(36)의 게르마늄 층(30)에 대한 전압(V)이 플랫 밴드 전압-1V일 때의 리크 전류 밀도를 10-5×EOT+4A/cm2 이하로 할 수 있다. 또한, EOT는 1.5nm 이하가 바람직하고, 1.2nm 이하가 보다 바람직하고, 1.0nm 이하가 더욱 바람직하다. 리크 전류 밀도는 10-5× EOT +3A/cm2 이하, 약 1×10-2A/cm2 이하, 약 1×10-3A/cm2 이하, 약 1×10-4A/cm2 이하가 보다 바람직하다. 고유전체 산화 막(34)을 형성한 후, 도 9(c)의 공정에 의한 산화 게르마늄 막(32)의 형성을 행하지 않는 경우, EOT가 2nm 이하에서는 리크 전류는 매우 커져버린다. 이 경우, EOT가 2nm 이하에 있어서, 다결정 실리콘을 게이트 전극으로 하는 실리콘 기판상의 산화 실리콘보다 리크 전류를 작게 할 수는 없다.
또한, p형 게르마늄 층을 사용한 경우, 금속 막의 게르마늄 층에 대한 전압이 플랫 밴드 전압으로부터 -1V일 때의 리크 전류 밀도로 비교했지만, n형 게르마늄 층의 경우, 금속 막의 게르마늄 층에 대한 전압이 플랫 밴드 전압으로부터 1V일 때의 리크 전류 밀도로 비교한다. 즉, 비교하는 리크 전류 밀도는 금속 막의 게르마늄 층에 대한 전압이 플랫 밴드 전압으로부터 축적 영역측에 1V 인가한 전압이다.
도 13(a)는 실시예 1의 반도체 구조를 사용한 트랜지스터의 단면도, 도 13(b)는 실시예 2의 반도체 구조를 사용한 단면도이다. 도 13(a)에 나타내는 바와 같이 게르마늄 층(30) 상에 산화 게르마늄 막(32)을 통해서 게이트 전극(38)을 형성한다. 게이트 전극(38)의 양측의 게르마늄 층(30)내에 소스 또는 드레인 영역(40)을 형성한다. 게르마늄 층(30)을 p형, 소스 또는 드레인 영역(40)을 n형으로 한다. 게르마늄 층(30)을 n형, 소스 또는 드레인 영역(40)을 p형으로 하여도 된다.
도 13(b)에 나타내는 바와 같이, 산화 게르마늄 막(32)과 게이트 전극(38) 사이에 고유전체 산화 막(34)이 형성되어 있다. 그 밖의 구성은 도 13(a)와 같아서 설명을 생략한다. 도 13(a) 및 도 13(b)의 트랜지스터와 같이, 산화 게르마늄 막(32) 또는 절연 막(33)을 게이트 절연 막으로서 사용함으로써, 게이트 절연 막의 EOT가 얇고, 또한 게이트 절연 막과 반도체 층의 계면 상태가 좋은 MOSFET를 실현할 수 있다.
실시예 2의 반도체 구조를 사용해 FET를 제작했다. 게르마늄 층(30)으로서 p형 게르마늄 기판을 사용하고, 고유전체 산화 막(34)으로서 산화 이트륨 막을 사용했다. 고유전체 산화 막(34)의 막 두께는 1.5nm, 산화 게르마늄 막(32)의 형성 조건은 산소 압력이 70기압, 기판 온도가 500℃이다. 산화 시간을 변화시킴으로써, 여러가지 EOT의 샘플을 제작했다. 비교예의 FET로서, 고유전체 산화 막(34)을 형성하지 않고 p형 게르마늄 기판 상에 EOT가 10nm인 산화 게르마늄 막을 갖는 샘플을 제작했다. 게이트 길이를 100㎛, 게이트 폭을 25㎛로 하고, 스플릿 CV법을 사용하고, 실온에 있어서의 캐리어수와 이동도(μeff)를 구했다. 스플릿 CV법은 CV측정의 적분으로부터 캐리어수를 도출하고, 캐리어수와 I-V측정으로부터 이동도를 구하는 방법이다.
도 14(a) 및 도 14(b)는 면전자 밀도(Ns)에 대한 이동도(μeff)를 나타내는 도면이다. 게이트 전극에 게이트 전압을 인가함으로써, 면전자 밀도(Ns)를 변화시키고 이동도(μeff)를 측정했다. 도 14(a)는 EOT가 1.18nm, 1.03nm 및 0.94nm의 실시예 2의 샘플과 비교예의 측정 결과를 나타낸다. 게르마늄 기판의 주면은 (111)면이다. 도 14(a)에 나타내는 바와 같이, 면전자 밀도가 3×1012cm-2 이상에 있어서, 실시예 2는 비교예보다 이동도가 커진다. 실선은 비교예의 면전자 밀도가 3×1012cm-2 이상이고 또한 5×1012cm-2 이하인 범위의 데이터를 외삽한 직선이다.
도 14(b)는 게르마늄 기판의 주면이 (111)면 및 (100)면의 샘플의 측정 결과를 나타낸다. 측정한 샘플의 EOT는 0.94nm이다. 파선은 실리콘 MOSFET에 있어서의 일반적인 이동도를 나타낸다. 실선은 비교예의 면전자 밀도가 3×1012cm-2 이상이고 또한 5×1012cm-2 이하인 범위의 데이터를 외삽한 직선이다. 도 14(b)에 나타내는 바와 같이, 게르마늄을 사용한 MOSFET에 있어서는 면전자 밀도가 작은 범위(3×1012cm-2 이하)의 이동도는 실리콘 MOSFET에 비해 크다. 그러나, 면전자 밀도가 큰 범위(5×1012cm-2 이상)에 있어서, 이동도가 실리콘 MOSFET와 같은 정도가 되어버린다. 실시예에 있어서는 면전자 밀도가 5×1012cm- 2이상에 있어서 이동도를 실리콘 MOSFET보다 크게 할 수 있다.
이상과 같이, 실시예 2의 반도체 구조를 사용한 FET에 있어서, 면전자 밀도(Ns)가 5×1012cm-2 이상인 범위에서 이동도(μeff)를 이하의 부등식의 범위로 할 수 있다.
log10μeff > -0.59 × log10Ns + 10.19
이 범위의 이동도(μeff)는 게르마늄 층을 사용한 MOSFET에서는 지금까지 실현되지 않고 있었다. 실시예 2에 따른 반도체 구조를 사용하여 처음으로 실현할 수 있었다.
이동도(μeff)는 면전자 밀도(Ns)가 5×1012cm-2 이상의 범위에서
log10μeff > -0.59 × log10Ns + 10.3이 바람직하고,
log10μeff > -0.59 × log10Ns + 10.5가 보다 바람직하다.
MOSFET 이외의 반도체 장치에 실시예 1 및 2의 반도체 구조를 적용할 수도 있다.
이상, 본 발명의 바람직한 실시예에 대해서 상술했지만, 본 발명은 이러한 특정 실시예에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위내에 있어서, 각종 변형·변경이 가능하다.
10 : 게르마늄 기판 12, 32 : 산화 게르마늄 막
14, 16, 36 : 금속 막 30 : 게르마늄 층
34 : 고유전체 산화 막 38 : 게이트 전극
40 : 소스 또는 드레인 영역

Claims (20)

  1. 게르마늄 층과,
    상기 게르마늄 층 상에 형성된 산화 게르마늄을 포함하는 막과 상기 산화 게르마늄을 포함하는 막 상에 형성되고 산화 실리콘보다 비유전율이 큰 고유전체 산화 막을 포함하는 절연 막을 구비하고,
    상기 절연 막의 EOT가 2nm 이하이고, 또한 상기 절연 막 상에 금속 막으로서 Au를 형성했을 때의 상기 금속 막의 상기 게르마늄 층에 대한 전압을 플랫 밴드 전압으로부터 축적 영역측에 1V 인가했을 때의 리크 전류 밀도가 10-5×EOT+4A/cm2 이하이고,
    상기 게르마늄 층은 p형이고, 상기 게르마늄 층내의 면전자 밀도를 Ns(cm-2), 상기 게르마늄 층의 스플릿 CV법을 사용하여 구한 전자 이동도를 μeff(cm2/V·s)라고 했을 때,
    Ns가 5×1012cm-2 이상에 있어서, log10μeff > -0.59 × log10Ns + 10.19인 것을 특징으로 하는 반도체 구조.
  2. 제 1 항에 있어서,
    상기 고유전체 산화 막은 산화 하프늄 막, 산화 지르코늄 막, 산화 알루미늄 막, 산화 이트륨 막, 산화 스칸듐 막 및 희토류 원소 산화 막 중 적어도 1개의 막을 포함하는 것을 특징으로 하는 반도체 구조.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연 막 상에 금속 막으로서 Au를 형성했을 때의 상기 게르마늄 층과 상기 금속 막의 주파수가 50kHz 이상에 있어서의 용량 값은 상기 금속 막의 상기 게르마늄 층에 대한 전압이 플랫 밴드 전압으로부터 반전 영역으로 변화될 때에 균등하게 감소하거나 또는 일정한 것을 특징으로 하는 반도체 구조.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 고유전체 산화 막 상에 게이트 전극을 구비하는 것을 특징으로 하는 반도체 구조.
  5. 제 1 항 또는 제 2 항에 있어서,
    Ns가 1×1013cm-2 이상에 있어서, log10μeff > -0.59 × log10Ns + 10.19인 것을 특징으로 하는 반도체 구조.
  6. 게르마늄 층과,
    상기 게르마늄 층 상에 형성되고, 에틸알콜과 물이 100:5인 혼합액에 있어서의 에칭 속도가 0.19nm/분 이하이고, 또한 EOT가 2nm 이하인 산화 게르마늄 막을 구비하는 것을 특징으로 하는 반도체 구조.
  7. 제 6 항에 있어서,
    상기 산화 게르마늄 막 상에 금속 막으로서 Au를 형성했을 때의 상기 게르마늄 층과 상기 금속 막의 주파수가 50kHz 이상에 있어서의 용량 값은 상기 금속 막의 상기 게르마늄 층에 대한 전압이 플랫 밴드 전압으로부터 반전 영역으로 변화될 때에 균등하게 감소하거나 또는 일정한 것을 특징으로 하는 반도체 구조.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 산화 게르마늄 막 상에 산화 실리콘보다 비유전율이 큰 고유전체 산화막을 통하지 않고 형성된 게이트 전극을 구비하는 것을 특징으로 하는 반도체 구조.
  9. 게르마늄 층 상에 산화 실리콘보다 비유전율이 큰 고유전체 산화 막을 형성하는 공정과,
    산소 분위기, 실온에서의 상기 산소의 분압이 1기압보다 커지는 분압, 또한 상기 게르마늄 층의 온도가 450℃ 이상이며 또한 550℃ 보다 낮은 조건에 있어서, 상기 고유전체 산화 막을 통해서 상기 게르마늄 층을 산화시킴으로써, 상기 게르마늄 층과 상기 고유전체 산화 막 사이에 산화 게르마늄을 포함하는 막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 구조의 제조방법.
  10. 제 9 항에 있어서,
    상기 조건은 실온에서의 상기 산소의 분압이 10기압 이상이 되는 분압, 또한 게르마늄 층의 온도가 520℃ 이하인 조건이고,
    상기 고유전체 산화 막과 상기 산화 게르마늄을 포함하는 막의 EOT는 2nm 이하인 것을 특징으로 하는 반도체 구조의 제조방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 고유전체 산화 막은 산화 하프늄 막, 산화 지르코늄 막, 산화 알루미늄 막, 산화 이트륨 막, 산화 스칸듐 막 및 희토류 원소 산화 막 중 적어도 1개의 막을 포함하는 것을 특징으로 하는 반도체 구조의 제조방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 고유전체 산화 막 상에 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 구조의 제조방법.
  13. 제 9 항에 있어서,
    상기 고유전체 산화 막 상에 게이트 전극을 형성하는 공정을 포함하고,
    상기 조건은 실온에서의 상기 산소의 분압이 10기압 이상이 되는 분압, 또한 게르마늄 층의 온도가 520℃ 이하인 조건이고,
    상기 고유전체 산화 막은 산화 이트륨이고,
    상기 고유전체 산화 막과 상기 산화 게르마늄을 포함하는 막의 EOT는 2nm 이하인 것을 특징으로 하는 반도체 구조의 제조방법.
  14. 산소 분위기, 실온에서의 상기 산소의 분압이 1기압보다 커지는 분압, 또한 게르마늄 층의 온도가 450℃ 이상이며 또한 550℃보다 낮은 조건에 있어서, 상기 게르마늄 층의 상면을 산화시킴으로써, 상기 게르마늄 층상에 산화 게르마늄 막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 구조의 제조방법.
  15. 제 14 항에 있어서,
    상기 조건은 실온에서의 상기 산소의 분압이 10기압 이상이 되는 분압, 또한 게르마늄 층의 온도가 520℃ 이하인 조건이고,
    상기 산화 게르마늄 막의 EOT는 2nm 이하인 것을 특징으로 하는 반도체 구조의 제조방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 산화 게르마늄 막 상에 산화 실리콘보다 비유전율이 큰 고유전체 산화 막을 통하지 않고 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 구조의 제조방법.
  17. 게르마늄 층 상에 산화 실리콘보다 비유전율이 큰 고유전체 산화 막을 형성하는 공정과,
    산소 분위기, 실온에서의 상기 산소의 분압이 1기압보다 커지는 분압의 조건에 있어서, 상기 고유전체 산화막을 통해서 상기 게르마늄 층을 산화시킴으로써 상기 게르마늄 층과 상기 고유전체 산화 막 사이에 산화 게르마늄을 포함하는 막을 형성하는 공정을 포함하고,
    상기 게르마늄 층을 산화시키는 온도는 상기 분압이 커짐에 따라서 상기 게르마늄 층의 산화 속도가 느려지는 온도인 것을 특징으로 하는 반도체 구조의 제조방법.
  18. 산소 분위기, 실온에서의 상기 산소의 분압이 1기압보다 커지는 분압의 조건에 있어서, 게르마늄 층의 상면을 산화시킴으로써 상기 게르마늄 층 상에 산화 게르마늄 막을 형성하는 공정을 포함하고,
    상기 게르마늄 층을 산화시키는 온도는 상기 분압이 커짐에 따라서 상기 게르마늄 층의 산화 속도가 느려지는 온도인 것을 특징으로 하는 반도체 구조의 제조방법.
  19. 제 6 항 또는 제 7 항에 있어서,
    상기 산화 게르마늄 막의 막 두께는 1.2nm 이하인 것을 특징으로 하는 반도체 구조.
  20. 제 6 항 또는 제 7 항에 있어서,
    상기 산화 게르마늄 막의 밀도는 3.7g/cm3 보다 큰 것을 특징으로 하는 반도체 구조.

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