JP2018182058A - Ｍｉｓ型半導体装置およびその製造方法 - Google Patents

Abstract

【課題】絶縁膜の誘電率が高く、絶縁膜の水素透過率が低く、かつ半導体界面上の非所望の酸化層の生成が少ないＭＩＳ型半導体装置を提供する。【解決手段】半導体層１とバッファ層２と絶縁体層３と導電体層４を有し、絶縁体層が半導体層と導電体層で挟まれたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体構造１０１を有するＭＩＳ型半導体装置である。絶縁体層は、セリウムフッ化物ＣｅＦ２を含む。【選択図】図１

Description

本発明は、ＭＩＳ型半導体装置およびその製造方法に係り、特に絶縁膜の誘電率が高く水素の透過率が低いＭＩＳ型半導体装置に関する。

ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置であるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高速化に伴い、電界一定のスケーリングのためにトランジスタの微細化が進んでいる。
ＭＩＳＦＥＴの性能指標の一つは電流駆動能力Ｇｍであり、Ｇｍは移動度μと、ゲート幅Ｗと、ゲート電極、ゲート絶縁膜および半導体基板とで構成されるキャパシタの静電容量（ゲート容量）Ｃｏｘに比例し、ゲート長Ｌに反比例する。そこで、ゲート絶縁膜の薄膜化とゲート長Ｌの微細化によってＭＩＳＦＥＴの高速化が図られてきている。

ゲート絶縁膜の物理的厚さを２ｎｍ以下まで薄膜化した場合、トンネルリーク電流が増加してゲート電圧印加時の絶縁耐性が著しく低下し、ＭＩＳＦＥＴの消費電力が増加する。
ゲート容量Ｃｏｘは比誘電率に比例し、ゲート絶縁膜の厚さに反比例する。この関係に着目して、従来、ゲート絶縁膜として主流として使用されてきたシリコン酸化膜（ＳｉＯ_２膜）よりも誘電率の高い絶縁膜を用いる高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）を用いたトランジスタの開発が精力的に進められている（特許文献１参照）。Ｈｉｇｈ−ｋ膜を用いると、同一のゲート容量Ｃｏｘを得るのに必要な物理的膜厚を厚くすることができ、トンネルリーク電流を抑制できる。なお、ＳｉＯ_２膜の比誘電率εは約３．９である。このようなことから、開発が進められているＨｉｇｈ−ｋ膜（Ｈｉｇｈ−ｋゲート絶縁膜）としては、ハフニウム酸化膜（ＨｆＯ_２）、ジルコニウム酸化膜（ＺｒＯ_２）、アルミナ（Ａｌ_２Ｏ_３）、それらのシリケートおよびアルミネート、並びに希土類酸化物膜等の酸化膜が挙げられる。

しかしながら、酸化膜系のＨｉｇｈ−ｋゲート絶縁膜は、半導体界面に所望ではない酸化層を形成する傾向があり、その酸化層がゲート容量Ｃｏｘを減らし、電流駆動能力Ｇｍなどを低下させるという問題があった。すなわち、ゲート絶縁膜がＨｉｇｈ−ｋ膜とその酸化層との積層膜となって実効的なゲート絶縁膜の誘電率を低下させ、また、実効的なゲート絶縁膜の膜厚が厚くなって、電流駆動能力Ｇｍなどを低下させるという問題があった。

また、シリコンなど多くの半導体では、半導体とゲート絶縁膜の界面に水素が導入されると界面準位が形成されてＭＩＳ型半導体装置の特性を劣化させるという問題が多々発生する。特に、ゲート絶縁膜として広く使用されているＳｉＯ_２は、水素を透過しやすく水素透過による界面準位の発生が問題になっている。

特開２０１１−５４８７２号公報 特許第５１１８２７６号公報

本発明の課題は、上記従来のＨｉｇｈ−ｋゲート絶縁膜に見られる半導体界面に発生する所望ではない酸化層の生成と水素透過の問題を解決することであり、ゲート容量Ｃｏｘの大きなＭＩＳ型半導体装置を提供すること、およびそのＭＩＳ型半導体装置の製造方法を提供することを目的とする。

本発明の構成を下記に示す。
（構成１）
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記絶縁体層はセリウムフッ化物を含む、ＭＩＳ型半導体装置。
（構成２）
前記セリウムフッ化物はＣｅＦ_３である、構成１記載のＭＩＳ型半導体装置。
（構成３）
前記ＣｅＦ_３はアモルファスである、構成２記載のＭＩＳ型半導体装置。
（構成４）
前記半導体層と前記絶縁体層の間にＭｇＦ_２を有する膜が形成されている、構成１から３の何れかに記載のＭＩＳ型半導体装置。
（構成５）
前記半導体層は４族半導体を含む、構成１から４の何れかに記載のＭＩＳ型半導体装置。
（構成６）
前記半導体層はシリコンを含む、構成１から４の何れかに記載のＭＩＳ型半導体装置。
（構成７）
前記シリコンを含む半導体層と前記絶縁体層の間にシリコン酸化膜が形成されている、構成６記載のＭＩＳ型半導体装置。
（構成８）
前記半導体層はゲルマニウムを含む、構成１から４の何れかに記載のＭＩＳ型半導体装置。
（構成９）
半導体基板上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記絶縁体層はセリウムフッ化物を含む、ＭＩＳ型半導体装置の製造方法。
（構成１０）
前記セリウムフッ化物はＣｅＦ_３である、構成９に記載のＭＩＳ型半導体装置の製造方法。
（構成１１）
前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は２０℃以上５００℃以下である、構成９または１０記載のＭＩＳ型半導体装置の製造方法。
（構成１２）
前記絶縁体層形成工程の後、前記導電体層形成工程の前に、窒素ガスを用いた熱処理が行われ、
前記熱処理は、前記窒素ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、熱処理温度が２００℃以上５００℃以下である、構成９から１１の何れかに記載のＭＩＳ型半導体装置の製造方法。
（構成１３）
前記導電体層形成工程の後に、窒素ガスと水素ガスの混合ガスを用いた導電体層形成後熱処理が行われ、
前記導電体層形成後熱処理は、窒素ガスと水素ガスの混合比率が窒素ガス１に対して水素ガスが体積比で１％以上５％以下、前記混合ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、熱処理温度が２００℃以上５００℃以下である、構成９から１２の何れかに記載のＭＩＳ型半導体装置の製造方法。

本発明によれば、上記従来のＨｉｇｈ−ｋゲート絶縁膜に見られる半導体界面に発生する所望ではない酸化層の生成が防止され、界面準位発生の基となるゲート絶縁膜の水素の透過率が低く、誘電率の高いＨｉｇｈ−ｋゲート絶縁膜を有するＭＩＳ型半導体装置およびそのＭＩＳ型半導体装置の製造方法が提供される。このことにより、提供されるＭＩＳ型半導体装置は、電気特性が安定し、ゲート容量Ｃｏｘの大きなＭＩＳ型半導体装置となる。

本発明のＭＩＳ構造を示す断面図。 本発明の絶縁膜の比誘電率特性を示す特性図。 本発明の絶縁膜の水素透過特性を示す特性図。 結合エネルギーを求めるためのＸ線光電子分光特性図。 バンドギャップの状態を説明する説明図。 本発明によるＭＩＳＦＥＴの構造を示す断面図。 本発明による第２のＭＩＳＦＥＴの構造を示す断面図。 第２のＭＩＳＦＥＴの製造工程を示す要部断面図。 静電容量特性を示す特性図。 静電容量特性を示す特性図。 静電容量特性を示す特性図。 静電容量特性を示す特性図。 静電容量特性を示す特性図。 静電容量特性を示す特性図。

以下、本発明を実施するための形態を、図面を参照しながら説明する。
Ｈｉｇｈ−ｋのゲート絶縁膜として酸化膜を用いると、半導体界面も酸化されて非所望の酸化膜が半導体とＨｉｇｈ−ｋゲート絶縁膜の間に成長しやすい。例えば、Ｈｉｇｈ−ｋ膜としてＨｆＯ_２、半導体としてＳｉを用いた場合、Ｓｉの表面にＳｉＯ_２が成長する。この場合、ゲート絶縁膜はＳｉＯ_２とＨｆＯ_２からなる２層膜となる。ＳｉＯ_２の比誘電率は３．９と高くないため、ＨｆＯ_２からなるＨｉｇｋ−ｋ膜を用いても思うようにはゲート絶縁膜の誘電率を上げることができない。さらに、ＳｉＯ_２とＨｆＯ_２との間で準位を作ることもあり、作製したＭＩＳ半導体装置の電気特性が不安定になったり、信頼性が低下したりする。
そこで、酸化膜に替わるゲート絶縁膜を試行錯誤の上各種検討した。その結果、セリウムフッ化物がＨｉｇｈ−ｋゲート絶縁膜として好適な膜であることを見出した。なお、フッ化物をＨｉｇｈ−ｋゲート絶縁膜として用いる試みの例としてはＬａＦ_３があり、特許文献２に記載がある。

本発明のＭＩＳ構造１０１は、図１に示すように、半導体層１上にバッファー層２、セリウムフッ化物層３および導電体層４が順次形成された構造になっている。

ここで、半導体層１の材料としては、例えば、４族半導体（ＩＶ属半導体）であるシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、３−５族化合物半導体（ＩＩＩ−Ｖ族化合物半導体）であるガリウムヒ素化合物（ＧａＡｓ）、インジウムリン化合物（ＩｎＰ）、２−６族化合物半導体（ＩＩ−ＶＩ属化合物半導体）である亜鉛セレン化合物（ＺｎＳｅ）、カドミウム硫黄化合物（ＣｄＳ）、４族化合物半導体（ＩＶ属化合物半導体）である炭化ケイ素（ＳｉＣ）、シリコンゲルマ化合物（ＳｉＧｅ）を挙げることができる。
半導体層１にはドーパントを添加する。ドーパントは通常用いられているものでよく、例えば、ＳｉやＧｅなどのＩＶ属半導体に対して、ｎ型半導体層とするときには、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）、窒素（Ｎ）などを、またｐ型半導体層とするときには、ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、アルミニウム（Ａｌ）などを用いることができる。

セリウムフッ化物層３はＣｅＦ_３膜からなる。ＣｅＦ_３膜は真空蒸着法により成膜することが好ましいが、スパッタリング法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜してもよい。スパッタリング法としては、スループットの観点からＲＦスパッタリング法が好ましい。ここで、スパッタリングガスとしてはアルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガスなどの貴ガスを好んで用いることができる。
なお、ＣｅＦ_３膜を真空蒸着法により成膜する場合は、基板温度を２０℃以上５００℃以下とすることが好ましい。

ＣｅＦ_３膜は、半導体層１との結晶格子整合性などの影響を受けにくいアモルファスが汎用性に富み好ましいが、半導体がＧａＮ、Ｇａ_２Ｏ_３などの場合には、単結晶とすることも好ましい。その場合の結晶面は、比誘電率が高いことと誘電損失が小さいことから(００１)が好ましい。ＣｅＦ_３の単結晶は、アモルファスよりフェルミレベルが約１ｅＶアモルファス膜より価電子帯側へシフトしており、半導体層１や導電体層４との組み合わせによってはバンドアライメントが取り易いという特徴がある。
ＣｅＦ_３単結晶膜のＣ−Ｖ特性を（００１）結晶面と（１１０）結晶面で比較した結果を図２に示す。ＣｅＦ_３単結晶膜はＣＺ法（Ｃｚｏｃｈｒａｌｓｋｉ法）で作製し、その厚さは１ｍｍである。ＣｅＦ_３単結晶膜の表裏を白金（Ｐｔ）電極で挟んで両電極間に１ＭＨｚの交流を印加して比誘電率と誘電損失を測定した。ここで、誘電損失は複素誘電率の実部と虚部との比で定義される。比誘電率（誘電率）は（１１０）結晶が約５０であり、（００１）結晶が約５２と高い。誘電損失は（１１０）結晶が約２９で、（００１）結晶が約１８と（１１０）結晶より約４０％低い。

ＣｅＦ_３膜の膜厚は、１ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上１０ｎｍ以下がより好ましい。膜厚が５ｎｍを下回るとトンネルリーク電流が現れ始め、１ｎｍを下回るとトンネル電流は顕著になる。膜厚が１００ｎｍを上回ると十分な静電容量を得るのが困難になる。

ＣｅＦ_３膜は、ＳｉＯ_２膜に比べて水素の透過率も低い。ＣｅＦ_３単結晶膜とＳｉＯ_２ガラス基板の水素透過率量を減圧差圧により測定した例を図３に示す。ＣｅＦ_３単結晶膜の結晶面は（００１）で、その膜厚は９８０μｍであり、ＳｉＯ_２ガラス基板の厚さは５２４μｍである。ベース背圧を２Ｐａ未満として水素の圧力として３００ｋＰａかけて室温（２３℃）で測定した。
その結果、水素の透過係数は、ＣｅＦ_３膜が７．８×１０^−１２ｃｃ・ｃｍ／（ｃｍ^２・ｓ・ｃｍＨｇ）、ＳｉＯ_２膜が９．４×１０^−１２ｃｃ・ｃｍ／（ｃｍ^２・ｓ・ｃｍＨｇ）で、ＣｅＦ_３膜がＳｉＯ_２膜より約１８％低かった。ＣｅＦ_３膜は比誘電率が高いので、その膜をゲート絶縁膜として用いるときの物理的膜厚は、ＳｉＯ_２膜をそれとして用いる場合より大幅に厚い。このため、ＣｅＦ_３膜は良好な水素透過抑制膜となる。

ＣｅＦ_３の価電子帯をＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：Ｘ線電子分光法）を用いて調べたところ、図４に示すように、約２．８ｅＶであった。ＣｅＦ_３膜のバンド幅は４．２ｅＶであることが知られているため、ＣｅＦ_３のバンド状態はＧｅのバンド状態と図５に示す関係になり、ＣｅＦ_３はＧｅ半導体に対してＭＩＳとして機能する良好なバンドアライメントを有する。

導電体層４は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）などを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷＳｉ、ＴｉＳｉなどのシリサイド、ＷＮ、ＴｉＮ、ＣｒＮ、ＴａＮなどの金属化合物も用いることができる。導電体層４は、このような材料の中から導電率、仕事関数、加工性などを適宜勘案して適当な材料を選択すればよい。なお、集積回路として本発明のＭＩＳ半導体装置を用いる場合は、インテグレーションとしての各種熱処理が加わることから、それらの熱処理も勘案した材料の拡散を考慮の上、材料を選択する。

バッファー層２は、Ｇｅなどの半導体層１を構成する物質のセリウムフッ化物層３への拡散抑制、界面準位生成抑制（界面制御）および応力緩和などの機能をもつ層で、フッ化物膜またはシリコン酸化膜の少なくとも何れかの１以上からなる。

半導体層１がＳｉの場合、バッファー層２は、シリコン酸化膜またはシリコン酸化膜とＭｇＦ_２膜との積層膜が好ましい。この積層膜の場合は、Ｓｉに接してシリコン酸化膜が形成されていることが、Ｓｉとの界面に準位が発生しにくいことから好ましい。ここで、シリコン酸化膜としてはＳｉＯ_２が好ましい。これは、シリコン酸化膜のストイキオメトリーな状態であるＳｉＯ_２は、その膜中に準位を発生しにくいためである。

半導体層１がＧｅの場合、バッファー層２は、ＭｇＦ_２膜あるいはＭｇＦ_２膜とＳｉＯ_２膜の積層膜が好ましい。ここで、ＳｉＯ_２膜はＧｅからなる半導体層１側に形成されていることが好ましい。
Ｇｅは酸素雰囲気中ではＣｅ中に拡散しにくいが、真空中ではＣｅ中に拡散しやすい性質をもっている。実際、Ｇｅ基板試料、Ｇｅ基板上に膜厚が１０ｎｍのＣｅＦ_３膜を形成した試料、およびＧｅ基板上に膜厚が２０ｎｍのＣｅＦ_３膜を形成した試料を用意してＸＰＳで分析評価を行ったところ、Ｇｅと基板ＣｅＦ_３膜との間でＧｅがＣｅＦ_３膜に拡散する拡散層が約５ｎｍの厚さで観察された。
真空中でのＧｅは、Ｃｅ＞Ｂａ（バリウム）＞Ｍｇの順に拡散しにくい。ＭｇＦ_２膜は誘電率（比誘電率）も比較的大きい。フッ化物は酸化物に比べ半導体層１との界面にそのフッ化物や酸化物とは異なる層を形成しにくい。このため、ＭｇＦ_２膜はバッファー層２として好適である。

バッファー層２の膜厚は、０．１ｎｍ以上２ｎｍ以下が好ましく、０．５ｎｍ以上１ｎｍ以下が特に好ましい。バッファー層２の膜厚が０．５ｎｍを下回ると上記拡散抑制、界面準位生成抑制（界面制御）および応力緩和などの機能が低下し、０．１ｎｍを下回ると不十分になる。２ｎｍを上回るとゲート絶縁膜全体としての誘電率を高くすることが難しくなって、ゲート容量Ｃｏｘなどの性能が低下する。
また、バッファー層２としてのＭｇＦ_２膜の膜厚は１ｎｍ以上が好ましい。ＭｇＦ_２膜の膜厚は１ｎｍ以上だと半導体層１を構成するＧｅなどの物質がセリウムフッ化物層３へ拡散することを十分に抑制することができる。

次に、本発明のＭＩＳＦＥＴについて説明する。

本発明の第１のＭＩＳＦＥＴ（１０２）は、要部断面図である図６に示すように、半導体層１、バッファー層にドレインおよびソース用のパターンが形成されたバッファー層パターン２ａ、セリウムフッ化物層にドレインおよびソース用のパターンが形成されたセリウムフッ化物層パターン３ａ、ゲート４ａ、ソース５ａおよびドレイン６ａからなる。
ここで、ゲート４ａ、ソース５ａおよびドレイン６ａは、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。

セリウムフッ化物層を真空蒸着法で形成する場合の温度は、良好な電気特性を得る上で、２０℃以上５００℃以下が好ましい。
また、セリウムフッ化物層を形成後でゲート４ａを構成する導電膜を形成する前に、窒素ガス（Ｎ_２ガス）を用いた熱処理が行われることがＭＩＳＦＥＴの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、温度が２００℃以上５００℃以下が好ましい。
さらに、ゲート４ａを構成する導電膜を形成後に、窒素ガスと水素ガス（Ｈ_２ガス）の混合ガスを用いた熱処理が行われることがＭＩＳＦＥＴの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスと水素ガスの混合比率が窒素ガス１に対して水素ガスが体積比で１％以上５％以下、混合ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、そして温度が２００℃以上５００℃以下が好ましい。

この構造のＭＩＳＦＥＴを作製するに当たっては、ソース５ａおよびドレイン６ａ用の開口部をもつパターンを、セリウムフッ化物層に空ける必要がある。このためのパターン形成はリソグラフィとドライエッチングによって行われるが、ＣｅＦ_３などのセリウムフッ化物は反応性ドライエッチングがしにくくて、イオンミリング的な物理的衝撃を利用したドライエッチングとなる。
物理的衝撃を利用したドライエッチングは被加工物の下地にダメージを与えやすい。しかしながら、本発明の場合は、バッファー層がセリウムフッ化物層をドライエッチングする際のエッチングストッパとなるので、下地である半導体層１にドライエッチングのダメージが入りにくいという特徴がある。

本発明の第２のＭＩＳＦＥＴ（１０３）は、要部断面図である図７に示すように、半導体層１、バッファー膜（バッファー層）１２ｂ、ＣｅＦ_３膜１３ｂ、ゲート１４ｂ、ソース１５ｂ、ドレイン１６ｂおよびパターン化された層間膜２１ｂからなる。この構造では、ゲート１４ｂは埋め込み構造をとる。ここで、ゲート１４ａ、ソース１５ａおよびドレイン１６ａは、第１のＭＩＳＦＥＴ（１０２）と同様に、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。

第２のＭＩＳＦＥＴ（１０３）は、下記に示す工程により製造することができる。要部断面図を用いてその製造工程を説明した図８を参照しながら、その製造方法を説明する。
まず、半導体層１の上に層間膜２１を形成する（図８（ａ）参照）。層間膜２１としては、例えばプラズマＣＶＤ法によるＳｉＯ_ｘなどの絶縁膜を挙げることができる。
次に、層間膜２１にゲートを作製するための開口をリソグラフィとドライエッチングにより形成し、層間膜パターン２１ａとする（図８（ｂ））。
その後、バッファー膜１２ａとＣｅＦ_３膜１３ａを順次成膜する（図８（ｃ））。これらの膜はコンフォーマルに被着されるのが好ましい。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やエッチバックなどの方法により、層間膜パターン２１ａの上面上に形成されているバッファー膜１２ａとＣｅＦ_３膜１３ａを除去して、層間膜パターン２１ａの開口部にのみ形成されているバッファー膜１２ｂとＣｅＦ_３膜１３ｂを得る（図８（ｄ））。
しかる後、導電体膜１４ａを被着（図８（ｅ））し、引き続いてＣＭＰやエッチバックなどの方法により層間膜パターン２１ａの上面上に形成されている導電体膜１４ａを除去して、ＣｅＦ_３膜１３ｂが露出している溝部に導電体膜が埋め込まれた導電体膜パターンを形成し、その導電体膜パターンをゲート１４ｂとする（図８（ｆ））。
その後、リソグラフィとドライエッチングを用いて、層間膜パターン２１ａに開口部２２および２３を有する層間膜パターン２１ｂを形成する（図８（ｇ））。
そして、開口部２２および２３に導電体膜を埋め込んで、その導電体膜パターンをそれぞれソース１５ｂとドレイン１６ｂとして第２のＭＩＳＦＥＴ（１０３）とする。

第２のＭＩＳＦＥＴの製造方法によれば、ＣｅＦ_３膜１３ｂの加工をＣＭＰやエッチバックで行っているので、半導体層へのダメージが少ないドライエッチングを行うことが容易ではないＣｅＦ_３膜においても電気的ダメージの少ないＭＩＳＦＥＴを得ることができる。

以下、本発明のＭＩＳ半導体装置の特性を、キャパシタ特性によって調べた実施例について説明する。当然ながら、本発明はこのような特定の形式に限定されるものではなく、本発明の技術的範囲は特許請求の範囲により規定されるものである。

（実施例１）
実施例１は半導体層１としてＳｉを用いた場合で、図１に示すＭＩＳ構造１０１の半導体装置を作製してその静電容量と誘電損失を測定した。
その半導体層１としては、ホウ素（Ｂ）がドープされた抵抗率１〜５Ω・ｃｍのＳｉ基板、バッファー層２としては膜厚４ｎｍの熱酸化ＳｉＯ_２膜、セリウムフッ化物層３としては膜厚１０ｎｍのアモルファスＣｅＦ_３膜、導電体層４としては膜厚１５０ｎｍのＰｔを用い、導電体層４と半導体層１との間の静電容量および誘電損失を測定した。ここで、導電体層４からなる導電体パターンの大きさは１００μｍφである。

評価試料の作製方法は下記のとおりである。
まず、上記４ｎｍの熱酸化ＳｉＯ_２膜付きＳｉ基板をアセトン、エタノール、純水により洗浄し、その後ＵＶオゾン洗浄を行った。
次に、真空蒸着法でＣｅＦ_３膜を１０ｎｍの厚さで成膜した。このときの真空度は５×１０^−６Ｐａ、基板温度は室温（２３℃）である。ＳｉＯ_２膜上で成膜することにより、ＣｅＦ_３はアモルファス膜となる。
しかる後、ＰｔをＤＣスパッタリングで１５０ｎｍの厚さで形成した。このときの真空度は１Ｐａ、基板温度は室温（２３℃）である。ここで、このＰｔの形成にあたっては、マスクを用いてパターン化されたＰｔを形成し、これをＰｔ電極とした。
なお、静電容量および誘電損失の測定には半導体パラメーターアナライザー（Ｂ１５００Ａ，Ｋｅｙｓｉｇｈｔ製）を用いた。

静電容量および誘電損失の測定結果を図９から図１１に示す。
図９は、特段の熱処理を加えない場合である。図１０は、界面終端を目的に、フォーミングガスアニールとしてＰｔ電極形成後に水素ガス（Ｈ_２ガス）を４％添加された窒素ガス（Ｎ_２ガス）下で３００℃３０分の熱処理を行った場合であり、図１１は、欠陥補償を目的に、Ｐｔ電極形成前にＮ_２ガス下で４００℃３０分の熱処理を行った場合である。ここで、熱処理は石英ランプ加熱炉を用いて行い、ガスの圧力は図１０の場合も図１１の場合も大気圧とした。
測定周波数は１ＭＨｚとし、ヒステリシス特性を表すためにバイアス電圧を正の方向に掃引印加する場合と負の方向に掃引印加する場合を合わせて載せている。

ＣｅＦ_３膜とＳｉＯ_２膜の膜厚およびＰｔ電極の面積と図９から図１１に示された静電容量の大きさからＣｅＦ_３膜の比誘電率を求めると、その大きさは２０以上３０以下となり、ＳｉＯ_２バッファー層２とセリウムフッ化物層（ＣｅＦ_３膜）３からなる本発明の絶縁膜は十分大きな誘電率（比誘電率）をもつ膜であることがわかる。
また、Ｐｔ電極形成の前または後に熱処理を行うと、ヒステリシスの減少、フラットバンドシフトの減少および誘電損失の減少という効果が認められる。なお、欠陥補償を目的としたＰｔ電極形成前の高温（４００℃）の熱処理では、静電容量は熱処理前に比べて有意な差とはなっていないが、Ｐｔ電極形成後の熱処理では有意に静電容量が減少している。

（実施例２）
実施例２は、バッファー層２を半導体層１側から膜厚が４ｎｍで熱酸化のＳｉＯ_２膜と膜厚が１ｎｍのＭｇＦ_２膜からなる２層膜とし、かつセリウムフッ化物層３を構成するＣｅＦ_３膜の膜厚を実施例１の１０ｎｍから９ｎｍに変更した場合で、それ以外に関しては実施例１と同じ構造をもち、かつ同じ方法で作製したものである。ここで、ＭｇＦ_２膜は真空蒸着法により成膜したアモルファス膜であり、成膜時の真空度は５×１０^−６Ｐａ、基板温度は室温（２３℃）である。また、熱処理としては、Ｐｔ電極形成前にＮ_２ガス下で４００℃３０分の熱処理を行っている。Ｐｔ電極形成後のＨ_２とＮ_２の混合ガス下での熱処理は行っていない。

実施例２のＭＩＳ半導体装置の静電容量および誘電損失の測定結果を図１２に示すが、同図中の破線の枠内に示されるように、ＭｇＦ_２膜の挿入により、空乏層側の肩が減少して良好な電気特性になることが確認された。

（実施例３）
実施例３は半導体層１としてＧｅを用いた場合で、ＭＩＳ構造１０１の半導体装置を作製してその静電容量と静電特性を測定した。
その半導体層１としては、Ｇａがドープされた抵抗率０．０１〜０．０５Ω・ｃｍのＧｅ基板、バッファー層２としては膜厚１ｎｍのＭｇＦ_２膜、セリウムフッ化物層３としては膜厚１３ｎｍのアモルファスＣｅＦ_３膜、導電体層４としては膜厚１５０ｎｍのＰｔを用いた。また、半導体層１側にもＰｔ導電体層を配置し、表裏両面に配置されたＰｔ導電体層で半導体層１、バッファー層２、セリウムフッ化物層３を挟んだ形にして静電容量および誘電損失の測定を行った。ここで、Ｐｔ導電体層は電極状にパターニングされていて、Ｐｔ電極となっている。そのＰｔ電極の大きさは１００μｍφである。

評価試料の作製方法は下記のとおりである。
まず、Ｇｅ層をアセトン、エタノール、純水により洗浄した後、高真空（１×１０^−６Ｐａ）下で４２０℃２０分の熱処理を行って自然酸化膜（Ｇａ_２Ｏ_３）を除去した。
その後、膜厚１ｎｍのＭｇＦ_２アモルファス膜を真空蒸着法により形成した。このときの真空度は５×１０^−６Ｐａ、基板温度は室温（２３℃）である。
次に、真空蒸着法でＣｅＦ_３膜を１３ｎｍの厚さで成膜した。このときの真空度は５×１０^−６Ｐａ、基板温度は室温（２３℃）である。アモルファス状のＭｇＦ_２膜上で成膜することにより、ＣｅＦ_３は結晶性が低下していき、ＭｇＦ_２の膜厚が１ｎｍ以上で、ＣｅＦ_３はアモルファス膜となる。
しかる後、ＰｔをＤＣスパッタリングで１５０ｎｍの厚さで形成した。このときの真空度は１Ｐａ、基板温度は室温（２３℃）である。ここで、このＰｔの形成にあたっては、マスクを用いてパターン化されたＰｔを形成し、これをＰｔ電極とした。
なお、静電容量および誘電損失の測定には、実施例１と同様に、半導体パラメーターアナライザー（Ｂ１５００Ａ、Ｋｅｙｓｉｇｈｔ製）を用いた。

静電容量および誘電損失の測定結果を図１３に示す。
測定周波数は実施例１と同様に１ＭＨｚとし、ヒステリシス特性を表すためにバイアス電圧を正の方向に掃引印加する場合と負の方向に掃引印加する場合を合わせて載せている。
ＣｅＦ_３膜とＭｇＦ_２膜の合計の物理膜厚は１４ｎｍであるが、図１３に示した静電容量測定を使って求めたＥＯＴ（Ｅｆｆｅｃｔｉｖｅ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）、すなわちＳｉＯ_２換算膜厚は３．５ｎｍであり、この膜は十分大きな誘電率（比誘電率）をもつＨｉｇｈ−ｋ膜である。
このことから、ＣｅＦ_３膜とＭｇＦ_２膜からなるフッ化物絶縁膜は、界面酸化とＧｅの拡散を抑制できる高い比誘電率の絶縁膜であることが確認された。

（参考例１）
参考例１は、実施例３における膜厚１ｎｍのＭｇＦ_２膜からなるバッファー層２および膜厚１３ｎｍのＣｅＦ_３膜よりなるセリウムフッ化物層３に換えて、ＣｅＦ_３に３重量％のＭｇＦ_２が混入された単層のセリウムフッ化物層を用いた場合で、それ以外は実施例３と同じである。参考例１におけるセリウムフッ化物層の膜厚は１４ｎｍである。
静電容量および誘電損失の測定結果を図１４に示す。
この構造の場合、セリウムフッ化物へのＧｅの拡散を十分には抑制することができなくて、ヒステリシスが大きく、また静電損失も大きなものとなった。

以上説明したように、本発明によれば、従来のＨｉｇｈ−ｋゲート絶縁膜に見られる半導体界面に発生する所望ではない酸化層の生成が防止され、界面準位発生の基となるゲート絶縁膜の水素の透過率が低く、誘電率の高いＨｉｇｈ−ｋゲート絶縁膜を有するＭＩＳ型半導体装置およびそのＭＩＳ型半導体装置の製造方法が提供される。このことにより、提供されるＭＩＳ型半導体装置は、安定でゲート容量Ｃｏｘの大きな高性能ＭＩＳ型半導体装置となるので、多くの産業分野で利用される可能性がある。

１：半導体層
２：バッファー層
２ａ：バッファー層パターン
３：セリウムフッ化物層（ＣｅＦ_３膜）
３ａ：セリウムフッ化物層パターン（ＣｅＦ_３膜パターン）
４：導電体層
４ａ： ゲート
５ａ：ソース
６ａ：ドレイン
１２ａ：バッファー膜
１２ｂ：バッファー膜
１３ａ：ＣｅＦ_３膜
１３ｂ：ＣｅＦ_３膜
１４ａ：導電体膜
１４ｂ： ゲート
１５ｂ：ソース
１６ｂ：ドレイン
２１：層間膜
２１ａ：層間膜パターン
２１ｂ：パターン化された層間膜
２２：開口部
２３：開口部
１０１：ＭＩＳ構造
１０２：ＭＩＳＦＥＴ
１０３：ＭＩＳＦＥＴ

Claims (13)

1. 半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
   前記絶縁体層はセリウムフッ化物を含む、ＭＩＳ型半導体装置。
2. 前記セリウムフッ化物はＣｅＦ_３である、請求項１記載のＭＩＳ型半導体装置。
3. 前記ＣｅＦ_３はアモルファスである、請求項２記載のＭＩＳ型半導体装置。
4. 前記半導体層と前記絶縁体層の間にＭｇＦ_２を有する膜が形成されている、請求項１から３の何れかに記載のＭＩＳ型半導体装置。
5. 前記半導体層は４族半導体を含む、請求項１から４の何れかに記載のＭＩＳ型半導体装置。
6. 前記半導体層はシリコンを含む、請求項１から４の何れかに記載のＭＩＳ型半導体装置。
7. 前記シリコンを含む半導体層と前記絶縁体層の間にシリコン酸化膜が形成されている、請求項６記載のＭＩＳ型半導体装置。
8. 前記半導体層はゲルマニウムを含む、請求項１から４の何れかに記載のＭＩＳ型半導体装置。
9. 半導体基板上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
   前記絶縁体層はセリウムフッ化物を含む、ＭＩＳ型半導体装置の製造方法。
10. 前記セリウムフッ化物はＣｅＦ_３である、請求項９に記載のＭＩＳ型半導体装置の製造方法。
11. 前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は２０℃以上５００℃以下である、請求項９または１０記載のＭＩＳ型半導体装置の製造方法。
12. 前記絶縁体層形成工程の後、前記導電体層形成工程の前に、窒素ガスを用いた熱処理が行われ、
    前記熱処理は、前記窒素ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、熱処理温度が２００℃以上５００℃以下である、請求項９から１１の何れかに記載のＭＩＳ型半導体装置の製造方法。
13. 前記導電体層形成工程の後に、窒素ガスと水素ガスの混合ガスを用いた導電体層形成後熱処理が行われ、
    前記導電体層形成後熱処理は、窒素ガスと水素ガスの混合比率が窒素ガス１に対して水素ガスが体積比で１％以上５％以下、前記混合ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、熱処理温度が２００℃以上５００℃以下である、請求項９から１２の何れかに記載のＭＩＳ型半導体装置の製造方法。