JP6955748B2 - Mis型半導体装置およびその製造方法 - Google Patents
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Description
MISFETの性能指標の一つは電流駆動能力Gmであり、Gmは移動度μと、ゲート幅Wと、ゲート電極、ゲート絶縁膜および半導体基板とで構成されるキャパシタの静電容量(ゲート容量)Coxに比例し、ゲート長Lに反比例する。そこで、ゲート絶縁膜の薄膜化とゲート長Lの微細化によってMISFETの高速化が図られてきている。
ゲート容量Coxは比誘電率に比例し、ゲート絶縁膜の厚さに反比例する。この関係に着目して、従来、ゲート絶縁膜として主流として使用されてきたシリコン酸化膜(SiO2膜)よりも誘電率の高い絶縁膜を用いる高誘電率絶縁膜(High−k膜)を用いたトランジスタの開発が精力的に進められている(特許文献1参照)。High−k膜を用いると、同一のゲート容量Coxを得るのに必要な物理的膜厚を厚くすることができ、トンネルリーク電流を抑制できる。なお、SiO2膜の比誘電率εは約3.9である。このようなことから、開発が進められているHigh−k膜(High−kゲート絶縁膜)としては、ハフニウム酸化膜(HfO2)、ジルコニウム酸化膜(ZrO2)、アルミナ(Al2O3)、それらのシリケートおよびアルミネート、並びに希土類酸化物膜等の酸化膜が挙げられる。
GaNは、バンドギャップが3.4eVであり、SiやGaAsと比較して2倍以上の飽和電子速度(Vsat)と、Siの約10倍、GaAsの約7.5倍の絶縁破壊電界強度(Ec)を有する。半導体を用いた高周波・高出力増幅器の性能を比較する指標としてよく用いられるVsat・Ec/2πで表されるJohnson指数で比較すると、GaNは、Siと比較して約27倍、GaAsと比較しても約15倍の大きさであり、これらのことからGaNは圧倒的な優位性を有する半導体と認識されている。
なお、GaN半導体と各種絶縁膜との界面の状態は研究段階であって、まだ十分には明らかにはなっていない。
(構成1)
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたMIS型半導体装置であって、
前記半導体層はGaN、ZnS、β―Ga2O3、C、AlNの群から選ばれる少なくとも1以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、MIS型半導体装置。
(構成2)
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたMIS型半導体装置であって、
前記半導体層はGaNを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、MIS型半導体装置。
(構成3)
前記ランタンフッ化物はLaF3である、構成1または2記載のMIS型半導体装置。
(構成4)
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むMIS型半導体装置の製造方法において、
前記半導体層はGaN、ZnS、β―Ga2O3、C、AlNの群から選ばれる少なくとも1以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、MIS型半導体装置の製造方法。
(構成5)
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むMIS型半導体装置の製造方法において、
前記半導体層はGaNを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、MIS型半導体装置の製造方法。
(構成6)
前記ランタンフッ化物はLaF3である、構成4または5に記載のMIS型半導体装置の製造方法。
(構成7)
前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は200℃以上500℃以下である、構成4から6の何れか1記載のMIS型半導体装置の製造方法。
半導体層1にはドーパントを添加して、n型、p型など所望の型の半導体層1とする。ドーパントはその半導体材料に対して通常用いられているものでよい。例えば、GaNを用いてn型の半導体層1を形成するには、Gaが好んで用いられる。
ここで、LaF3膜を真空蒸着法により成膜した場合は、XRD(X−ray Diffraction:X線回折)法で評価した図2が示すように、非晶質となる。なお、図2は基板温度を室温(23℃)として真空蒸着法によりLaF3膜試料を作製した場合を示すが、基板温度を300℃として試料を作製した場合も同様に非晶質になった。
以上の測定を基にLaF3のバンドとGaNのバンドの関係を示した図5からわかるように、LaF3はGaN半導体に対してMISとして機能する良好なバンドアライメントを有する。なお、ECBMは伝導体下端を示す。
図6は、GaN基板上にLaF3層を真空蒸着法で形成したときの断面TEM(Transmission Electron Microscope)写真である。真空蒸着時の基板温度は300℃とし、TEM装置としてはJEM−2100F(JEOL製)を用いた。この結果から、GaN半導体上にLaF3膜が酸化や相互拡散などによる中間層を形成することなく直に形成されていることが分かる。
ここで、ゲート3a、ソース4aおよびドレイン5aは、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。具体的には、上記導電体層3として例示した材料を挙げることができる。
また、ランタンフッ化物層を形成後でゲート3aを構成する導電膜を形成する前に、窒素ガス(N2ガス)を用いた熱処理が行われることがMISFETの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスの圧力が1Pa以上2000hPa以下、温度が200℃以上500℃以下が好ましい。
さらに、ゲート3aを構成する導電膜を形成後に、窒素ガスと水素ガス(H2ガス)の混合ガスを用いた熱処理が行われることがMISFETの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスと水素ガスの混合比率が窒素ガス1に対して水素ガスが体積比で1%以上5%以下、混合ガスの圧力が1Pa以上2000hPa以下、そして温度が200℃以上500℃以下が好ましい。
なお、熱処理は、ヒーターによる加熱炉、ランプによる加熱炉、ホットプレートなどのほか、レーザーアニール、フラッシュランプアニールなどによって行ってもよい。
まず、半導体層1の上に層間膜21を形成する(図9(a)参照)。層間膜21としては、例えばプラズマCVD法によるSiOxなどの絶縁膜を挙げることができる。
次に、層間膜21にゲートを作製するための開口をリソグラフィとドライエッチングにより形成し、層間膜パターン21aとする(図9(b))。
その後、半導体基板1上にランタンフッ化物層(LaF3膜)12aを成膜する(図9(c))。この膜はコンフォーマルに被着されるのが好ましい。
次に、CMP(Chemical Mechanical Polishing)やエッチバックなどの方法により、層間膜パターン21aの上面上に形成されているランタンフッ化物層12aを除去して、層間膜パターン21aの開口部にのみ形成されているランタンフッ化物層12bを得る(図9(d))。
しかる後、導電体膜13aを被着(図9(e))し、引き続いてCMPやエッチバックなどの方法により層間膜パターン21aの上面上に形成されている導電体膜13aを除去して、ランタンフッ化物層12bが露出している溝部に導電体膜が埋め込まれた導電体膜パターンを形成し、その導電体膜パターンをゲート13bとする(図9(f))。
その後、リソグラフィとドライエッチングを用いて、層間膜パターン21aに開口部22および23を有する層間膜パターン21bを形成する(図9(g))。
そして、開口部22および23に導電体膜を埋め込んで、その導電体膜パターンをそれぞれソース14bとドレイン15bとして第2のMISFET(103)とする(図9(h))。
LaF3などのランタンフッ化物層32はバンドギャップが9.4eVと広く、しかもその価電子帯上限EVBMと伝導体下端ECBMの中に、上記の半導体材料を含め多くの半導体材料のEVBMとECBMが納まるバンドアライメントを有する(図11参照)。このため、このようなバンドギャップの異なる複数からなる半導体に対してもMIS構造半導体装置のゲート絶縁膜として機能する。なお、GaSb、GaN、InAsのバンドギャップは、それぞれ、0.7eV、3.4eVおよび0.36eVであり、図11中のECNLは電荷中性準位を表す。
実施例1は半導体層1としてGaNを用いた場合で、図1に示すMIS構造101の半導体装置を作製してその静電容量と誘電損失を測定した。
その半導体層1としては、ゲルマニウム(Ge)がドープされた抵抗率<0.5Ω・cm、欠陥密度<5×105/cm2のGaN基板((株)新陽製)、ランタンフッ化物層2としては膜厚15nmのアモルファスLaF3膜、導電体層3としては膜厚150nmの白金(Pt)を用いた。さらに、半導体層1の下部にチタン(Ti)とPtからなる下部電極(図示せず)をTiが半導体層1に接するように形成して、導電体層3と下部電極の電気的計測から、導電体層3と半導体層1との間の静電容量および誘電損失特性を測定した。ここで、導電体層4からなる導電体パターンの大きさは100μmφである。
まず、上記GaN基板(半導体層1)をアセトン、エタノール、純水により洗浄した。
次に、真空蒸着法でLaF3膜2を15nmの厚さで成膜した。このときの真空度は5×10−8Pa、基板温度は300℃である。
成膜されたLaF3膜2の表面粗さを、同様にして作製した別の基板を用いてAFM(Atomic Force Microscopy)(AFM5000II、日立ハイテクノロジーズ製)で測定したところその表面粗さはRMS(Root Mean Square)で0.3〜0.4nmであった。この値はこのAFM測定時の基板として用いたGaN基板の表面粗さとほぼ同じであり、LaF3の膜自体としては極めて表面粗さの少ない膜であった。
また、LaF3膜の状態をXRD(X−ray diffraction)(○○、○○製)で測定して、この膜がアモルファス膜であることを確認した。
また、GaN半導体基板(半導体層1)の裏面側にTiをDCスパッタリングで10nmの厚さで形成し、さらにPtをDCスパッタリングで150nmの厚さで形成した。このときの真空度および基板温度は、ともに1Pa、室温(23℃)である。
その後、界面終端を目的に、フォーミングガスアニールとして、流量比で水素ガス(H2ガス)が4%添加された窒素ガス(大気圧)下で、石英ランプ加熱炉を用いて、300℃30分の熱処理を行った。
また、Pt電極形成の前または後に熱処理を行った本実施例1では、ヒステリシスおよび誘電損失は実用範囲内であった。
また、印加電界による電極層3と裏面電極間の電流密度の測定結果を図14に示す。電極層3と裏面電極間の電流密度測定結果は、LaF3絶縁膜を介した半導体層1と電極層3間の電流密度を表す。同図中の負の電界領域における電流密度は、主に誘電損失を生む寄生抵抗を流れる電流を表すが、その量(電流密度)は10−6(A/cm2)を下回り、一方、正の電界領域では、電流密度が10−4(A/cm2)を上回り、特に3MV/cmの正の電界を印加した場合は、10−3(A/cm2)を上回る電流密度が得られる。そして、6MV/cm2という高い電界が印加された場合でも、絶縁破壊等を起こすことなく、MIS動作することが示された。すなわち、絶縁膜としてLaF3を用いることにより、GaN半導体がもつ3.4eVという広いバンドギャップ特性を活かした高電界対応のMIS半導体装置が得られた。
参考例1は、LaF3膜を成膜するときの基板の温度を室温(23℃)とした場合で、それ以外は実施例1と同様の構成と同様のプロセスでMIS型半導体装置101を作製した。その静電容量と誘電損失を測定した結果を図15に示す。その測定方法と測定条件は実施例1と同様である。
その結果、静電容量は実施例1の半分以下であり、正の領域のバイアス電圧でも約0.2Vに変曲点があってそれより高い電圧領域では緩やかな静電容量の上昇になった。また、正のバイアス領域全域に渡って誘電損失は比較的高いレベルとなった。LaF3膜の膜厚およびPt電極の面積と静電容量の大きさからLaF3膜の比誘電率を求めると、その大きさは1以上10以下となり、LaF3膜を成膜するときの基板の温度を室温(23℃)とした参考例1の絶縁膜は、十分な誘電率(比誘電率)をもつ膜にはならなかった。
GaN半導体層1とLaF3膜2の界面の状態を調べたところ、この界面に酸化層が形成されており、この酸化層の形成がMIS特性を劣化させたものと考えられる。
比較例1は、半導体層1をGaがドープされたGeを用いた抵抗率0.01〜0.05Ω・cmのp型半導体とし、またLaF3膜を成膜するときの基板の温度を室温(23℃)とした場合で、それ以外は実施例1と同様の構成と同様のプロセスでMIS型半導体装置101を作製した。その静電容量と誘電損失を測定した結果を図16に示す。測定方法と測定条件は実施例1と同様である。
その結果、静電容量特性が不十分で、静電容量も小さいものであった。また、誘電損失は15以上と極めて大きなものであった。
Geからなる半導体層1とLaF3膜2の界面の状態を調べたところ、この界面に酸化層が形成されており、また、GeがLaF3膜2に拡散した拡散層が形成されていた。これら層の形成がMIS特性を劣化させたものと考えられる。
2:ランタンフッ化物層(LaF3膜)
2a:ランタンフッ化物層パターン(LaF3膜パターン)
3:導電体層
3a: ゲート
4a:ソース
5a:ドレイン
12a:ランタンフッ化物層(LaF3膜)
12b:ランタンフッ化物層(LaF3膜)
13a:導電体膜
13b: ゲート
14b:ソース
15b:ドレイン
21:層間膜
21a:層間膜パターン
21b:パターン化された層間膜
22:開口部
23:開口部
31a:半導体(InAs)
31b:半導体(GaN)
31c:半導体(GASb)
32:ランタンフッ化物層
33: ゲート
34:ソース
35:ドレイン
101:MIS構造
102:MISFET
103:MISFET
104:MISFET
Claims (7)
- 半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたMIS型半導体装置であって、
前記半導体層はGaN、ZnS、β―Ga2O3、C、AlNの群から選ばれる少なくとも1以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、MIS型半導体装置。 - 半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたMIS型半導体装置であって、
前記半導体層はGaNを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、MIS型半導体装置。 - 前記ランタンフッ化物はLaF3である、請求項1または2記載のMIS型半導体装置。
- 半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むMIS型半導体装置の製造方法において、
前記半導体層はGaN、ZnS、β―Ga2O3、C、AlNの群から選ばれる少なくとも1以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、MIS型半導体装置の製造方法。 - 半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むMIS型半導体装置の製造方法において、
前記半導体層はGaNを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、MIS型半導体装置の製造方法。 - 前記ランタンフッ化物はLaF3である、請求項4または5に記載のMIS型半導体装置の製造方法。
- 前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は200℃以上500℃以下である、請求項4から6の何れか1記載のMIS型半導体装置の製造方法。
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