JP6955748B2 - Ｍｉｓ型半導体装置およびその製造方法 - Google Patents
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Description
本発明は、ＭＩＳ型半導体装置およびその製造方法に係り、特に絶縁膜の誘電率が高く、窒化ガリウム（ＧａＮ）半導体を用いたときに半導体と絶縁膜の間の界面酸化が起こりにくいＭＩＳ型半導体装置に関する。
ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置であるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高速化に伴い、電界一定のスケーリングのために、トランジスタの微細化が進んでいる。
ＭＩＳＦＥＴの性能指標の一つは電流駆動能力Ｇｍであり、Ｇｍは移動度μと、ゲート幅Ｗと、ゲート電極、ゲート絶縁膜および半導体基板とで構成されるキャパシタの静電容量（ゲート容量）Ｃｏｘに比例し、ゲート長Ｌに反比例する。そこで、ゲート絶縁膜の薄膜化とゲート長Ｌの微細化によってＭＩＳＦＥＴの高速化が図られてきている。
ＭＩＳＦＥＴの性能指標の一つは電流駆動能力Ｇｍであり、Ｇｍは移動度μと、ゲート幅Ｗと、ゲート電極、ゲート絶縁膜および半導体基板とで構成されるキャパシタの静電容量（ゲート容量）Ｃｏｘに比例し、ゲート長Ｌに反比例する。そこで、ゲート絶縁膜の薄膜化とゲート長Ｌの微細化によってＭＩＳＦＥＴの高速化が図られてきている。
ゲート絶縁膜の物理的厚さを２ｎｍ以下まで薄膜化した場合、トンネルリーク電流が増加してゲート電圧印加時の絶縁耐性が著しく低下し、ＭＩＳＦＥＴの消費電力が増加する。
ゲート容量Ｃｏｘは比誘電率に比例し、ゲート絶縁膜の厚さに反比例する。この関係に着目して、従来、ゲート絶縁膜として主流として使用されてきたシリコン酸化膜（ＳｉＯ２膜）よりも誘電率の高い絶縁膜を用いる高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）を用いたトランジスタの開発が精力的に進められている（特許文献１参照）。Ｈｉｇｈ−ｋ膜を用いると、同一のゲート容量Ｃｏｘを得るのに必要な物理的膜厚を厚くすることができ、トンネルリーク電流を抑制できる。なお、ＳｉＯ２膜の比誘電率εは約３．９である。このようなことから、開発が進められているＨｉｇｈ−ｋ膜（Ｈｉｇｈ−ｋゲート絶縁膜）としては、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）、それらのシリケートおよびアルミネート、並びに希土類酸化物膜等の酸化膜が挙げられる。
ゲート容量Ｃｏｘは比誘電率に比例し、ゲート絶縁膜の厚さに反比例する。この関係に着目して、従来、ゲート絶縁膜として主流として使用されてきたシリコン酸化膜（ＳｉＯ２膜）よりも誘電率の高い絶縁膜を用いる高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）を用いたトランジスタの開発が精力的に進められている（特許文献１参照）。Ｈｉｇｈ−ｋ膜を用いると、同一のゲート容量Ｃｏｘを得るのに必要な物理的膜厚を厚くすることができ、トンネルリーク電流を抑制できる。なお、ＳｉＯ２膜の比誘電率εは約３．９である。このようなことから、開発が進められているＨｉｇｈ−ｋ膜（Ｈｉｇｈ−ｋゲート絶縁膜）としては、ハフニウム酸化膜（ＨｆＯ２）、ジルコニウム酸化膜（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）、それらのシリケートおよびアルミネート、並びに希土類酸化物膜等の酸化膜が挙げられる。
しかしながら、酸化膜系のＨｉｇｈ−ｋゲート絶縁膜は、半導体界面に所望ではない酸化層を形成する傾向があり、その酸化層がゲート容量Ｃｏｘを減らし、電流駆動能力Ｇｍなどを低下させるという問題があった。すなわち、ゲート絶縁膜がＨｉｇｈ−ｋ膜とその酸化層との積層膜となって実効的なゲート絶縁膜の誘電率を低下させ、また、実効的なゲート絶縁膜の膜厚が厚くなって、電流駆動能力Ｇｍなどを低下させるという問題があった。
そこで、Ｈｉｇｈ−ｋゲート絶縁膜として、酸化膜系の膜ではなくフッ化物系の膜を用いることにより、所望ではない膜、特に酸化膜の生成を抑制するという取り組みがあり、特許文献２にガドリニウム（Ｇｄ）およびランタン（Ｌａ）のフッ化物を用いた例の記載がある。
また、近年、高性能パワー半導体装置の需要が高まり、それに伴ってバンドギャップが広い半導体を用いた半導体装置の開発が精力的に進められている。その中でも特に、ＧａＮ半導体が注目を集めている（特許文献３参照）。
ＧａＮは、バンドギャップが３．４ｅＶであり、ＳｉやＧａＡｓと比較して２倍以上の飽和電子速度（Ｖｓａｔ）と、Ｓｉの約１０倍、ＧａＡｓの約７．５倍の絶縁破壊電界強度（Ｅｃ）を有する。半導体を用いた高周波・高出力増幅器の性能を比較する指標としてよく用いられるＶｓａｔ・Ｅｃ／２πで表されるＪｏｈｎｓｏｎ指数で比較すると、ＧａＮは、Ｓｉと比較して約２７倍、ＧａＡｓと比較しても約１５倍の大きさであり、これらのことからＧａＮは圧倒的な優位性を有する半導体と認識されている。
ＧａＮは、バンドギャップが３．４ｅＶであり、ＳｉやＧａＡｓと比較して２倍以上の飽和電子速度（Ｖｓａｔ）と、Ｓｉの約１０倍、ＧａＡｓの約７．５倍の絶縁破壊電界強度（Ｅｃ）を有する。半導体を用いた高周波・高出力増幅器の性能を比較する指標としてよく用いられるＶｓａｔ・Ｅｃ／２πで表されるＪｏｈｎｓｏｎ指数で比較すると、ＧａＮは、Ｓｉと比較して約２７倍、ＧａＡｓと比較しても約１５倍の大きさであり、これらのことからＧａＮは圧倒的な優位性を有する半導体と認識されている。
しかしながら、半導体と絶縁体膜との界面に所望ではない層を形成することなく高い誘電率のＨｉｇｈ−ｋ膜をもつＧａＮを用いたＭＩＳＦＥＴ等のＭＩＳ型半導体装置は研究途上であって、そのようなＭＩＳ型半導体装置の提供が嘱望されていた。
なお、ＧａＮ半導体と各種絶縁膜との界面の状態は研究段階であって、まだ十分には明らかにはなっていない。
なお、ＧａＮ半導体と各種絶縁膜との界面の状態は研究段階であって、まだ十分には明らかにはなっていない。
本発明の課題は、ゲート容量Ｃｏｘが大きく、高電界用途に適応するＭＩＳ型半導体装置を提供すること、およびそのＭＩＳ型半導体装置の製造方法を提供することである。そのために、ＧａＮ半導体と絶縁膜との界面に中間層を形成することなく、かつ高誘電率絶縁膜を有するＭＩＳ型半導体装置およびその製造方法を提供する。
本発明の構成を下記に示す。
（構成１）
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はＧａＮ、ＺｎＳ、β―Ｇａ２Ｏ３、Ｃ、ＡｌＮの群から選ばれる少なくとも１以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置。
（構成２）
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はＧａＮを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置。
（構成３）
前記ランタンフッ化物はＬａＦ３である、構成１または２記載のＭＩＳ型半導体装置。
（構成４）
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はＧａＮ、ＺｎＳ、β―Ｇａ２Ｏ３、Ｃ、ＡｌＮの群から選ばれる少なくとも１以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置の製造方法。
（構成５）
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はＧａＮを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置の製造方法。
（構成６）
前記ランタンフッ化物はＬａＦ３である、構成４または５に記載のＭＩＳ型半導体装置の製造方法。
（構成７）
前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は２００℃以上５００℃以下である、構成４から６の何れか１記載のＭＩＳ型半導体装置の製造方法。
（構成１）
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はＧａＮ、ＺｎＳ、β―Ｇａ２Ｏ３、Ｃ、ＡｌＮの群から選ばれる少なくとも１以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置。
（構成２）
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はＧａＮを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置。
（構成３）
前記ランタンフッ化物はＬａＦ３である、構成１または２記載のＭＩＳ型半導体装置。
（構成４）
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はＧａＮ、ＺｎＳ、β―Ｇａ２Ｏ３、Ｃ、ＡｌＮの群から選ばれる少なくとも１以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置の製造方法。
（構成５）
半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はＧａＮを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置の製造方法。
（構成６）
前記ランタンフッ化物はＬａＦ３である、構成４または５に記載のＭＩＳ型半導体装置の製造方法。
（構成７）
前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は２００℃以上５００℃以下である、構成４から６の何れか１記載のＭＩＳ型半導体装置の製造方法。
本発明によれば、３．４ｅＶという広いバンドギャップ、高い飽和電子速度および高い絶縁破壊電界強度を有するＧａＮを用いた半導体装置において、半導体層と絶縁体層との界面に酸化層や相互拡散層などの中間層を形成することなく高い誘電率をもったＨｉｇｈ−ｋ膜を形成することができる。このため、提供されるＭＩＳ型半導体装置は、ヒステリシスが少なく、電気特性が安定し、ゲート容量Ｃｏｘの大きく、高電界が印加される状況においても良好な動作をするＭＩＳ型半導体装置となる。
以下、本発明を実施するための形態を、図面を参照しながら説明する。 本発明のＭＩＳ構造１０１は、図１に示すように、半導体層１上にランタンフッ化物層２および導電体層３が順次形成された構造になっている。
ここで、半導体層１の材料としては、窒化ガリウム（ＧａＮ）が好ましいが、ＧａＮのほか、硫化亜鉛（ＺｎＳ）、β―酸化ガリウム（β―Ｇａ２Ｏ３）、炭素（Ｃ）、窒化アルミニウム（ＡｌＮ）を用いることができる。これらは、単独でもよいし、半導体層１を領域ごとに区分して、各領域にこれらの何れか１以上の材料、またはこれらの何れか１以上に他の半導体材料が組み合わさったものを用いてもよい。ここで、各材料のバンドギャップは、ＧａＮが３．４（３．３９）ｅＶ、ＺｎＳが３．６ｅＶ、β―Ｇａ２Ｏ３が４．８〜４．９ｅＶ、Ｃが５．５ｅＶそしてＡｌＮが６．３ｅＶであり、各材料ともバンドギャップが広いが、ランタンフッ化物はこれらの材料よりバンドギャップが広い。後述のようにＬａＦ３のバンドギャップは９．４ｅＶである。
半導体層１にはドーパントを添加して、ｎ型、ｐ型など所望の型の半導体層１とする。ドーパントはその半導体材料に対して通常用いられているものでよい。例えば、ＧａＮを用いてｎ型の半導体層１を形成するには、Ｇａが好んで用いられる。
半導体層１にはドーパントを添加して、ｎ型、ｐ型など所望の型の半導体層１とする。ドーパントはその半導体材料に対して通常用いられているものでよい。例えば、ＧａＮを用いてｎ型の半導体層１を形成するには、Ｇａが好んで用いられる。
ランタンフッ化物層２はＬａＦＸ膜からなり、特にＬａＦ３膜が好ましい。ＬａＦ３膜は真空蒸着法により成膜することが好ましいが、スパッタリング法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜してもよい。スパッタリング法としては、スループットの観点からＲＦスパッタリング法が好ましい。ここで、スパッタリングガスとしてはアルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガスなどの貴ガスを好んで用いることができる。
ここで、ＬａＦ３膜を真空蒸着法により成膜する場合は、基板温度を２００℃以上４００℃以下とすることが好ましい。この温度範囲で誘電率が高く、ヒステリシスも少ないという良好な電気特性が得られる。基板温度が２００℃を下回ると、後述の基板温度を室温（２３℃）として作製したキャパシタの参考例１中の図１４に示すように、誘電率が低下する。また、基板温度が４５０℃を超えると電気特性が劣化し、５００℃を超えるような温度になると半導体基板の表面ラフネスも肉眼でわかるほど大きくなって特性劣化が顕著になる。
ＬａＦ３膜は、半導体層１との結晶格子整合性などの影響を受けにくいアモルファスが汎用性に富み好ましいが、ＧａＮの場合には、単結晶とすることも好ましい。その場合の結晶面は（００１)が好ましい。
ここで、ＬａＦ３膜を真空蒸着法により成膜した場合は、ＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：Ｘ線回折）法で評価した図２が示すように、非晶質となる。なお、図２は基板温度を室温（２３℃）として真空蒸着法によりＬａＦ３膜試料を作製した場合を示すが、基板温度を３００℃として試料を作製した場合も同様に非晶質になった。
ここで、ＬａＦ３膜を真空蒸着法により成膜した場合は、ＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：Ｘ線回折）法で評価した図２が示すように、非晶質となる。なお、図２は基板温度を室温（２３℃）として真空蒸着法によりＬａＦ３膜試料を作製した場合を示すが、基板温度を３００℃として試料を作製した場合も同様に非晶質になった。
ＬａＦ３膜の膜厚は、１ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上１０ｎｍ以下がより好ましい。膜厚が５ｎｍを下回るとトンネルリーク電流が現れ始め、１ｎｍ以下でトンネル電流は顕著になる。膜厚が１００ｎｍを上回ると十分な静電容量を得るのが困難になる。
ＬａＦ３の価電子帯ＥＶＢＭをＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：Ｘ線電子分光法）を用いて調べたところ、図３に示すように、約４．０ｅＶであった。また、ＬａＦ３膜のバンド幅ＥｇをＳＰｒｉｎｇ−８においてＨＡＸＰＳ（Ｈａｒｄ Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：硬Ｘ線電子分光法）を用いて調べたところ、図４に示すように９．４ｅＶであった。ここで、図４には、１倍の信号強度曲線と、分かりやすくするために５倍に信号強度を拡大した曲線を合わせて載せている。バンドギャップの９．４ｅＶは、破線で示した傾き曲線とベース線の交点から求めた。
以上の測定を基にＬａＦ３のバンドとＧａＮのバンドの関係を示した図５からわかるように、ＬａＦ３はＧａＮ半導体に対してＭＩＳとして機能する良好なバンドアライメントを有する。なお、ＥＣＢＭは伝導体下端を示す。
以上の測定を基にＬａＦ３のバンドとＧａＮのバンドの関係を示した図５からわかるように、ＬａＦ３はＧａＮ半導体に対してＭＩＳとして機能する良好なバンドアライメントを有する。なお、ＥＣＢＭは伝導体下端を示す。
本発明の特徴の１つは、バッファー層を設けることなく半導体層１を構成する物質のランタンフッ化物層２への拡散抑制、界面準位生成抑制（界面制御）が可能なことである。また、ＧａＮからなる半導体層１とＬａＦ３からなる絶縁体層２が接する界面にこれら以外からなる層が形成されないことである。
図６は、ＧａＮ基板上にＬａＦ３層を真空蒸着法で形成したときの断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。真空蒸着時の基板温度は３００℃とし、ＴＥＭ装置としてはＪＥＭ−２１００Ｆ（ＪＥＯＬ製）を用いた。この結果から、ＧａＮ半導体上にＬａＦ３膜が酸化や相互拡散などによる中間層を形成することなく直に形成されていることが分かる。
図６は、ＧａＮ基板上にＬａＦ３層を真空蒸着法で形成したときの断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真である。真空蒸着時の基板温度は３００℃とし、ＴＥＭ装置としてはＪＥＭ−２１００Ｆ（ＪＥＯＬ製）を用いた。この結果から、ＧａＮ半導体上にＬａＦ３膜が酸化や相互拡散などによる中間層を形成することなく直に形成されていることが分かる。
導電体層３は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）などを挙げることができる。また、ＡｌＣｕ、ＣｕＮｉＦｅ、ＮｉＣｒなどの合金、ＷＳｉ、ＴｉＳｉなどのシリサイド、ＷＮ、ＴｉＮ、ＣｒＮ、ＴａＮなどの金属化合物も用いることができる。導電体層３は、このような材料の中から導電率、仕事関数、加工性などを適宜勘案して適当な材料を選択すればよい。なお、集積回路として本発明のＭＩＳ半導体装置を用いる場合は、インテグレーションとしての各種熱処理が加わることから、それらの熱処理も勘案した材料の拡散を考慮の上、材料を選択する。
次に、本発明のＭＩＳＦＥＴについて説明する。
本発明の第１のＭＩＳＦＥＴ（１０２）は、要部断面図である図７に示すように、半導体層１、ランタンフッ化物層にドレインおよびソース用のパターンが形成されたランタンフッ化物層パターン２ａ、ゲート３ａ、ソース４ａおよびドレイン５ａからなる。ランタンフッ化物層としてはＬａＦ３膜を用いることが好ましい。
ここで、ゲート３ａ、ソース４ａおよびドレイン５ａは、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。具体的には、上記導電体層３として例示した材料を挙げることができる。
ここで、ゲート３ａ、ソース４ａおよびドレイン５ａは、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。具体的には、上記導電体層３として例示した材料を挙げることができる。
ランタンフッ化物層を真空蒸着法で形成する場合の温度は、良好な電気特性を得る上で、２００℃以上４５０℃以下が好ましい。
また、ランタンフッ化物層を形成後でゲート３ａを構成する導電膜を形成する前に、窒素ガス（Ｎ２ガス）を用いた熱処理が行われることがＭＩＳＦＥＴの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、温度が２００℃以上５００℃以下が好ましい。
さらに、ゲート３ａを構成する導電膜を形成後に、窒素ガスと水素ガス（Ｈ２ガス）の混合ガスを用いた熱処理が行われることがＭＩＳＦＥＴの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスと水素ガスの混合比率が窒素ガス１に対して水素ガスが体積比で１％以上５％以下、混合ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、そして温度が２００℃以上５００℃以下が好ましい。
なお、熱処理は、ヒーターによる加熱炉、ランプによる加熱炉、ホットプレートなどのほか、レーザーアニール、フラッシュランプアニールなどによって行ってもよい。
また、ランタンフッ化物層を形成後でゲート３ａを構成する導電膜を形成する前に、窒素ガス（Ｎ２ガス）を用いた熱処理が行われることがＭＩＳＦＥＴの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、温度が２００℃以上５００℃以下が好ましい。
さらに、ゲート３ａを構成する導電膜を形成後に、窒素ガスと水素ガス（Ｈ２ガス）の混合ガスを用いた熱処理が行われることがＭＩＳＦＥＴの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスと水素ガスの混合比率が窒素ガス１に対して水素ガスが体積比で１％以上５％以下、混合ガスの圧力が１Ｐａ以上２０００ｈＰａ以下、そして温度が２００℃以上５００℃以下が好ましい。
なお、熱処理は、ヒーターによる加熱炉、ランプによる加熱炉、ホットプレートなどのほか、レーザーアニール、フラッシュランプアニールなどによって行ってもよい。
本発明の第２のＭＩＳＦＥＴ（１０３）は、要部断面図である図８に示すように、半導体層１、ＬａＦ３膜などからなるランタンフッ化物層１２ｂ、ゲート１３ｂ、ソース１４ｂ、ドレイン１５ｂおよびパターン化された層間膜２１ｂからなる。この構造では、ゲート１３ｂは埋め込み構造をとる。ここで、ゲート１３ａ、ソース１４ａおよびドレイン１５ａは、第１のＭＩＳＦＥＴ（１０２）と同様に、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。
第２のＭＩＳＦＥＴ（１０３）は、下記に示す工程により製造することができる。要部断面図を用いてその製造工程を説明した図９を参照しながら、その製造方法を説明する。
まず、半導体層１の上に層間膜２１を形成する（図９（ａ）参照）。層間膜２１としては、例えばプラズマＣＶＤ法によるＳｉＯｘなどの絶縁膜を挙げることができる。
次に、層間膜２１にゲートを作製するための開口をリソグラフィとドライエッチングにより形成し、層間膜パターン２１ａとする（図９（ｂ））。
その後、半導体基板１上にランタンフッ化物層（ＬａＦ３膜）１２ａを成膜する（図９（ｃ））。この膜はコンフォーマルに被着されるのが好ましい。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やエッチバックなどの方法により、層間膜パターン２１ａの上面上に形成されているランタンフッ化物層１２ａを除去して、層間膜パターン２１ａの開口部にのみ形成されているランタンフッ化物層１２ｂを得る（図９（ｄ））。
しかる後、導電体膜１３ａを被着（図９（ｅ））し、引き続いてＣＭＰやエッチバックなどの方法により層間膜パターン２１ａの上面上に形成されている導電体膜１３ａを除去して、ランタンフッ化物層１２ｂが露出している溝部に導電体膜が埋め込まれた導電体膜パターンを形成し、その導電体膜パターンをゲート１３ｂとする（図９（ｆ））。
その後、リソグラフィとドライエッチングを用いて、層間膜パターン２１ａに開口部２２および２３を有する層間膜パターン２１ｂを形成する（図９（ｇ））。
そして、開口部２２および２３に導電体膜を埋め込んで、その導電体膜パターンをそれぞれソース１４ｂとドレイン１５ｂとして第２のＭＩＳＦＥＴ（１０３）とする（図９（ｈ））。
まず、半導体層１の上に層間膜２１を形成する（図９（ａ）参照）。層間膜２１としては、例えばプラズマＣＶＤ法によるＳｉＯｘなどの絶縁膜を挙げることができる。
次に、層間膜２１にゲートを作製するための開口をリソグラフィとドライエッチングにより形成し、層間膜パターン２１ａとする（図９（ｂ））。
その後、半導体基板１上にランタンフッ化物層（ＬａＦ３膜）１２ａを成膜する（図９（ｃ））。この膜はコンフォーマルに被着されるのが好ましい。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やエッチバックなどの方法により、層間膜パターン２１ａの上面上に形成されているランタンフッ化物層１２ａを除去して、層間膜パターン２１ａの開口部にのみ形成されているランタンフッ化物層１２ｂを得る（図９（ｄ））。
しかる後、導電体膜１３ａを被着（図９（ｅ））し、引き続いてＣＭＰやエッチバックなどの方法により層間膜パターン２１ａの上面上に形成されている導電体膜１３ａを除去して、ランタンフッ化物層１２ｂが露出している溝部に導電体膜が埋め込まれた導電体膜パターンを形成し、その導電体膜パターンをゲート１３ｂとする（図９（ｆ））。
その後、リソグラフィとドライエッチングを用いて、層間膜パターン２１ａに開口部２２および２３を有する層間膜パターン２１ｂを形成する（図９（ｇ））。
そして、開口部２２および２３に導電体膜を埋め込んで、その導電体膜パターンをそれぞれソース１４ｂとドレイン１５ｂとして第２のＭＩＳＦＥＴ（１０３）とする（図９（ｈ））。
第２のＭＩＳＦＥＴの製造方法によれば、ランタンフッ化物層１２ｂの加工をＣＭＰやエッチバックで行っているので、半導体層へのダメージが少ないドライエッチングを行うことが容易ではないＬａＦ３膜においても電気的ダメージの少ないＭＩＳＦＥＴを得ることができる。
本発明の第３のＭＩＳＦＥＴ（１０３）は、要部断面図である図１０に示すように、半導体層３１ａ、３１ｂ、３１ｃ、ランタンフッ化物層３２、ゲート３３、ソース３４、およびドレイン３５からなる。ここで、半導体層３１ａ、３１ｂ、３１ｃは異種の材料からなる半導体層であり、例えば、３１ａはＩｎＡｓからなるｎ型半導体、３１ｂはＧａＮからなるイントリンシック半導体、３１ｃはＧａＳｂからなるｐ型半導体を挙げることができる。
ＬａＦ３などのランタンフッ化物層３２はバンドギャップが９．４ｅＶと広く、しかもその価電子帯上限ＥＶＢＭと伝導体下端ＥＣＢＭの中に、上記の半導体材料を含め多くの半導体材料のＥＶＢＭとＥＣＢＭが納まるバンドアライメントを有する（図１１参照）。このため、このようなバンドギャップの異なる複数からなる半導体に対してもＭＩＳ構造半導体装置のゲート絶縁膜として機能する。なお、ＧａＳｂ、ＧａＮ、ＩｎＡｓのバンドギャップは、それぞれ、０．７ｅＶ、３．４ｅＶおよび０．３６ｅＶであり、図１１中のＥＣＮＬは電荷中性準位を表す。
ＬａＦ３などのランタンフッ化物層３２はバンドギャップが９．４ｅＶと広く、しかもその価電子帯上限ＥＶＢＭと伝導体下端ＥＣＢＭの中に、上記の半導体材料を含め多くの半導体材料のＥＶＢＭとＥＣＢＭが納まるバンドアライメントを有する（図１１参照）。このため、このようなバンドギャップの異なる複数からなる半導体に対してもＭＩＳ構造半導体装置のゲート絶縁膜として機能する。なお、ＧａＳｂ、ＧａＮ、ＩｎＡｓのバンドギャップは、それぞれ、０．７ｅＶ、３．４ｅＶおよび０．３６ｅＶであり、図１１中のＥＣＮＬは電荷中性準位を表す。
ゲート３３はサイドウォールを利用した加工法で形成することができる。サイドウォール利用加工法とは、異方性ドライエッチングを行ったときの縦方向と横方向のエッチング速度差および側壁周辺でのエッチング速度差を利用した加工法で、側壁（サイドウォール）に沿って被加工物が残る加工法である。この加工法により、サイドウォール部にゲート（電極）を自己整合的に形成でき、ゲートとして重要な寸法精度も高いものとなる。ここで、形成されるゲートの寸法精度を高めるためには、このサイドウォールは垂直に形成されていることが好ましい。なお。サイドウォール利用加工法を適用するとゲート３３の上端部（肩の部分）は角が削れた形状になる。
以下、本発明のＭＩＳ半導体装置の特性を、キャパシタ特性によって調べた実施例について説明する。当然ながら、本発明はこのような特定の形式に限定されるものではなく、本発明の技術的範囲は特許請求の範囲により規定されるものである。
（実施例１）
実施例１は半導体層１としてＧａＮを用いた場合で、図１に示すＭＩＳ構造１０１の半導体装置を作製してその静電容量と誘電損失を測定した。
その半導体層１としては、ゲルマニウム（Ｇｅ）がドープされた抵抗率＜０．５Ω・ｃｍ、欠陥密度＜５×１０５／ｃｍ２のＧａＮ基板（（株）新陽製）、ランタンフッ化物層２としては膜厚１５ｎｍのアモルファスＬａＦ３膜、導電体層３としては膜厚１５０ｎｍの白金（Ｐｔ）を用いた。さらに、半導体層１の下部にチタン（Ｔｉ）とＰｔからなる下部電極（図示せず）をＴｉが半導体層１に接するように形成して、導電体層３と下部電極の電気的計測から、導電体層３と半導体層１との間の静電容量および誘電損失特性を測定した。ここで、導電体層４からなる導電体パターンの大きさは１００μｍφである。
実施例１は半導体層１としてＧａＮを用いた場合で、図１に示すＭＩＳ構造１０１の半導体装置を作製してその静電容量と誘電損失を測定した。
その半導体層１としては、ゲルマニウム（Ｇｅ）がドープされた抵抗率＜０．５Ω・ｃｍ、欠陥密度＜５×１０５／ｃｍ２のＧａＮ基板（（株）新陽製）、ランタンフッ化物層２としては膜厚１５ｎｍのアモルファスＬａＦ３膜、導電体層３としては膜厚１５０ｎｍの白金（Ｐｔ）を用いた。さらに、半導体層１の下部にチタン（Ｔｉ）とＰｔからなる下部電極（図示せず）をＴｉが半導体層１に接するように形成して、導電体層３と下部電極の電気的計測から、導電体層３と半導体層１との間の静電容量および誘電損失特性を測定した。ここで、導電体層４からなる導電体パターンの大きさは１００μｍφである。
評価試料の作製方法は下記のとおりである。
まず、上記ＧａＮ基板（半導体層１）をアセトン、エタノール、純水により洗浄した。
次に、真空蒸着法でＬａＦ３膜２を１５ｎｍの厚さで成膜した。このときの真空度は５×１０−８Ｐａ、基板温度は３００℃である。
成膜されたＬａＦ３膜２の表面粗さを、同様にして作製した別の基板を用いてＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）（ＡＦＭ５０００ＩＩ、日立ハイテクノロジーズ製）で測定したところその表面粗さはＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）で０．３〜０．４ｎｍであった。この値はこのＡＦＭ測定時の基板として用いたＧａＮ基板の表面粗さとほぼ同じであり、ＬａＦ３の膜自体としては極めて表面粗さの少ない膜であった。
また、ＬａＦ３膜の状態をＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）（○○、○○製）で測定して、この膜がアモルファス膜であることを確認した。
まず、上記ＧａＮ基板（半導体層１）をアセトン、エタノール、純水により洗浄した。
次に、真空蒸着法でＬａＦ３膜２を１５ｎｍの厚さで成膜した。このときの真空度は５×１０−８Ｐａ、基板温度は３００℃である。
成膜されたＬａＦ３膜２の表面粗さを、同様にして作製した別の基板を用いてＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）（ＡＦＭ５０００ＩＩ、日立ハイテクノロジーズ製）で測定したところその表面粗さはＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）で０．３〜０．４ｎｍであった。この値はこのＡＦＭ測定時の基板として用いたＧａＮ基板の表面粗さとほぼ同じであり、ＬａＦ３の膜自体としては極めて表面粗さの少ない膜であった。
また、ＬａＦ３膜の状態をＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）（○○、○○製）で測定して、この膜がアモルファス膜であることを確認した。
その後、欠陥補償熱処理として、下記に示すＰｔ電極３の形成前に窒素ガス（Ｎ２ガス）アニールを実施した。そこでは、Ｎ２ガスの圧力は大気圧とし、石英ランプ加熱炉を用いて温度４００℃、３０分の熱処理を行った。
しかる後、ＰｔをＬａＦ３膜２上にＤＣスパッタリングで１５０ｎｍの厚さで形成した。このときの真空度は１Ｐａ、基板温度は室温（２３℃）である。ここで、このＰｔの形成にあたっては、マスクを用いてパターン化された１００μｍφのＰｔを形成し、これをＰｔ電極とした。
また、ＧａＮ半導体基板（半導体層１）の裏面側にＴｉをＤＣスパッタリングで１０ｎｍの厚さで形成し、さらにＰｔをＤＣスパッタリングで１５０ｎｍの厚さで形成した。このときの真空度および基板温度は、ともに１Ｐａ、室温（２３℃）である。
その後、界面終端を目的に、フォーミングガスアニールとして、流量比で水素ガス（Ｈ２ガス）が４％添加された窒素ガス（大気圧）下で、石英ランプ加熱炉を用いて、３００℃３０分の熱処理を行った。
また、ＧａＮ半導体基板（半導体層１）の裏面側にＴｉをＤＣスパッタリングで１０ｎｍの厚さで形成し、さらにＰｔをＤＣスパッタリングで１５０ｎｍの厚さで形成した。このときの真空度および基板温度は、ともに１Ｐａ、室温（２３℃）である。
その後、界面終端を目的に、フォーミングガスアニールとして、流量比で水素ガス（Ｈ２ガス）が４％添加された窒素ガス（大気圧）下で、石英ランプ加熱炉を用いて、３００℃３０分の熱処理を行った。
静電容量および誘電損失の測定結果を図１２に示す。なお、静電容量および誘電損失の測定には半導体パラメーターアナライザー（Ｂ１５００Ａ，Ｋｅｙｓｉｇｈｔ製）を用いた。測定周波数は１ＭＨｚとし、ヒステリシス特性を表すためにバイアス電圧を正の方向に掃引印加する場合と負の方向に掃引印加する場合を合わせて載せている。
ＬａＦ３膜の膜厚およびＰｔ電極の面積と図１２に示された静電容量の大きさからＬａＦ３膜の比誘電率を求めると、その大きさは２０以上３０以下となり、本発明の絶縁膜は十分大きな誘電率（比誘電率）をもつ膜であることがわかる。
また、Ｐｔ電極形成の前または後に熱処理を行った本実施例１では、ヒステリシスおよび誘電損失は実用範囲内であった。
また、Ｐｔ電極形成の前または後に熱処理を行った本実施例１では、ヒステリシスおよび誘電損失は実用範囲内であった。
静電容量および誘電損失の印加電界依存性を図１３に示す。同図中の破線で囲まれた蓄積側の領域で僅かにヒステリシスが認められるが、これは基板由来と考えられる。
また、印加電界による電極層３と裏面電極間の電流密度の測定結果を図１４に示す。電極層３と裏面電極間の電流密度測定結果は、ＬａＦ３絶縁膜を介した半導体層１と電極層３間の電流密度を表す。同図中の負の電界領域における電流密度は、主に誘電損失を生む寄生抵抗を流れる電流を表すが、その量（電流密度）は１０−６（Ａ／ｃｍ２）を下回り、一方、正の電界領域では、電流密度が１０−４（Ａ／ｃｍ２）を上回り、特に３ＭＶ／ｃｍの正の電界を印加した場合は、１０−３（Ａ／ｃｍ２）を上回る電流密度が得られる。そして、６ＭＶ／ｃｍ２という高い電界が印加された場合でも、絶縁破壊等を起こすことなく、ＭＩＳ動作することが示された。すなわち、絶縁膜としてＬａＦ３を用いることにより、ＧａＮ半導体がもつ３．４ｅＶという広いバンドギャップ特性を活かした高電界対応のＭＩＳ半導体装置が得られた。
また、印加電界による電極層３と裏面電極間の電流密度の測定結果を図１４に示す。電極層３と裏面電極間の電流密度測定結果は、ＬａＦ３絶縁膜を介した半導体層１と電極層３間の電流密度を表す。同図中の負の電界領域における電流密度は、主に誘電損失を生む寄生抵抗を流れる電流を表すが、その量（電流密度）は１０−６（Ａ／ｃｍ２）を下回り、一方、正の電界領域では、電流密度が１０−４（Ａ／ｃｍ２）を上回り、特に３ＭＶ／ｃｍの正の電界を印加した場合は、１０−３（Ａ／ｃｍ２）を上回る電流密度が得られる。そして、６ＭＶ／ｃｍ２という高い電界が印加された場合でも、絶縁破壊等を起こすことなく、ＭＩＳ動作することが示された。すなわち、絶縁膜としてＬａＦ３を用いることにより、ＧａＮ半導体がもつ３．４ｅＶという広いバンドギャップ特性を活かした高電界対応のＭＩＳ半導体装置が得られた。
（参考例１）
参考例１は、ＬａＦ３膜を成膜するときの基板の温度を室温（２３℃）とした場合で、それ以外は実施例１と同様の構成と同様のプロセスでＭＩＳ型半導体装置１０１を作製した。その静電容量と誘電損失を測定した結果を図１５に示す。その測定方法と測定条件は実施例１と同様である。
その結果、静電容量は実施例１の半分以下であり、正の領域のバイアス電圧でも約０．２Ｖに変曲点があってそれより高い電圧領域では緩やかな静電容量の上昇になった。また、正のバイアス領域全域に渡って誘電損失は比較的高いレベルとなった。ＬａＦ３膜の膜厚およびＰｔ電極の面積と静電容量の大きさからＬａＦ３膜の比誘電率を求めると、その大きさは１以上１０以下となり、ＬａＦ３膜を成膜するときの基板の温度を室温（２３℃）とした参考例１の絶縁膜は、十分な誘電率（比誘電率）をもつ膜にはならなかった。
ＧａＮ半導体層１とＬａＦ３膜２の界面の状態を調べたところ、この界面に酸化層が形成されており、この酸化層の形成がＭＩＳ特性を劣化させたものと考えられる。
参考例１は、ＬａＦ３膜を成膜するときの基板の温度を室温（２３℃）とした場合で、それ以外は実施例１と同様の構成と同様のプロセスでＭＩＳ型半導体装置１０１を作製した。その静電容量と誘電損失を測定した結果を図１５に示す。その測定方法と測定条件は実施例１と同様である。
その結果、静電容量は実施例１の半分以下であり、正の領域のバイアス電圧でも約０．２Ｖに変曲点があってそれより高い電圧領域では緩やかな静電容量の上昇になった。また、正のバイアス領域全域に渡って誘電損失は比較的高いレベルとなった。ＬａＦ３膜の膜厚およびＰｔ電極の面積と静電容量の大きさからＬａＦ３膜の比誘電率を求めると、その大きさは１以上１０以下となり、ＬａＦ３膜を成膜するときの基板の温度を室温（２３℃）とした参考例１の絶縁膜は、十分な誘電率（比誘電率）をもつ膜にはならなかった。
ＧａＮ半導体層１とＬａＦ３膜２の界面の状態を調べたところ、この界面に酸化層が形成されており、この酸化層の形成がＭＩＳ特性を劣化させたものと考えられる。
（比較例１）
比較例１は、半導体層１をＧａがドープされたＧｅを用いた抵抗率０．０１〜０．０５Ω・ｃｍのｐ型半導体とし、またＬａＦ３膜を成膜するときの基板の温度を室温（２３℃）とした場合で、それ以外は実施例１と同様の構成と同様のプロセスでＭＩＳ型半導体装置１０１を作製した。その静電容量と誘電損失を測定した結果を図１６に示す。測定方法と測定条件は実施例１と同様である。
その結果、静電容量特性が不十分で、静電容量も小さいものであった。また、誘電損失は１５以上と極めて大きなものであった。
Ｇｅからなる半導体層１とＬａＦ３膜２の界面の状態を調べたところ、この界面に酸化層が形成されており、また、ＧｅがＬａＦ３膜２に拡散した拡散層が形成されていた。これら層の形成がＭＩＳ特性を劣化させたものと考えられる。
比較例１は、半導体層１をＧａがドープされたＧｅを用いた抵抗率０．０１〜０．０５Ω・ｃｍのｐ型半導体とし、またＬａＦ３膜を成膜するときの基板の温度を室温（２３℃）とした場合で、それ以外は実施例１と同様の構成と同様のプロセスでＭＩＳ型半導体装置１０１を作製した。その静電容量と誘電損失を測定した結果を図１６に示す。測定方法と測定条件は実施例１と同様である。
その結果、静電容量特性が不十分で、静電容量も小さいものであった。また、誘電損失は１５以上と極めて大きなものであった。
Ｇｅからなる半導体層１とＬａＦ３膜２の界面の状態を調べたところ、この界面に酸化層が形成されており、また、ＧｅがＬａＦ３膜２に拡散した拡散層が形成されていた。これら層の形成がＭＩＳ特性を劣化させたものと考えられる。
以上説明したように、本発明によれば、ＧａＮ等の半導体に対し、酸化層や相互拡散層などの所望ではない層を形成することなく半導体上に絶縁膜を形成することができる。そして、その絶縁膜は誘電率が高いので、Ｈｉｇｈ−ｋゲート絶縁膜として好適である。これらのことにより、ＧａＮ等の広いバンドギャップをもつ半導体のもつ高電界対応等の性能を引き出すことができるＭＩＳ型半導体装置およびそのＭＩＳ型半導体装置の製造方法が提供される。 本発明により提供されるＭＩＳ型半導体装置は、ヒステリシスが少なく、安定でゲート容量Ｃｏｘの大きな高電界対応の高性能ＭＩＳ型半導体装置となるので、多くの産業分野で利用される可能性がある。
１：半導体層
２：ランタンフッ化物層（ＬａＦ３膜）
２ａ：ランタンフッ化物層パターン（ＬａＦ３膜パターン）
３：導電体層
３ａ： ゲート
４ａ：ソース
５ａ：ドレイン
１２ａ：ランタンフッ化物層（ＬａＦ３膜）
１２ｂ：ランタンフッ化物層（ＬａＦ３膜）
１３ａ：導電体膜
１３ｂ： ゲート
１４ｂ：ソース
１５ｂ：ドレイン
２１：層間膜
２１ａ：層間膜パターン
２１ｂ：パターン化された層間膜
２２：開口部
２３：開口部
３１ａ：半導体（ＩｎＡｓ）
３１ｂ：半導体（ＧａＮ）
３１ｃ：半導体（ＧＡＳｂ）
３２：ランタンフッ化物層
３３： ゲート
３４：ソース
３５：ドレイン
１０１：ＭＩＳ構造
１０２：ＭＩＳＦＥＴ
１０３：ＭＩＳＦＥＴ
１０４：ＭＩＳＦＥＴ
２：ランタンフッ化物層（ＬａＦ３膜）
２ａ：ランタンフッ化物層パターン（ＬａＦ３膜パターン）
３：導電体層
３ａ： ゲート
４ａ：ソース
５ａ：ドレイン
１２ａ：ランタンフッ化物層（ＬａＦ３膜）
１２ｂ：ランタンフッ化物層（ＬａＦ３膜）
１３ａ：導電体膜
１３ｂ： ゲート
１４ｂ：ソース
１５ｂ：ドレイン
２１：層間膜
２１ａ：層間膜パターン
２１ｂ：パターン化された層間膜
２２：開口部
２３：開口部
３１ａ：半導体（ＩｎＡｓ）
３１ｂ：半導体（ＧａＮ）
３１ｃ：半導体（ＧＡＳｂ）
３２：ランタンフッ化物層
３３： ゲート
３４：ソース
３５：ドレイン
１０１：ＭＩＳ構造
１０２：ＭＩＳＦＥＴ
１０３：ＭＩＳＦＥＴ
１０４：ＭＩＳＦＥＴ
Claims (7)
- 半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はＧａＮ、ＺｎＳ、β―Ｇａ２Ｏ３、Ｃ、ＡｌＮの群から選ばれる少なくとも１以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置。 - 半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたＭＩＳ型半導体装置であって、
前記半導体層はＧａＮを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置。 - 前記ランタンフッ化物はＬａＦ３である、請求項１または２記載のＭＩＳ型半導体装置。
- 半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はＧａＮ、ＺｎＳ、β―Ｇａ２Ｏ３、Ｃ、ＡｌＮの群から選ばれる少なくとも１以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置の製造方法。 - 半導体層上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むＭＩＳ型半導体装置の製造方法において、
前記半導体層はＧａＮを含み、
前記絶縁体層はランタンフッ化物を含み、
前記ランタンフッ化物は前記半導体層に直に接している、ＭＩＳ型半導体装置の製造方法。 - 前記ランタンフッ化物はＬａＦ３である、請求項４または５に記載のＭＩＳ型半導体装置の製造方法。
- 前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は２００℃以上５００℃以下である、請求項４から６の何れか１記載のＭＩＳ型半導体装置の製造方法。
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