TWI694499B - 負電容結構的製造方法、負電容場效電晶體及其製造方法 - Google Patents

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Abstract

在一種製造負電容結構的方法中，形成介電層於基板之上。形成第一金屬層於上述介電層之上。在形成第一金屬層之後，進行退火操作，隨後進行冷卻操作。形成第二金屬層。在冷卻操作之後，上述介電層轉變為具有斜方晶相的鐵電介電層。

Description

負電容結構的製造方法、負電容場效電晶體及其製造方法
本揭露係關於一種半導體裝置的製造方法，且特別是關於包括負電容場效電晶體的半導體裝置的製造方法。
次臨界擺幅(subthreshold swing)係電晶體的電流-電壓性質的一種特性。在次臨界區域中，汲極電流行為類似於正向偏壓二極體的指數上升電流。在固定汲極、源極、及主體電壓下，汲極電流的對數對閘極電壓的作圖將在金屬氧化物半導體(metal-oxide-semiconductor,MOS)場效電晶體操作區域中展示出近似對數線性的行為。為了提升次臨界性質，使用鐵電材料的負電容場效電晶體(negative capacitance field effect transistor,NC FET)已被提出。
本揭露實施例提供一種負電容結構的製造方法，在此方法中，形成介電層於基板之上。形成第一金屬層於介電層之上。在形成第一金屬層之後，進行退火操作，隨後進行冷 卻操作。形成第二金屬層。其中在冷卻操作之後，介電層轉變為具有斜方晶相(orthorhombic crystal phase)的鐵電介電層。
本揭露實施例提供一種負電容場效電晶體(negative capacitance field effect transistor,NC FET)的製造方法，在此方法中，形成介電層於通道層之上。形成封蓋(capping)金屬層於介電層之上。在形成封蓋金屬層之後，進行退火操作，隨後進行冷卻操作。形成阻障層於封蓋層之上。形成功函數調整層於阻障層之上。在冷卻操作之後，介電層轉變成具有斜方晶相的鐵電介電層。
本揭露實施例提供一種負電容場效電晶體，上述負電容場效電晶體包括通道層，上述通道層由半導體所形成、鐵電介電層，設置於上述通道層之上、及閘極電極層，設置於上述鐵電介電層之上。上述鐵電介電層包括斜方晶相。
10‧‧‧基板
20‧‧‧界面層
30‧‧‧介電層
40‧‧‧封蓋層
50‧‧‧閘極電極
52‧‧‧阻障層
54‧‧‧功函數調整層
56‧‧‧黏著層
58‧‧‧主閘極金屬層
100‧‧‧基板
101‧‧‧通道
102‧‧‧源極及汲極
103‧‧‧界面層
105‧‧‧鐵電介電層
106‧‧‧閘極電極層
109‧‧‧側壁間隔物
113‧‧‧第一閘極介電層
114‧‧‧第一閘極電極
115‧‧‧鐵電介電層
116‧‧‧第二閘極電極
119‧‧‧側壁間隔物
200‧‧‧基板
210‧‧‧鰭片結構
215‧‧‧虛置閘極介電層
220‧‧‧隔離絕緣層
230‧‧‧虛置閘極電極
235‧‧‧硬遮罩圖案
240‧‧‧側壁間隔物
245‧‧‧接觸窗蝕刻終止層
250‧‧‧源極/汲極磊晶層
260‧‧‧層間介電層
265‧‧‧閘極間隔
270‧‧‧介電層
271‧‧‧界面層
280‧‧‧閘極電極
303‧‧‧第一閘極介電層
304‧‧‧第一閘極電極
305‧‧‧鐵電介電層
306‧‧‧第二閘極電極
312‧‧‧硬遮罩圖案
320‧‧‧鰭片結構
325‧‧‧隔離絕緣層
332‧‧‧虛置閘極電極
333‧‧‧閘極間隔
334‧‧‧硬遮罩圖案
336‧‧‧側壁間隔物
342‧‧‧層間介電層
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1A及1B圖繪示出形成金屬-絕緣體-半導體(metal-insulator-semiconductor,MIS)場效電晶體型態的負電容場效電晶體的剖面圖，且第1C圖繪示出金屬-絕緣體-金屬-絕緣體-半導體(metal-insulator-metal-insulator-semiconductor,MIMIS)場效電晶體型態的負電容場效電晶體的剖面圖。
第2A、2B、2C及2D圖係根據本揭露一實施例繪示出用於 負電容結構的各階段製作。
第3A、3B、3C及3D圖繪示出HfO2的各種原子結構。
第4圖繪示出X光繞射(X-Ray Diffraction,XRD)量測結果。
第5及6圖繪示出電子能量損失光譜(electron energy loss spectroscopy,EELS)量測結果。
第7A、7B、7C及7D圖係根據本揭露一實施例繪示出用於負電容場效電晶體的各階段製作。
第8A、8B、8C及8D圖係根據本揭露一實施例繪示出用於負電容場效電晶體的各階段製作。
第9A、9B及9C圖係根據本揭露一實施例繪示出用於負電容場效電晶體的各階段製作。
第10A、10B及10C圖係根據本揭露一實施例繪示出用於負電容場效電晶體的各階段製作。
第11A、11B及11C圖係根據本揭露一實施例繪示出用於負電容場效電晶體的各階段製作。
第12A、12B及12C圖係根據本揭露一實施例繪示出用於負電容場效電晶體的各階段製作。
第13A、13B及13C圖係根據本揭露一實施例繪示出用於負電容場效電晶體的各階段製作。
第14A、14B、14C及14D圖係根據本揭露另一實施例繪示出用於負電容場效電晶體的製作。
第15A、15B、15C及15D圖係根據本揭露一實施例繪示出用於負電容場效電晶體的製作。
以下的揭示內容提供許多不同的實施例或範例，以展示本揭露的不同特徵。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例僅為示例且並非用於限定本揭露。舉例來說，部件之尺寸並非限於揭露之範圍或數值。此外，若是本說明書以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。本揭露說明中的各式範例可能使用重複的參照符號及/或用字。在所附圖式中，為求清晰可省略一些膜層/部件。
再者，為了方便描述圖示中一元件或特徵部件與另一(些)元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。此外，用語”由...所形成”可能代表”包括...”或”由...組成”。此外，在接下來的製程中，在所述操作中/之間可以有一或多道額外的操作，且此些操作的順序可以變換。
為了降低場效電晶體的次臨界擺幅，例如積體鐵電材料的負電容技術為顯著降低VDD(電源)提供了一個可行的 解決方法，並且實現了具有用於低功率操作的陡峭(steep)次臨界擺幅的場效電晶體。
在負電容場效電晶體中，具有負電容的電容器(例如，鐵電(ferroelectric,FE)電容器)串聯連接至金氧半導體場效電晶體。在一些實施例中，鐵電負電容器可以是藉由導電層(例如，導線/接觸件)連接至金氧半導體場效電晶體之閘極的獨立電容器。在其他實施例中，負電容器的一個電極是金氧半導體場效電晶體的閘極電極。在此類案例中，負電容器形成在金氧半導體場效電晶體的側壁間隔物中。
在傳統裝置中，例如HfO2的高介電常數閘極材料通常為非晶層。然而，未摻雜的HfO2為非晶且順電性(paraelectric)的，其無法顯示負電容效應。鐵電材料具有鈣鈦礦型結構(Perovskite structure)(例如PZT或BaTiO3)，具有優秀的鐵電特性。然而，由於此些材料的形成與以矽為主的半導體並不完全相容，並且由於尺寸效應，鐵電性質隨著其厚度減小而降低，這些材料仍然造成問題。
在本揭露中，摻雜的HfO2具有斜方晶相(orthorhombic crystal phase)，其顯示鐵電性質，且本揭露提供其生產方法。
第1A及1B圖繪示出形成金屬-絕緣體-半導體(metal-insulator-semiconductor,MIS)場效電晶體型態的負電容場效電晶體的剖面圖，且第1C圖繪示出金屬-絕緣體-金屬-絕緣體-半導體(metal-insulator-metal-insulator-semiconductor,MIMIS)場效電晶體型態的負電容場效電晶體的剖面圖。雖然第 1A-1C圖繪示出平面式金屬氧化物半導體電晶體結構的負電容場效電晶體，但亦可採用鰭式場效晶體(fin FETs)及/或全繞式閘極場效電晶體(gate-all-around FETs)。
如第1A圖所示，金屬-絕緣體-半導體場效電晶體包括基板100、通道101以及源極及汲極102。源極及汲極102適當地摻有雜質。此外，源極及汲極以及通道(主動區)被隔離絕緣層(未繪示)所環繞，隔離絕緣層可由例如是氧化矽所形成的淺溝槽隔離(shallow trench isolation,STI)。
在一些實施例中，在通道層101之上形成界面層103。在一些實施例中，界面層103由氧化矽所形成，且具有範圍在約0.5奈米至約1.5奈米的厚度。
設置鐵電介電層105於界面層103之上。鐵電介電層105包括使用一或多個擇自由Si、Zr、Al、La、Y、Gd及Sr所組成之群組的元素所摻雜的HfO2。在一些實施例中，鐵電介電層105包括使用Si及/或Zr摻雜的HfO2。在特定實施例中，鐵電介電層105包括摻雜2-6莫耳% Si的HfO2、或HfZrO2(Hf：Zr=1：1)。在本揭露中，鐵電介電層105包括斜方晶相(orthorhombic crystal phase)。在一些實施例中，鐵電介電層105的斜方晶相為多晶(polycrystalline)。在一些實施例中，鐵電介電層105的厚度範圍在約1.0奈米至約5奈米，且可藉由例如原子層沉積(atomic layer deposition,ALD)或化學氣相沉積(chemical vapor deposition,CVD)的合適製程來形成。
設置閘極電極層106於鐵電介電層105之上。閘極電極層106包括一或多個金屬層。在一些實施例中，閘極電極 層106包括設置第一導電層(封蓋層)於鐵電介電層105上、設置第二導電層(阻障層)於第一導電層上、設置第三導電層(功函數調整層)於第二導電層上、設置第四導電層(黏著層)於第三導電層上及/或設置第五導電層(主閘極金屬層)於第四導電層上。
封蓋層包括以TiN為主的材料，例如TiN或摻雜一或多個額外元素的TiN。在一些實施例中，使用Si摻雜TiN層。在一些實施例中，阻障層包括TaN。
功函數調整層包括一或多層的導電材料，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單膜層，或二或多個上述材料的多膜層。對於n通道鰭式場效電晶體，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多個材料作為功函數調整層，且對於p通道鰭式場效電晶體，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多個材料作為功函數調整層。
在一些實施例中，黏著層包括Ti、TiN及/或TaN。主閘極金屬層包括擇自由W、Cu、Ti、Al及Co所組成之群組的金屬。
此外，如第1A圖所示，在閘極結構的兩側面上形成側壁間隔物109。側壁間隔物109包括一或多層的絕緣材料，例如氧化矽、氮化矽(silicon nitride)及氮氧化矽(silicon oxynitride)。
第1B圖為根據另一實施例繪示出金屬-絕緣體-半導體(metal-insulator-semiconductor,MIS)場效電晶體型態的負電容場效電晶體的剖面圖。在第1B圖中，界面層103具有平 坦的形狀，且鐵電介電層105共形地形成在閘極間隔中且具有與閘極電極層106的高度大體上相同的高度。
在第1C圖中，與第1A及/或1B圖相似，在基板100上形成通道101以及源極及汲極102。設置第一閘極介電層113於通道101之上。在一些實施例中，第一閘極介電層113包括一或多個高介電常數介電層(例如，具有大於約3.9的介電常數)。舉例來說，上述一或多個閘極介電層可包括一或多層的Hf、Al、Zr之金屬氧化物或矽酸鹽、上述之組合、及上述之多膜層。其他合適材料包括La、Mg、Ba、Ti、Pb、Zr之金屬氧化物、金屬合金氧化物、及上述之組合的。範例材料包括MgOx、SiN(Si3N4)、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfxZr1-xO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy及LaAlO3、及相似材料。在特定實施例中，使用HfO2、ZrO2及/或HfxZr1-xO2。第一閘極介電層113的形成方法包括分子束沉積(molecular-beam deposition,MBD)、原子層沉積(atomic layer deposition,ALD)、物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、及相似方法。在一些實施例中，第一閘極介電層113具有約1.0奈米至約5.0奈米的厚度。
在一些實施例中，在形成第一閘極介電層113之前，可在通道101之上形成界面層(未繪示)，且第一閘極介電層113形成於上述界面層之上。
作為內部電極的第一閘極電極114設置在第一閘極介電層113上。第一閘極電極114可為一或多種金屬，例如 W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、及Zr。在一些實施例中，第一閘極電極114可包括一或多個TiN、WN、TaN、及Ru。可使用例如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni及Ni-Ta的金屬合金及/或亦可使用例如WNx、TiNx、MoNx、TaNx、及TaSixNy的金屬氮化物。在一些實施例中，使用W、Ti、Ta、TaN及TiN至少其中一者作為第一閘極電極114。在一些實施例中，第一閘極電極114包括功函數調整層。
在第一閘極電極114上形成鐵電介電層115。鐵電介電層115包括使用一或多個擇自由Si、Zr、Al、La、Y、Gd及Sr所組成之群組的元素所摻雜的HfO2。在一些實施例中，鐵電介電層115包括使用Si及/或Zr摻雜的HfO2。在特定實施例中，鐵電介電層115包括摻雜2-6莫耳% Si的HfO2、或HfZrO2(Hf：Zr=1：1)。在本揭露中，鐵電介電層115包括斜方晶相(orthorhombic crystal phase)。在一些實施例中，鐵電介電層115的斜方晶相為多晶(polycrystalline)。在一些實施例中，鐵電介電層115的厚度範圍在約1.0奈米至約5奈米，且可藉由例如原子層沉積(atomic layer deposition,ALD)或化學氣相沉積(chemical vapor deposition,CVD)的合適製程來形成。
此外，作為外部閘極的第二閘極電極116設置在鐵電介電層115上。第二閘極電極116可為擇自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、及Zr所組成之群組的金屬。第二閘極電極116可由與第一閘極電極114相同或不同的材料所形成。此外，如 第1C圖所示，在閘極結構的兩側面上形成側壁間隔物119。側壁間隔物119包括一或多層的絕緣材料，例如氧化矽、氮化矽(silicon nitride)及氮氧化矽(silicon oxynitride)。
如第1A-1C圖所示，鐵電介電層105及115以及第一閘極介電層113在剖面中具有”U型”，在垂直方向上具有薄的中心部分及厚的側部分。
第2A、2B、2C及2D圖係根據本揭露一實施例繪示出用於負電容結構的各階段製作。應理解在第2A-2D圖所繪示的製程之前、期間及之後可進行額外的操作，且對於方法的額外實施例，可替換或刪除一些所描述的操作。操作/製程的順序可以互換。於接下來的實施例中可採用與前面對於第1A-1C圖所述的實施例相同或相似的材料、配置、尺寸及/或製程，且因此可能省略細節的解釋。
如第2A圖所示，在基板10上形成界面層20。在一些實施例中，基板10由合適元素半導體(elemental semiconductor)所形成，例如矽、鑽石(diamond)或鍺(germanium)；合適的合金或化合物半導體(compound semiconductor)，例如四族化合物半導體(矽鍺(silicon germanium,SiGe)、碳化矽(silicon carbide,SiC)、碳化矽鍺(silicon germanium carbide,SiGeC)、GeSn、SiSn、SiGeSn)、三五族化合物半導體(例如，砷化鎵(gallium arsenide,GaAs)、砷化銦鎵(indium gallium arsenide,InGaAs)、砷化銦(indium arsenide,InAs)、磷化銦(indium phosphide,InP)、銻化銦(indium antimonide,InSb)、磷化鎵砷(gallium arsenic phosphide, GaAsP)、或磷化銦鎵(gallium indium phosphide,GaInP))、或相似材料。此外，基板10可包括磊晶層(epitaxial layer,epi-layer)，此磊晶層可為了提升性能而應變、及/或可包括絕緣層上矽(silicon-on-insulator,SOI)結構。
在一些實施例中，界面層20為可藉由化學反應形成的氧化矽。舉例來說，可使用去離子水+臭氧(deionized water +ozone,DIO3)、NH4OH+H2O2+H2O(APM)、或其他方法形成化學氧化矽。其他實施例可使用不同材料或製程形成界面層。在一些實施例中，界面層20具有約0.5奈米至約1.5奈米的厚度。
接著，在界面層20之上形成介電層30。上述介電層30包括使用一或多個擇自由Si、Zr、Al、La、Y、Gd及Sr所組成之群組的元素所摻雜的HfO2。
介電層30的形成方法包括分子束沉積(molecular-beam deposition,MBD)、原子層沉積(atomic layer deposition,ALD)、物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、及相似方法。在一些實施例中，使用Zr摻雜HfO2可藉由使用HfCl4及H2O作為第一前驅物且使用ZrCl4及H2O作為第二前驅物的原子層沉積在約200℃至400℃的溫度範圍下形成。在使用Si摻雜HfO2的例子中，可使用SiH4,Si2H6及/或SiH2Cl2或其他合適矽源氣體。剛沉積的介電層30為非晶且順電性(paraelectric)的。在一些實施例中，介電層30的厚度範圍在約1奈米至約5奈米。
如第2B圖所示，在形成介電層30之後，在介電層30上形成封蓋層40。在一些實施例中，封蓋層40包括以TiN為 主的材料，例如TiN或摻雜一或多個額外元素的TiN。在一些實施例中，使用Si摻雜TiN層。可藉由原子層沉積、化學氣相沉積或包括濺鍍(sputtering)或任何其他合適方法的物理氣相沉積形成封蓋層40。在一些實施例中，當使用原子層沉積時，原子層沉積在約400℃至約500℃的溫度範圍下進行。在一些實施例中，封蓋層40的厚度範圍在約1奈米至約5奈米。
如第2C圖所示，在形成封蓋層40之後，進行退火操作。在700℃至1000℃的溫度下之惰性氣體環境中(例如N2、Ar及/或He)進行上述退火操作。在一些實施例中，退火時間範圍在約10秒至1分鐘。在退火之後，進行冷卻操作。在一些實施例中，冷卻基板至低於100℃或至室溫(約25℃)。形成封蓋層40之後的退火操作提供用於將摻雜的HfO2結構從非晶相轉變成高溫四方晶相(tetragonal phase)的驅動力，且封蓋層40在冷卻期間提供用於從高溫四方晶相至高壓鐵電斜方晶相的晶性轉變(crystalline transition)所需的機械應力。
在一些實施例中，在形成封蓋層40之後，在封蓋層40上形成非晶矽層，且接著進行退火操作。在進行退火操作及冷卻操作之後，去除上述非晶矽層。
如第2D圖所示，在冷卻操作之後，在封蓋層40之上形成由例如TaN所形成的阻障層52。可藉由原子層沉積、化學氣相沉積或包括濺鍍或任何其他合適方法的物理氣相沉積形成阻障層52。在一些實施例中，當使用原子層沉積時，原子層沉積在約300℃至約400℃的溫度範圍下進行。在一些實施例中，阻障層52的厚度範圍在約1奈米至約5奈米。在一些實施例 中，可在形成阻障層52之後進行將非晶結構轉換成斜方結構的退火操作。
此外，在阻障層52上形成功函數調整層54。在一些實施例中，用於p型電晶體的功函數調整層54包括TiN且用於n型電晶體的功函數調整層54包括TiAl。可使用任何其他合適金屬材料作為功函數調整層54。在一些實施例中，亦可形成TiAl層於用於p型電晶體的TiN功函數調整層上。可藉由原子層沉積、化學氣相沉積或包括濺鍍或任何其他合適方法的物理氣相沉積形成功函數調整層54。在一些實施例中，當使用原子層沉積時，原子層沉積在約300℃至約400℃的溫度範圍下進行。在一些實施例中，功函數調整層54的厚度範圍在約1奈米至約5奈米。
此外，在功函數調整層54之上形成主閘極金屬層58。上述主閘極金屬層58包括一或多種金屬，例如W、Cu、Ti、Al及Co、或其他合適材料。在一些實施例中，當主閘極金屬層58為W時，在功函數調整層54上形成黏著層56。在一些實施例中，上述黏著層56為Ti。如第2D圖所示，閘極電極50可包括設置在封蓋層40上的阻障層52、設置在阻障層52上的功函數調整層54、設置在功函數調整層54上的黏著層56及主閘極金屬層58。在一些實施例中，可將封蓋層視為閘極電極50的一部分。
第3A、3B、3C及3D圖繪示出HfO2的各種原子結構。第3A圖繪示出摻雜的HfO2剛沉積時的非晶結構。如第3B圖所示，藉由施加熱，上述非晶結構轉變成四方晶結構(相)。如第3C圖所示，當具有四方晶結構的加熱的HfO2在冷卻時，其 上具有封蓋金屬，則上述HfO2變成斜方晶結構(相)。如果具有四方晶結構的加熱的HfO2在冷卻時，其上並未具有封蓋金屬，則上述HfO2將變成如第3D圖所示的單塊晶結構(monolithic crystal structure)(左)及四方晶結構(右)的混合物。斜方晶HfO2具有非中心對稱結構(non-centrosymmetric structure)，且因此藉由四個氧離子的位移產生自發性的極化(polarization)。因此，藉由斜方晶HfO2可獲得較佳的鐵電性質。
第4圖繪示出X光繞射(X-Ray Diffraction,XRD)量測結果。試片為3奈米厚、剛沉積的摻雜HfO2及3奈米厚、退火操作之後的具有封蓋層的摻雜HfO2。剛沉積的摻雜HfO2顯示出寬的光譜，表示其為非晶結構。相反地，退火操作之後的具有封蓋層的摻雜HfO2顯示出對應於斜方晶相的峰值(peak)。
第5及6圖繪示出電子能量損失光譜(electron energy loss spectroscopy,EELS)量測結果。如上所述，在介電層30轉換成斜方晶相之後，藉由一些熱操作形成額外的膜層。在原子層沉積成長期間藉由原位摻雜在HfO2中導入例如半導體材料(Si)及金屬元素(Zr、Al、La、Y、Gd及/或Sr)的摻質元素大體上均勻分布在摻雜的HfO2層中。如第5及6圖所示，來自封蓋層40(以TiN為主的材料)的Ti擴散至HfZrO2層中。如第5圖所示，當使用TiAl層作為用於n型電晶體的功函數調整層54時，Al亦可擴散至HfZrO2層中。在一些實施例中，上述HfZrO2層包括5-7莫耳%的Al。如第6圖所示，當使用TiN層作為用於p型電晶體的功函數調整層54時，源自TiN功函數調整層的Ti亦可擴散至HfZrO2層中。對於p型電晶體，即使是在TiN功函數調 整層上形成TiAl層，Al可能不會擴散HfZrO2層中(低於偵測極限)。在一些實施例中，HfZrO2層包括2-5莫耳%的Ti。
在一些實施例中，鐵電HfO2層由斜方晶相組成。在其他實施例中，鐵電HfO2層大體上藉由斜方晶相形成。在此類案例中，斜方晶相佔鐵電HfO2層的約80%或更多，而剩餘的相可以是非晶的、單塊晶相及/或四方晶相。
第7A-13C圖係根據本揭露一實施例繪示出用於負電容場效電晶體的各階段製作。應理解在第7A-13C圖所繪示的製程之前、期間及之後可進行額外的操作，且對於方法的額外實施例，可替換或刪除一些所描述的操作。操作/製程的順序可以互換。於接下來的實施例中可採用與前面對於第1A-2D圖所述的實施例相同或相似的材料、配置、尺寸及/或製程，且因此可能省略細節的解釋。
根據本揭露一實施例繪示出各階段製作之一，第7A圖繪示出俯視圖且第7B圖繪示出沿著X方向的剖面圖。如第7A及7B圖所示，提供基板200。在一些實施例中，基板200由合適元素半導體(elemental semiconductor)所形成，例如矽、鑽石(diamond)或鍺(germanium)；合適的合金或化合物半導體(compound semiconductor)，例如四族化合物半導體(矽鍺(silicon germanium,SiGe)、碳化矽(silicon carbide,SiC)、碳化矽鍺(silicon germanium carbide,SiGeC)、GeSn、SiSn、SiGeSn)、三五族化合物半導體(例如，砷化鎵(gallium arsenide,GaAs)、砷化銦鎵(indium gallium arsenide,InGaAs)、砷化銦(indium arsenide,InAs)、磷化銦(indium phosphide,InP)、銻化 銦(indium antimonide,InSb)、磷化鎵砷(gallium arsenic phosphide,GaAsP)、或磷化銦鎵(gallium indium phosphide,GaInP))、或相似材料。此外，基板200可包括磊晶層(epitaxial layer,epi-layer)，此磊晶層可為了提升性能而應變、及/或可包括絕緣層上矽(silicon-on-insulator,SOI)結構。基板200的上部可以是多層的Si及SiGe。
根據本揭露一實施例繪示出用於負電容結構的各階段製作之一，第7C圖繪示出俯視圖且第7D圖繪示出沿著X方向的剖面圖。如第7C及7D圖所示，藉由蝕刻基板200形成鰭片結構210且形成隔離絕緣層220。可藉由任何合適方法圖案化鰭片結構210。舉例來說，可使用一或多道包括雙圖案化或多圖案化製程的光微影製程以圖案化鰭片結構210。一般而言，雙圖案化或多圖案化製程與光微影製程及自對準製程組合，允許產生的圖案具有例如小於使用單一、直接光微影製程所獲得的節距(pitch)。舉例來說，在一實施例中，在基板上形成犧牲層且使用光微影製程圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。接著去除犧牲層，且留下間隔物，或心軸，其可接著被用以圖案化鰭片結構210。在一些實施例中，鰭片結構210的寬度範圍在約4奈米至約10奈米且鰭片結構210的節距範圍在約10奈米至約50奈米。
接著，在鰭片結構之上形成絕緣材料層220，從而嵌入鰭片結構。絕緣材料層220可由合適介電材料所形成，例如氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、低介電常數介電質例如摻雜碳的氧化物、 超低介電常數介電質例如多孔性的摻雜碳的二氧化矽、聚合物例如聚醯亞胺(polyimide)、上述之組合、或相似材料。在一些實施例中，透過例如化學氣相沉積、流動式化學氣相沉積(flowable CVD,FCVD)、或旋轉塗佈玻璃(Spin-On-Glass)製程的製程形成絕緣材料層220，但亦可使用任何適用製程。接著，如第7C及7D圖所示，使用例如蝕刻製程、化學機械拋光(chemical mechanical polishing,CMP)、或相似製程去除延伸至鰭片結構210的頂表面之上的部分絕緣材料層220。
根據本揭露一實施例繪示出各階段製作之一，第8A圖繪示出俯視圖且第8B圖繪示出沿著X方向的剖面圖。此外，如第8A及8B圖所示，凹蝕絕緣材料層220以露出鰭片結構210的上部。經凹蝕的絕緣材料層220稱為隔離絕緣層或淺溝槽隔離(shallow trench isolation,STI)。在一些實施例中，自隔離絕緣層220的上表面測量露出的鰭片結構210的高度範圍在約30奈米至約100奈米。
根據本揭露一實施例繪示出各階段製作之一，第8C圖繪示出俯視圖且第8D圖繪示出沿著X方向的剖面圖。接著，如第8C及8D圖所示，在鰭片結構210的上部之上形成虛置閘極介電層215。在一些實施例中，虛置閘極介電層215為藉由化學氣相沉積或原子層沉積形成的氧化矽。在一些實施例中，虛置閘極介電層215的厚度範圍在約1奈米至約3奈米。
接著，在虛置閘極介電層215之上形成多晶矽層230，且更進一步在多晶矽層上形成硬遮罩層。如第9A-9C圖所示，藉由合適微影及蝕刻操作將硬遮罩層圖案化成硬遮罩圖案 235。在一些實施例中，硬遮罩圖案235包括一或多層的絕緣材料，例如氧化矽及氮化矽。
根據本揭露一實施例繪示出各階段製作之一，第9A圖繪示出俯視圖、第9B圖繪示出沿著Y方向的剖面圖且第9C圖繪示出沿著X方向的剖面圖。如第9A-9C圖所示，藉由使用硬遮罩圖案235作為蝕刻遮罩，將多晶矽層圖案化成虛置閘極電極230。在一些實施例中，虛置閘極電極230的寬度範圍在約8奈米至約20奈米。
根據本揭露一實施例繪示出各階段製作之一，第10A圖繪示出俯視圖、第10B圖繪示出沿著Y方向的剖面圖且第10C圖繪示出沿著X方向的剖面圖。在虛置閘極電極230的兩側面上形成側壁間隔物240。上述側壁間隔物240包括一或多層的絕緣材料，例如氧化矽、氮化矽及氮氧化矽。此外，在鰭片結構210的源極/汲極區上形成源極/汲極磊晶層250。上述源極/汲極磊晶層250包括用於n型場效電晶體的SiP、SiAs、SiGeP、SiGeAs、GeP、GeAs、及/或SiGeSn或其他合適材料，以及用於p型場效電晶體的SiB、SiGa、SiGeB、SiGeGa、GeB、GeGa及/或SiGeSn或其他合適材料。在一些實施例中，源極/汲極磊晶層250的厚度範圍在約3奈米至約8奈米。在一些實施例中，在源極/汲極磊晶層250之上形成例如矽化物層(silicide layer)的合金層。
根據本揭露一實施例繪示出各階段製作之一，第11A圖繪示出俯視圖、第11B圖繪示出沿著Y方向的剖面圖且第11C圖繪示出沿著X方向的剖面圖。接下來，如第11A-11C圖所 示，形成接觸窗蝕刻終止層(contact etch stop layer,CESL)245及層間介電層260，且進行例如化學機械拋光操作的平坦化操作以露出虛置閘極電極230的上表面。
在一些實施例中，接觸窗蝕刻終止層245由以氮化矽為主的材料所形成，例如SiN及SiON，且層間介電層260由以氧化矽為主的材料所形成，例如SiO2或低介電常數材料。在一些實施例中，在形成層間介電層之後進行退火操作。
根據本揭露一實施例繪示出各階段製作之一，第12A圖繪示出俯視圖、第12B圖繪示出沿著Y方向的剖面圖且第12C圖繪示出沿著X方向的剖面圖。接著，如第12A-12C圖所示，藉由使用乾及/或濕蝕刻製程去除虛置閘極電極230及虛置閘極介電層215，從而形成閘極間隔265。此外，如第12A-12C圖所示，在閘極間隔265中形成界面層271及介電層270。如上所述，界面層271由氧化矽所形成，且介電層270為摻雜的HfO2層。
根據本揭露一實施例繪示出各階段製作之一，第13A圖繪示出俯視圖、第13B圖繪示出沿著Y方向的剖面圖且第13C圖繪示出沿著X方向的剖面圖。接著，相似於第2A-2D圖所述的操作，可選擇性地形成封蓋層(未繪示)，且進行退火操作以將非晶HfO2層轉換至斜方晶HfO2層。此外，如第13A-13C圖所示，形成閘極電極280。可使用合適製程形成封蓋層及上述閘極電極，例如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍(plating)、或上述之組合。在形成用於閘極電極的導電材料之後，進行平坦化操作(例如化學機械拋光)以去除層間介電 層260上方的過量材料。
在形成閘極結構之後，更進一步進行互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor,CMOS)製程以形成不同部件，例如額外的層間介電層、接觸件/通孔、內連線金屬層、及鈍化層等。
第14A-14D圖係根據本揭露一些實施例繪示出用於負電容鰭式場效電晶體的各階段製作。在各種視圖及說明實施例中，相似的元件符號用於表示相似的元件。應理解在第14A-15D圖所繪示的製程之前、期間及之後可進行額外的操作，且對於方法的額外實施例，可替換或刪除一些所描述的操作。操作/製程的順序可以互換。於接下來的實施例中可採用與前面對於第1A、2A-2D及7A-13C圖所述的實施例相同或相似的材料、配置、尺寸及/或製程，且因此可能省略細節的解釋。
如第14A圖所示，藉由使用硬遮罩圖案312圖案化鰭片結構320，且形成隔離絕緣層325。接著，如第14B圖所示，在鰭片結構320之上形成虛置閘極介電層(未繪示)及多晶矽層332，且更進一步在多晶矽層332上形成硬遮罩圖案334。硬遮罩圖案334包括一或多層的絕緣材料，例如氧化矽及氮化矽。
藉由使用硬遮罩圖案334作為蝕刻遮罩，將多晶矽層332圖案化成虛置閘極電極332。此外，如第14C圖所示，在虛置閘極電極332的兩側面上形成側壁間隔物336且形成層間介電層342。上述側壁間隔物336包括一或多層的絕緣材料，例如氧化矽、氮化矽及氮氧化矽，且上述層間介電層342包括一或多層的絕緣材料，例如以氧化矽為主的材料，例如二氧化矽 (SiO2)及SiON。上述側壁間隔物336的材料及上述層間介電層342的材料為彼此不同的，以使各個膜層可被選擇性地蝕刻。在一實施例中，上述側壁間隔物336由SiOCN、SiCN或SiON所形成，且層間介電層342由SiO2所形成。
接著，如第14D圖所示，藉由乾/濕蝕刻製程去除虛置閘極電極332及虛置閘極介電層，從而形成閘極間隔333。
如第15A及15B圖所示，在上述閘極間隔中形成第一閘極介電層303及第一閘極電極304。在第一閘極介電層303之上形成上述導電材料之後，進行平坦化操作(例如化學機械拋光)以形成第一閘極電極304。第一閘極介電層303由例如高介電常數介電材料所形成，且第一閘極電極304可由例如TiN或其他金屬材料的導電材料所形成。此外，進行回蝕刻操作以降低第一閘極介電層303及第一閘極電極304的高度。可藉由合適製程形成上述導電材料，例如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍、或上述之組合。
接著，如第15C及15D圖所示，在閘極間隔333中形成鐵電介電層305及第二閘極電極306。藉由如第2A-2D圖所述之操作形成鐵電介電層305。在鐵電介電層305之上形成導電材料。如第15C及15D圖所示，在鐵電介電層305之上形成導電材料之後，進行平坦化製程(例如化學機械拋光)以形成第二閘極電極306。
在形成閘極結構之後，更進一步進行互補式金屬氧化物半導體製程以形成不同部件，例如額外的層間介電層、接觸件/通孔、內連線金屬層、及鈍化層等。
用於製造金屬-絕緣體-金屬-絕緣體-半導體(metal-insulator-metal-insulator-semiconductor,MIMIS)負電容場效電晶體其他方法及結構描述於美國專利申請案號15/476,221及15/447,479中，其中各個完整內文被引用併入此處做為參考。
應可理解的是，在此處不必然已對所有的優點進行討論，且所有的實施例或範例不需具備特定的優點，且其他實施例或範例可提供不同的優點。
舉例來說，在本揭露中，對於負電容場效電晶體採用具有斜方晶相的摻雜的HfO2。藉由在退火操作期間使用封蓋金屬層，可以有效地將剛沉積的HfO2層的非晶結構轉換為斜方晶結構。與其他鈣鈦礦型鐵電薄膜(例如PZT或BaTiO3)相比，於此處揭露的鐵電HfO2可小至3奈米的情況下以保持極性而不劣化。
根據本揭露之一面向，在製造負電容結構的方法中，形成介電層於基板之上。形成第一金屬層於介電層之上。在形成第一金屬層之後，進行退火操作，隨後進行冷卻操作。形成第二金屬層。其中在冷卻操作之後，介電層轉變為具有斜方晶相(orthorhombic crystal phase)的鐵電介電層。在一個或多個前述及以下實施例中，上述介電層包括使用一或多個擇自由Si、Zr、Al、La、Y、Gd及Sr所組成之群組所摻雜的HfO2。在一個或多個前述及以下實施例中，上述介電層包括摻雜2-6莫耳% Si的HfO2、或HfZrO2。在一個或多個前述及以下實施例中，在700℃至1000℃的溫度下之惰性氣體環境中進行上述退 火操作。在一個或多個前述及以下實施例中，上述第二金屬層係在冷卻操作之後形成。在一個或多個前述及以下實施例中，上述第一金屬層包括TiN或摻雜Si的TiN。在一個或多個前述及以下實施例中，上述第二金屬層為TaN。在一個或多個前述及以下實施例中，上述斜方晶相為多晶(polycrystalline)。在一個或多個前述及以下實施例中，所形成的介電層為非晶(amorphous)。
根據本揭露之另一面向，在製造負電容場效電晶體(negative capacitance field effect transistor,NC FET)的方法中，形成介電層於通道層之上。形成封蓋(capping)金屬層於介電層之上。在形成封蓋金屬層之後，進行退火操作，隨後進行冷卻操作。形成阻障層於封蓋層之上。形成功函數調整層於阻障層之上。在冷卻操作之後，介電層轉變成具有斜方晶相的鐵電介電層。在一個或多個前述及以下實施例中，上述介電層包括含Si的HfO2或含Zr的HfO2。在一個或多個前述及以下實施例中，在700℃至1000℃的溫度下之惰性氣體環境中進行上述退火操作。在一個或多個前述及以下實施例中，上述封蓋金屬層包括TiN或摻雜Si的TiN。在一個或多個前述及以下實施例中，上述阻障層係在冷卻操作之後形成。在一個或多個前述及以下實施例中，上述阻障層為TaN。在一個或多個前述及以下實施例中，更進一步形成閘極金屬層於上述功函數調整層之上。在一個或多個前述及以下實施例中，在形成上述閘極金屬層之前，更進一步形成黏著層於上述功函數調整層之上。在一個或多個前述及以下實施例中，在形成上述介電層之前，更進一步 形成界面氧化層於通道層之上。
根據本揭露之另一面向，在製造負電容鰭式場效電晶體(negative capacitance fin field effect transistor,NC-FinFET)的方法中，在鰭片結構之上形成虛置閘極結構。在位於虛置閘極結構之兩側的鰭片結構之上形成源極/汲極結構。在上述極/汲極結構之上形成層間介電層。去除上述虛置閘極結構，從而露出鰭片結構之通道區。在上述通道區之上形成介電層。在上述介電層之上形成封蓋金屬層。在形成封蓋金屬層之後，進行退火操作，接著進行冷卻操作。形成包括一或多個金屬層的閘極電極。在冷卻操作之後，上述介電層變成包括斜方晶相的鐵電介電層。在一個或多個前述及以下實施例中，上述介電層包括含Si的HfO2或含Zr的HfO2，且更進一步包括Ti。
根據本揭露之一面向，負電容結構包括第一導電層、設置於第一導電層之上的鐵電介電層、及設置於鐵電介電層之上的第二導電層。上述鐵電介電層包括斜方晶相。在一個或多個前述及以下實施例中，上述鐵電介電層包括使用一或多個擇自由Si、Zr、Al、La、Y、Gd及Sr所組成之群組所摻雜的HfO2。在一個或多個前述及以下實施例中，上述鐵電介電層包括使用擇自由Si及Zr所組成之群組至少其中一者所摻雜的HfO2。在一個或多個前述及以下實施例中，上述鐵電介電層更進一步包括摻雜2-5莫耳%的Ti。在一個或多個前述及以下實施例中，上述鐵電介電層更進一步包括摻雜5-7莫耳%的Al。在一個或多個前述及以下實施例中，上述鐵電介電層包括摻雜2-6 莫耳% Si的HfO2。在一個或多個前述及以下實施例中，上述鐵電介電層包括HfZrO2。在一個或多個前述及以下實施例中，上述第二金屬層包括TiN或摻雜Si的TiN。
根據本揭露之另一面向，負電容場效電晶體包括通道層，上述通道層由半導體所形成、鐵電介電層，設置於上述通道層之上、及閘極電極層，設置於上述鐵電介電層之上。上述鐵電介電層包括斜方晶相。在一個或多個前述及以下實施例中，上述鐵電介電層包括使用一或多個擇自由Si、Zr、Al、La、Y、Gd及Sr所組成之群組所摻雜的HfO2。在一個或多個前述及以下實施例中，上述鐵電介電層包括使用擇自由Si及Zr所組成之群組至少其中一者所摻雜的HfO2。在一個或多個前述及以下實施例中，上述閘極電極層包括設置於上述鐵電介電層之上的第一導電層，且上述第一導電層由TiN或摻雜一或多個元素的TiN所形成。在一個或多個前述及以下實施例中，上述閘極電極層更進一步包括設置於第一導電層上的第二導電層，且上述第二導電層由TaN所形成。在一個或多個前述及以下實施例中，上述閘極電極層更進一步包括設置於上述第二導電層之上的功函數調整層，且在上述功函數調整層之上設置鎢膜層。在一個或多個前述及以下實施例中，上述負電容場效電晶體為P型場效電晶體且上述功函數調整層包括TiN。在一個或多個前述及以下實施例中，上述鐵電介電層更進一步包括摻雜2-5莫耳%的Ti。在一個或多個前述及以下實施例中，上述負電容場效電晶體為N型場效電晶體且上述功函數調整層包括TiAl。在一個或多個前述及以下實施例中，上述鐵電介電層更進一步包 括摻雜5-7莫耳%的Al。在一個或多個前述及以下實施例中，上述負電容場效電晶體為鰭式場效電晶體且上述通道層為鰭片結構的一部分。
根據本揭露之另一面向，負電容場效電晶體包括通道層，上述通道層由半導體所形成、第一介電層，設置於上述通道層之上、第一導電層，設置於上述第一介電層之上、第二介電層，設置於上述第一導電層之上、及閘極電極層，設置於上述第二介電層之上。上述第二介電層包刮具有斜方晶相的HfO2。
以上概略說明了本揭露數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
10‧‧‧基板
20‧‧‧界面層
30‧‧‧介電層
40‧‧‧封蓋層

Claims (15)

  1. 一種負電容結構的製造方法，該方法包括：以一沉積製程形成一介電層於一基板之上，並在該沉積製程期間原位摻雜該介電層，其中該原位摻雜的摻質元素包括Si、Zr、Al、La、Y、Gd及Sr中的一或多者；形成一第一金屬層於該介電層之上；在形成該第一金屬層之後，進行一退火操作，隨後進行一冷卻操作；以及形成一第二金屬層；其中在該冷卻操作之後，該介電層轉變為一具有斜方晶相(orthorhombic crystal phase)的鐵電介電層。
  2. 如申請專利範圍第1項所述之負電容結構的製造方法，其中該介電層為HfO2。
  3. 如申請專利範圍第1項所述之負電容結構的製造方法，其中該介電層包括摻雜2-6莫耳% Si的HfO2、或HfZrO2。
  4. 如申請專利範圍第1項所述之負電容結構的製造方法，其中在700℃至1000℃的溫度下之惰性氣體環境中進行該退火操作。
  5. 如申請專利範圍第1項所述之負電容結構的製造方法，其中該第二金屬層係在該冷卻操作之後形成。
  6. 如申請專利範圍第1-5項中任一項所述之負電容結構的製造方法，其中該第一金屬層包括TiN或摻雜Si的TiN。
  7. 如申請專利範圍第1-5項中任一項所述之負電容結構的製造方法，其中該第二金屬層為TaN。
  8. 如申請專利範圍第1-5項中任一項所述之負電容結構的製造方法，其中該斜方晶相為多晶(polycrystalline)。
  9. 如申請專利範圍第1-5項中任一項所述之負電容結構的製造方法，其中所形成的該介電層為非晶(amorphous)。
  10. 一種負電容場效電晶體(negative capacitance field effect transistor,NC-FET)的製造方法，該方法包括：以一沉積製程形成一介電層於一通道層之上，並在該沉積製程期間原位摻雜該介電層，其中該原位摻雜的摻質元素包括Si、Zr、Al、La、Y、Gd及Sr中的一或多者；形成一封蓋(capping)金屬層於該介電層之上；在形成該封蓋金屬層之後，進行一退火操作，隨後進行一冷卻操作；形成一阻障層於該封蓋金屬層之上；以及形成一功函數調整層於該阻障層之上；其中在該冷卻操作之後，該介電層轉變成一具有斜方晶相的鐵電介電層。
  11. 如申請專利範圍第10項所述之負電容場效電晶體的製造方法，其中該介電層為HfO2。
  12. 如申請專利範圍第10項所述之負電容場效電晶體的製造方法，更包括形成一閘極金屬層於該功函數調整層之上。
  13. 如申請專利範圍第10-12項中任一項所述之負電容場效電晶體的製造方法，更包括在形成該閘極金屬層之前，形成一黏著層於該功函數調整層之上。
  14. 如申請專利範圍第10-12項中任一項所述之負電容場效電晶 體的製造方法，更包括在形成該介電層之前，形成一界面氧化層於該通道層之上。
  15. 一種負電容場效電晶體，包括：一通道層，該通道層由一半導體所形成；一閘極介電層，設置於該通道層之上；一第一閘極電極層，設置於該閘極介電層之上；一鐵電介電層，設置於該第一閘極電極層之上；以及一第二閘極電極層，設置於該鐵電介電層之上；其中該鐵電介電層位於該第一閘極電極層與該第二閘極電極層之間，且包括一斜方晶相。
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