TW202347792A - 半導體結構及其形成方法 - Google Patents

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何嘉政
陳斐筠
鐘于彰
蔣柏煜
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Abstract

本揭露闡述一種具有導電板的結構以及一種形成所述結構的方法。所述結構包括：閘極結構，設置於基底的擴散區上；保護層，與擴散區接觸且覆蓋閘極結構的側壁及閘極結構的頂表面的一部分；以及第一絕緣層，與閘極結構及保護層接觸。所述結構更包括：導電板，與第一絕緣層接觸，其中導電板的第一部分在保護層的水平部分之上在側向上延伸，且其中導電板的第二部分在保護層的覆蓋閘極結構的側壁的側壁部分之上延伸。所述結構更包括與導電板接觸的第二絕緣層。

Description

具有導電板的應變電晶體
側向擴散金屬氧化物半導體場效電晶體（laterally-diffused metal-oxide-semiconductor field-effect transistor，LDMOSFET）用於電源管理積體電路（power management integrated circuit，PMIC）、功率放大器及降壓轉換器。該些功率裝置可用於無線通訊、智能家居電子裝置及汽車電子裝置。LDMOSFET中需要高崩潰電壓及低導通電阻。
以下揭露內容提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中的用於將第一特徵形成於第二特徵之上的製程可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。如本文中所使用的，將第一特徵形成於第二特徵上意指第一特徵被形成為與第二特徵直接接觸。另外，本揭露可能在各種實例中重複使用元件標號及/或字母。此種重複並不是自身指示本文中所論述的實施例及/或配置之間的關係。
為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
應注意，說明書中對「一個實施例（one embodiment）」、「實施例（embodiment）」、「實例性實施例（an example embodiment）」、「示例性（exemplary）」等的引用指示所闡述的實施例可包括特定的特徵、結構或特性，但每個實施例可能並不一定包括特定的特徵、結構或特性。此外，此種片語並不一定指同一實施例。此外，當結合實施例闡述特定特徵、結構或特性時，無論是否明確闡述，結合其他實施例達成此種特徵、結構或特性將處於熟習此項技術者的知識範圍內。
應理解，本文中的片語或用語是出於說明的目的而非出於限制的目的，使得本說明書的用語或片語將由熟習相關技術者鑑於本文中的教示內容來解釋。
在一些實施例中，用語「約（about）」及「實質上（substantially）」可指示給定量的值，所述給定量在所述值的5%（例如，所述值的±1%、±2%、±3%、±4%、±5%）內變化。該些值僅為實例且不旨在進行限制。用語「約」及「實質上」可指代如由熟習相關技術者鑑於本文中的教示內容而解釋的值的百分數。
除非另有提及，否則圖1A至圖1C、圖2及圖5至圖14、圖15A至圖15C、圖16A至圖16C、圖17A至圖17C、圖18A至圖18C及圖19A至圖19C中具有相同標號的元件的論述彼此適用。
一種半導體結構包括：側向擴散金屬氧化物半導體場效電晶體（LDMOSFET），用於電源管理積體電路（PMIC）、功率放大器及降壓轉換器。該些功率裝置可用於無線通訊、智能家居電子裝置及汽車電子裝置。在LDMOSFET中需要高崩潰電壓，以滿足該些電子裝置中的高功率/高電壓位準需求。將金屬場板放置於LDMOSFET的擴散區上方的層間介電（interlayer dielectric，ILD）層上可導致金屬場板與擴散區之間的降低表面電場（reduced surface field，RESURF）。RESURF電場可在擴散區中產生耗盡區，從而提升崩潰電壓。然而，ILD層厚度會增加金屬場板與擴散區之間的距離，從而降低RESURF電場強度。因此，金屬場板使崩潰電壓增大的效果被ILD層減小。在LDMOSFET中亦需要低導通電阻，以減小功率損耗且改善功率轉換效率。導通電阻與通道區電阻及漂移區電阻二者相關聯。隨著半導體工業按比例縮小LDMOSFET的尺寸，通道區的面積及漂移區的面積減小，從而增大了通道區電阻及漂移區電阻。增大的導通電阻會導致更高的功率損耗及更低的功率轉換效率。
本揭露提供具有積體導電板的實例性應變LDMOSFET及製作所述應變LDMOSFET的實例性方法。可在基底中植入第一擴散區及較第一擴散區長的第二擴散區。可在基底中植入源極/汲極（source/drain，S/D）區。可在基底上形成閘極結構及間隔件。可在S/D區及閘極結構的部分上形成矽化物層。可在第二擴散區上及閘極結構的一部分之上形成保護層。可在保護層上、S/D區上、矽化物層上、閘極結構之上及間隔件之上形成第一絕緣層。可在第一絕緣層上形成導電板。導電板的第一部分可在保護層的水平部分之上在側向上延伸。導電板的第二部分可在保護層的覆蓋閘極結構的側壁的側壁部分之上延伸。導電板的第三部分可在保護層的位於閘極結構的頂表面上方的另一水平部分之上在側向上延伸。可在導電板上形成第二絕緣層。第二絕緣層的第一端部可與導電板的第一端部實質上對準。第二絕緣層的第二端部可與導電板的第二端部實質上對準。可在第一絕緣層及第二絕緣層上形成蝕刻停止層（etch stop layer，ESL）。可在ESL上形成ILD層。可在ILD層內形成接觸結構。
導電板可在導電板與第二擴散區之間產生RESURF電場。RESURF電場可在第二擴散區中產生耗盡區，從而增大LDMOSFET的崩潰電壓。由於導電板位於ILD層下方，因此導電板使崩潰電壓增大的效果不受ILD層厚度的影響。導電板與第二擴散區隔開一距離，該距離是通過保護層的厚度及第一絕緣層的厚度所控制。相較於與ILD層厚度，該距離更小，例如，在一些實施例中，該距離介於約30奈米與約100奈米之間。因此，可增大RESURF電場強度且導電板使崩潰電壓增大的效果可以更大。導電板可提升崩潰電壓，以滿足高電壓功率裝置的更高的功率/電壓位準需求。RESURF電場強度及崩潰電壓則可通過改變保護層的厚度及第一絕緣層的厚度來控制。
導電板亦可在LDMOSFET的漂移區中引起壓縮應變/應力，且在LDMOSFET的通道區中引起壓縮及/或拉伸應變/應力。舉例而言，在一些實施例中，導電板可在漂移區及通道區中引起介於約0.1吉帕斯卡（GPa）與約3吉帕斯卡之間的壓縮及/或拉伸應力。漂移區及通道區中的應變及應力可增大載子遷移率，例如電子遷移率及電洞遷移率。增大的載子遷移率可降低通道區電阻及漂移區電阻，此可有助於降低導通電阻。降低的導通電阻可減少功率損耗且改善功率轉換效率。此外，可將增大崩潰電壓且降低導通電阻的導電板整合至LDMOSFET的製作中。此種整合可減少製作複雜性、製作高電壓電晶體的週期時間及成本。
圖1A至圖1C示出根據一些實施例的應變電晶體100A至100C的剖視圖。應變電晶體100A至100C的導電板120及第二絕緣層122的尺寸不同。應變電晶體100A至100C的每一應變電晶體可包括基底102、第一擴散區106、第二擴散區104、S/D區108A至108C、矽化物層116、閘極結構110A（包括閘極介電層109A及閘極電極111A）及閘極結構110B（包括閘極介電層109B及閘極電極111A）、間隔件112（包括第一間隔件層112A及第二間隔件層112B）、保護層114、第一絕緣層118、導電板120、第二絕緣層122、ESL 124、ILD層126、S/D接觸結構128A、S/D接觸結構128D、閘極接觸結構128B以及導電板接觸結構128C。在一些實施例中，應變電晶體100A至100C中的每一應變電晶體可包括低電壓電晶體130A及高電壓電晶體130B。
基底102可為半導體材料，例如矽（Si）、鍺（Ge）、矽鍺（SiGe）、絕緣體上矽（silicon-on-insulator，SOI）結構及其組合。此外，基底102可摻雜有P型摻雜劑（例如硼（B）、銦（In）、鋁（Al）及鎵（Ga））或者n型摻雜劑（例如磷（P）及砷（As））。
第一擴散區106及第二擴散區104可為設置於基底102中的摻雜區。第一擴散區106及第二擴散區104可包含半導體材料，例如Si及SiGe。第一擴散區106及第二擴散區104可摻雜有p型摻雜劑（例如B及其他合適的p型摻雜劑）。第一擴散區106及第二擴散區104可摻雜有n型摻雜劑（例如P及其他合適的n型摻雜劑）。在一些實施例中，第一擴散區106與第二擴散區104可摻雜有相反類型的摻雜劑。舉例而言，第一擴散區106可摻雜有p型摻雜劑且第二擴散區104可摻雜有n型摻雜劑。第一擴散區106及第二擴散區104的摻雜劑濃度可介於自約1 × 10 20個原子/立方公分至約3 × 10 22個原子/立方公分的範圍內。第一擴散區106可具有深度H1且第二擴散區104可具有深度H2，且深度H1及H2可介於約50奈米與約150奈米之間。第一擴散區106可具有介於約50奈米與約10微米之間的寬度W1。第二擴散區104可具有介於約100奈米與約30微米之間的寬度W2。比率W2/W1可介於約4與約6之間、約3與約8之間以及約2與約10之間。若比率W2/W1小於約2，則對於高電壓應用而言，由第二擴散區104中的RESURF電場產生的耗盡區可能太短且崩潰電壓可能太小。若比率W2/W1大於約10，則高電壓電晶體130B的尺寸可能太大。
S/D區108A至108C可為設置於基底102以及第一擴散區106及第二擴散區104中的摻雜區。S/D區108A至108C可包含半導體材料，例如Si及SiGe。S/D區108A至108C可摻雜有p型摻雜劑（例如B及其他合適的p型摻雜劑）。S/D區108A至108C可摻雜有n型摻雜劑（例如P及其他合適的n型摻雜劑）。在一些實施例中，S/D區108A至108C可摻雜有與第二擴散區104相同的摻雜劑以及與第一擴散區106相反的摻雜劑。舉例而言，S/D區108A至108C及第二擴散區104可摻雜有n型摻雜劑且第一擴散區106可摻雜有p型摻雜劑。S/D區108A至108C的摻雜劑濃度可介於自約1 × 10 20個原子/立方公分至約3 × 10 22個原子/立方公分的範圍內。在一些實施例中，S/D區108A至108C可具有較第一擴散區106及第二擴散區104的摻雜劑濃度高的摻雜劑濃度。舉例而言，S/D區108A至108C可具有較第一擴散區106及第二擴散區104的摻雜劑濃度高介於約10倍與約100倍之間的摻雜劑濃度。
矽化物層116可設置於S/D區108A至108C以及閘極電極111A及111B的部分上。在一些實施例中，矽化物層116可設置於S/D區108A至108C以及閘極電極111A及111B的頂部部分中。矽化物層116可包含金屬矽化物材料。矽化物層116可包含與S/D區108A至108C及閘極電極111A及111B的半導體材料相同的半導體材料。矽化物層116可包含用於對S/D區108A至108C進行摻雜的相同摻雜劑。矽化物層116可更包含金屬，例如鈦（Ti）。
閘極結構110A及閘極結構110B可為平面閘極結構、鰭式場效電晶體（fin field-effect transistor，finFET）或全環繞閘極場效電晶體（gate-all-around field-effect transistor，GAAFET）。在一些實施例中，閘極結構110A及閘極結構110B可包括界面氧化物（interfacial oxide，IO）層（圖1A至圖1C中未示出）。閘極結構110A及閘極結構110B可包括閘極介電層109A及閘極介電層109B。在一些實施例中，閘極介電層109A及閘極介電層109B可包含絕緣材料，例如氧化矽（SiO x）、氮化矽（SiN）、氮化矽碳（SiCN）、氮碳氧化矽（SiOCN）、氧化鍺（GeO x）及氧化矽鍺（SiGeO x）。在一些實施例中，閘極介電層109A及閘極介電層109B可包含高k（high-k，HK）介電材料，例如氧化鉿（HfO 2）、氧化鈦（TiO 2）、氧化鉿鋯（HfZrO）、氧化鉭（Ta 2O 3）、矽酸鉿（HfSiO 4）、氧化鋯（ZrO 2）及矽酸鋯（ZrSiO 2）。閘極介電層109A及閘極介電層109B可具有介於約1奈米與約10奈米之間的厚度。
閘極結構110A及閘極結構110B可包括閘極電極111A及閘極電極111B。在一些實施例中，閘極電極111A及閘極電極111B可包括設置於閘極介電層109A及閘極介電層109B上的多晶矽材料。在一些實施例中，閘極電極111A及閘極電極111B可包括設置於閘極介電層109A及閘極介電層109B上的導電層。導電層可具有多個層（圖1A至圖1C中未示出）。導電層可包括設置於閘極介電層109A及閘極介電層109B上的功函數金屬（work function metal，WFM）層（圖1A至圖1C中未示出）及設置於WFM層上的金屬填充層（圖1A至圖1C中未示出）。在一些實施例中，WFM層可包含鈦鋁（TiAl）、碳化鈦鋁（TiAlC）、鉭鋁（TaAl）、碳化鉭鋁（TaAlC）、經Al摻雜的Ti、經Al摻雜的氮化鈦（TiN）、經Al摻雜的鉭（Ta）、經Al摻雜的氮化鉭（TaN）、其它合適的Al系材料、實質上不含Al（例如，不具有Al）的Ti系或Ta系氮化物或合金，例如TiN、氮化鈦矽（TiSiN）、鈦金（Ti-Au）合金、鈦銅（Ti-Cu）合金、TaN、氮化鉭矽（TaSiN）、鉭金（Ta-Au）合金、鉭銅（Ta-Cu）合金及其組合。金屬填充層可包含合適的導電材料，例如鎢（W）、低氟鎢（low-fluorine tungsten，LFW）、Ti、銀（Ag）、釕（Ru）、鉬（Mo）、銅（Cu）、鈷（Co）、Al、銥（Ir）、鎳（Ni）、金屬合金及其組合。金屬填充層可具有介於約2奈米與約100奈米之間的厚度。
間隔件112、ESL 124及ILD層126可包含絕緣材料，例如SiO x、SiN、SiCN、SiOCN及SiGeO x。間隔件112可包括第一間隔件層112A及第二間隔件層112B。在一些實施例中，第一間隔件層112A可為SiO x且第二間隔件層112B可為SiN。
保護層114可包含絕緣材料，例如SiO x、SiN、SiCN、SiOCN及SiGeO x。保護層114的第一部分可設置在閘極結構110B與S/D區108C之間的第二擴散區104上。在一些實施例中，保護層114的第一部分可較閘極結構110B與S/D區108C之間的距離短。在一些實施例中，保護層114的第一部分可在S/D區108C上延伸或延伸超過S/D區108C。保護層114的第二部分可設置於閘極結構110B及間隔件112的側壁之上。在一些實施例中，保護層114的第二部分可具有覆蓋閘極結構110B及間隔件112的側壁的彎曲側壁。保護層114的第三部分可設置於閘極結構110B的頂表面的一部分及間隔件112的頂表面上。在一些實施例中，保護層114的第三部分可覆蓋閘極結構110B的整個頂表面。在不具有保護層114的第三部分的情況下，例如空隙的缺陷可能會形成在閘極結構110B與保護層114之間。保護層114的第三部分可減少閘極結構110B與保護層114之間缺陷的形成。保護層114可具有介於約15奈米與約50奈米之間的厚度H3。
第一絕緣層118可包含絕緣材料，例如SiO x、SiN、SiCN、SiOCN及SiGeO x。第一絕緣層118可設置於S/D區108A至108C、矽化物層116、保護層114、閘極結構110A及閘極結構110B以及間隔件112上。在一些實施例中，第一絕緣層118可具有覆蓋保護層114的彎曲側壁的彎曲部分。第一絕緣層118可具有介於約15奈米與約50奈米之間的厚度H4。總厚度H3 + H4可介於約50奈米及約60奈米之間，介於約40奈米與約80奈米之間，以及介於約30奈米與約100奈米之間。若H3 + H4小於約30奈米，則導電板120與第二擴散區104之間的電場強度可大於Si的崩潰電場，所述崩潰電場介於約3 × 10 5伏/公分（V/cm）與約5 × 10 5伏/公分之間。因此，高電壓電晶體130B可能被損壞。若H3 + H4大於約100奈米，則導電板120與第二擴散區104之間的電場強度可能太小而無法在第二擴散區104中產生足夠的耗盡區。使用較小耗盡區可降低崩潰電壓。因此，高電壓電晶體130B的崩潰電壓可能不足以滿足高電壓功率裝置的功率/電壓位準需求。
參照圖3，高電壓電晶體130B的崩潰電壓可相對於導電板120與第二擴散區104之間的距離而變化。舉例而言，高電壓電晶體130B的崩潰電壓可相對於總厚度H3 + H4而變化。在介於約30奈米至約100奈米的範圍內，隨著總厚度H3 + H4增大，導電板120可遠離第二擴散區104。即使第二擴散區104中的所得耗盡區的深度可減小，耗盡區的面積亦可增大。累積起來，崩潰電壓增大。然而，在總厚度H3 + H4達到一定厚度之後，耗盡區的面積增大可能無法補償耗盡區的深度減小。耗盡區的面積增大亦可能無法補償導電板120與第二擴散區104之間的RESURF電場的電場強度減小。因此，崩潰電壓減小。總厚度H3 + H4對控制高電壓電晶體130B的崩潰電壓有很大影響。通過對保護層114的厚度及第一絕緣層118的厚度進行控制，可對導電板120與第二擴散區104之間的距離進行控制，從而獲得針對高電壓功率裝置的特定功率/電壓位準需求的特定崩潰電壓。
參照圖1A至圖1C，導電板120可包含金屬，例如Ti、Ta、W、Co、Cu及其組合。在一些實施例中，導電板120可包含金屬氮化物，例如TiN、TaN及其組合。導電板120可設置於第一絕緣層118上。導電板120的第一部分可在保護層114的水平部分之上在側向上延伸。在一些實施例中，導電板120的第一端部（例如如圖1A至圖1C中所示的導電板120的右端）可與保護層114的右端實質上對準。導電板120的第二部分可在保護層114的覆蓋閘極結構110B的側壁的側壁部分之上延伸。導電板120的第三部分可在保護層114的位於閘極結構110B的頂表面上方的另一水平部分之上在側向上延伸。導電板120的第二端部（例如如圖1A至圖1C中所示的導電板120的左端）可設置於不同的位置處。參照圖1A，導電板120的左端可設置於閘極結構110B右側的間隔件112之上。參照圖1B，導電板120的左端可設置於閘極結構110B上方。參照圖1C，導電板120的左端可與閘極結構110B的左端實質上對準。
參照圖1A至圖1C，導電板120可具有兩種功能。導電板120的第一種功能是在導電板120與第二擴散區104之間產生RESURF電場。RESURF電場可在第二擴散區104中產生耗盡區且可增大高電壓電晶體130B的崩潰電壓。導電板120的第二種功能是在通道區及漂移區中產生壓縮及/或拉伸應變/應力。通道區可為第一擴散區106及第二擴散區104的位於閘極結構110B下方的區域。漂移區可為閘極結構110B與S/D區108C之間的第二擴散區104。通道區及漂移區中的應變/應力可增加載子遷移率（例如電子遷移率及電洞遷移率），且因此降低導通電阻。降低的導通電阻可減小功率損耗且改善功率轉換效率。
導電板120可具有三個部分。導電板120的第一部分可實質上平行於基底102。導電板120的第一部分可具有介於約200奈米與約5微米之間、介於約100奈米與約8微米之間以及介於約50奈米與約10微米之間的寬度W3。導電板120的第二部分可位於閘極結構110B及間隔件112的側壁之上。導電板120的第二部分可具有覆蓋第一絕緣層118的彎曲部分的彎曲側壁。導電板120的第二部分可夾置於導電板120的第一部分與第三部分之間。導電板120的第二部分可具有介於約20奈米與約0.5微米之間、介於約15奈米與約0.8微米之間以及介於約10奈米與約1微米之間的寬度W4。若寬度W3小於約50奈米或者寬度W4小於約10奈米，則導電板120與第二擴散區104之間的RESURF電場的面積可能太小而無法在第二擴散區104中產生足夠的耗盡區。使用較小耗盡區可降低崩潰電壓。因此，高電壓電晶體130B的崩潰電壓可能不足以滿足高電壓功率裝置的功率/電壓位準需求。導電板120的第一部分及第二部分亦可在漂移區中產生壓縮應變/應力且在通道區中引起拉伸應變/應力。若寬度W3小於約50奈米或寬度W4小於約10奈米，則漂移區中的壓縮應變/應力及通道區中的拉伸應變/應力可能太小。載子遷移率的增大可能太小而無法降低漂移區及通道區中的電阻。若寬度W3大於約10微米或者寬度W4大於約1微米，則高電壓電晶體130B的尺寸可能太大。導電板120的第一部分及第二部分亦可能在漂移區中產生太多的壓縮應變/應力且產生太多的缺陷。
導電板120的第三部分可實質上平行於基底102。導電板120的第三部分可具有不同的寬度。導電板120的第三部分可基於各種寬度而在通道區中產生各種應變/應力條件。參照圖1A，導電板120的第三部分可具有介於約20奈米與約0.5微米之間、介於約15奈米與約0.8微米之間以及介於約10奈米與約1微米之間的寬度W5。在寬度W5的情況下，在通道區中可能不存在壓縮應變/應力。參照圖1B，導電板120的第三部分可具有介於約20奈米與約3微米之間、介於約15奈米與約4微米之間以及介於約10奈米與約5微米之間的寬度W6。在寬度W6的情況下，在通道區中可存在一些壓縮應變/應力，以在某種程度上增加載子遷移率。參照圖1C，導電板120的第三部分可具有介於約20奈米與約5微米之間、介於約15奈米與約8微米之間以及介於約10奈米與約10微米之間的寬度W7。在寬度W7的情況下，在通道區中可存在相當大的壓縮應變/應力，以顯著增加載子遷移率。若載子遷移率已增加到大於約5%，則認為載子遷移率顯著增大。在不具有導電板120的第三部分的情況下，例如空隙的缺陷可能會形成在導電板120與第一絕緣層118之間。若寬度W5、寬度W6或寬度W7小於約10奈米，則在導電板120與第一絕緣層118之間可能存在太多缺陷，例如空隙。若寬度W5大於約1微米，寬度W6大於約5微米，或者寬度W7大於約10微米，則高電壓電晶體130B的尺寸可能太大。由寬度W6及寬度W7引起的圖1B及圖1C中的通道區中的壓縮應變/應力可與閘極結構110B的高度成反比。舉例而言，若閘極結構110B的高度較大，則通道區中的壓縮應變/應力可較小。若閘極結構110B的高度較小，則通道區中的壓縮應變/應力可較大。
參照圖1A至圖1C，導電板120可具有介於約20奈米與約30奈米之間、介於約15奈米與約40奈米之間以及介於約10奈米與約50奈米之間的厚度H5。若厚度H5小於約10奈米，則漂移區中的壓縮應變/應力、通道區中的壓縮應變/應力及通道區中的拉伸應變/應力可能太小。載子遷移率的增大可能太小而無法降低漂移區及通道區中的電阻。導電板120與第二擴散區104之間的RESURF電場強度可能太小而無法在第二擴散區104中產生足夠的耗盡區。使用較小耗盡區可減小崩潰電壓。因此，高電壓電晶體130B的崩潰電壓可能不足以滿足高電壓功率裝置的功率/電壓位準需求。若厚度H5大於約50奈米，則高電壓電晶體130B的尺寸可能太大。導電板120亦可在漂移區及通道區中產生太多的壓縮應變/應力且產生太多的缺陷。
第二絕緣層122可包含絕緣材料，例如SiO x、SiN、SiCN、SiOCN及SiGeO x。第二絕緣層122可設置於導電板120上。在一些實施例中，第二絕緣層122的兩個端部可位於導電板120的兩個端部內。在一些實施例中，第二絕緣層122的第一端部（例如右端）可與導電板120的第一端部（例如右端）實質上對準。第二絕緣層122的第二端部（例如左端）可與導電板120的第二端部（例如左端）實質上對準。第二絕緣層122可具有三個部分。第二絕緣層122的第一部分可實質上平行於基底102。第二絕緣層122的第二部分可具有覆蓋導電板120的彎曲側壁的彎曲側壁。第二絕緣層122的第三部分可實質上平行於基底102。第二絕緣層122的第二部分可夾置於第二絕緣層122的第一部分與第三部分之間。第二絕緣層122可具有介於約10奈米與約50奈米之間的厚度H6。第二絕緣層122可減少導電板120與ESL 124之間的缺陷形成。
S/D接觸結構128A及S/D接觸結構128D、閘極接觸結構128B（閘極結構110B的接觸結構在圖1A至圖1C中不可見）、以及導電板接觸結構128C可包含合適的導電材料，例如W、Mo、Ni、鉍（Bi）、鈧（Sc）、Ti、Cu、Co、Ag、Al、氮化鈦鋁（TiAlN）、碳化鉭（TaC）、碳氮化鉭（TaCN）、氮化鉭矽（TaSiN）、錳（Mn）、鋯（Zr）、TiN、TaN、Ru、氮化鎢（WN）、碳化鈦（TiC）、TiAlC、TaAlC、金屬合金及其組合。S/D接觸結構128A及S/D接觸結構128D可設置於形成於S/D區108A及S/D區108C上的矽化物層116上。閘極接觸結構128B可設置於形成於閘極結構110A上的矽化物層116上。導電板接觸結構128C可設置於導電板120上且穿過ILD層126、ESL 124及第二絕緣層122。
在一些實施例中，可在形成S/D接觸結構128A及S/D接觸結構128D、閘極接觸結構128B及導電板接觸結構128C之前設置障壁層（圖1A至圖1C中未示出）。障壁層可包含任何合適的材料，例如金屬氧化物（MO x）、金屬氮化物（MN x）、金屬碳化物（MC x）、金屬鋁酸鹽（MAl xO y）、金屬氧化物的組合（M1O x/M2O x）、金屬矽酸鹽（MSiO x）及其組合。在一些實施例中，上述材料中的金屬是過渡金屬（例如鉿（Hf）、Zr、Ti及Al）、稀土金屬（例如釔（Y）、鐿（Yb）、鉺（Er））及其組合。在一些實施例中，障壁層可包含介電材料（例如SiN、SiOCN、SiCN）、其他合適的絕緣材料及其組合。在一些實施例中，障壁層的厚度可介於約1奈米與約10奈米之間。
圖2示出根據一些實施例的具有導電板的應變電晶體的俯視圖。閘極結構110A及閘極結構110B可設置於S/D區108A、S/D區108B及S/D區108C上。保護層114可設置於閘極結構110B的一部分上。導電板120可設置於保護層114上。S/D區108A可包括一或多個S/D接觸結構128A。S/D區108B可包括一或多個S/D接觸結構128E。S/D區108C可包括一或多個S/D接觸結構128D。閘極結構110A可包括一或多個閘極接觸結構128B。閘極結構110B可包括一或多個閘極接觸結構128F。導電板120可包括一或多個導電板接觸結構128C。在一些實施例中，導電板120可包括在x方向上並排的一或多個導電板接觸結構128C。在一些實施例中，如圖1A至圖1C中所示的應變電晶體100A至100C可為如圖2中所示的應變電晶體沿線A-A’的剖視圖。
圖4是根據一些實施例的用於製作如圖1A至圖1C中所示的應變電晶體100A至100C的方法400的流程圖。出於例示目的，將參照用於製作如圖5至圖14、圖15A至圖15C、圖16A至圖16C、圖17A至圖17C、圖18A至圖18C及圖19A至圖19C中所示的應變電晶體100A至100C的實例性製作製程來闡述圖4中所示的操作。圖5至圖14、圖15A至圖15C、圖16A至圖16C、圖17A至圖17C、圖18A至圖18C及圖19A至圖19C是根據一些實施例的應變電晶體100A至100C在製作的不同階段處的剖視圖。可在方法400的各種操作之間實行附加的製作操作且為了簡單起見而省略附加的製作操作。該些附加的製作操作處於本揭露的精神及範圍內。此外，可能不需要所有操作來實行本文中提供的揭露內容。附加地，一些操作可同時實行或者以與圖4中所示次序不同的次序實行。以上闡述具有與圖1A至圖1C及圖2中的元件相同的注釋的圖5至圖14、圖15A至圖15C、圖16A至圖16C、圖17A至圖17C、圖18A至圖18C及圖19A至圖19C中的元件。應注意，方法400可能不會生成完整的應變電晶體100A至100C。因此，應理解，可在方法400之前、期間及之後提供附加的製程，且可在本文中僅簡要闡述所述一些其他製程。
參照圖4，在操作402中，在基底中植入擴散區。舉例而言，如圖5中所示，可在基底102中植入第一擴散區106及第二擴散區104。植入摻雜劑物種可為n型摻雜劑（例如P及As）或者P型摻雜劑（例如B、In、Al及Ga）。離子束能量可介於約0.5千電子伏與約15千電子伏之間。摻雜劑的劑量可介於約0.5 × 10 15個離子/平方公分與約1.5 × 10 16個離子/平方公分之間。離子束的傾斜角可介於約0°與約30°之間。離子束的扭轉角度可為靈活的。在一些實施例中，可實行植入後退火製程。
參照圖4，在操作404中，在基底中植入S/D區。舉例而言，如圖6中所示，可在基底102中植入S/D區108A至108C。S/D區108A至108C可以與參照圖5及圖4所示操作402闡述的方式類似的方式植入。用於形成S/D區108A至108C的摻雜劑的劑量可高於用於形成第一擴散區106及第二擴散區104的劑量。
參照圖4，在操作406中，在基底上形成閘極結構。舉例而言，如圖7中所示，可在基底102上形成閘極結構110A及閘極結構110B。可通過微影製程對用於形成閘極結構110A及閘極結構110B的區域進行圖案化。在一些實施例中，可通過熱氧化製程、化學氣相沈積（chemical vapor deposition，CVD）製程或物理氣相沈積（physical vapor deposition，PVD）製程來形成閘極結構110A及閘極結構110B的IO層（圖7中未示出）。可通過CVD製程或PVD製程來沈積閘極結構110A及閘極結構110B的閘極介電層109A及閘極介電層109B。可通過CVD製程、PVD製程或金屬有機化學氣相沈積（metal-organic chemical vapor deposition，MOCVD）製程來沈積閘極結構110A及閘極結構110B的WFM層（圖7中未示出）。可通過CVD製程、PVD製程或MOCVD製程來沈積閘極結構110A及閘極結構110B的金屬填充層（圖7中未示出）。
參照圖4，在操作408中，在閘極結構之上形成間隔件。舉例而言，如圖8中所示，可在閘極結構110A及閘極結構110B之上形成包括第一間隔件層112A及第二間隔件層112B的間隔件112。可通過微影製程對用於形成間隔件112的區域進行圖案化。可通過CVD製程或PVD製程來沈積第一間隔件層112A及第二間隔件層112B。在一些實施例中，可實行化學機械平坦化（chemical mechanical planarization，CMP）製程來移除多餘的第一間隔件層112A及多餘的第二間隔件層112B。在一些實施例中，可在形成S/D區108A及S/D區108B之前形成閘極結構110A及閘極結構110B以及間隔件112，且可將間隔件112用作掩蔽層以對其中可形成S/D區108A及S/D區108B的區域進行界定。在一些實施例中，由於摻雜劑的熱擴散及/或植入轟擊，S/D區108A及S/D區108B可延伸至間隔件112下方。
參照圖4，在操作410中，在基底上及閘極結構之上沈積保護層。舉例而言，如圖9中所示，可在基底102上以及閘極結構110A及110B之上沈積保護層114。可通過CVD製程或PVD製程而以毯覆方式沈積保護層114。
參照圖4，在操作412中，移除保護層的一部分。舉例而言，如圖10中所示，可移除保護層114的部分。保護層114的保留的部分可由光阻層（圖10中未示出）保護。在一些實施例中，可通過乾式蝕刻製程或濕式蝕刻製程來移除保護層114的部分。在一些實施例中，乾式蝕刻製程可包括具有以下的蝕刻劑：（i）含氧氣體；（ii）甲烷（CH 4）；（iii）含氟氣體（例如，四氟化碳（CF 4）、六氟化硫（SF 6）、二氟甲烷（CH 2F 2）、三氟甲烷（CHF 3）及/或六氟乙烷（C 2F 6））；（iv）含氯氣體（例如，氯（Cl 2）、氯仿（CHCl 3）、四氯化碳（CCl 4）及/或三氯化硼（BCl 3））；（v）含溴氣體（例如溴化氫（HBr）及/或溴仿（CHBr 3））；（vi）含碘氣體；（vii）其他合適的蝕刻氣體及/或電漿；或者其組合。在一些實施例中，濕式蝕刻製程可包括在稀釋的氫氟酸（diluted hydrofluoric acid，DHF）、氫氧化鉀（potassium hydroxide，KOH）溶液、過氧化氫（H 2O 2）、氨（NH 3）、包含氫氟酸（HF）、硝酸（HNO 3）、乙酸（CH 3COOH）或其組合的溶液中進行蝕刻。用於移除保護層114的部分的蝕刻製程可為定時蝕刻。
參照圖4，在操作414中，在S/D區及閘極結構上形成矽化物層。舉例而言，如圖11中所示，可在S/D區108A至108C、閘極結構110A以及閘極結構110B的被保護層114暴露出的一部分上形成矽化物層116。在一些實施例中，可通過CVD製程、PVD製程或原子層沈積（atomic layer deposition，ALD）製程來沈積金屬且然後進行熱退火製程來形成矽化物層116。在一些實施例中，可通過使用金屬作為植入物種的離子植入製程來形成矽化物層116。
參照圖4，在操作416中，在保護層上及閘極結構之上沈積第一絕緣層。舉例而言，如圖12中所示，可在基底102、S/D區108A至108C、矽化物層116、保護層114上、閘極結構110A及110B之上以及間隔件112之上沈積第一絕緣層118。可通過CVD製程或PVD製程而以毯覆方式沈積第一絕緣層118。
參照圖4，在操作418中，在第一絕緣層上沈積金屬層。舉例而言，如圖13中所示，可在第一絕緣層118上沈積金屬層119。可通過CVD製程、PVD製程、MOCVD製程或濺鍍製程而以毯覆方式沈積金屬層119。
參照圖4，在操作420中，在金屬層上沈積第二絕緣層。舉例而言，如圖14中所示，可在金屬層119上沈積第二絕緣層122。可通過CVD製程或PVD製程而以毯覆方式沈積第二絕緣層122。
參照圖4，在操作422中，移除第二絕緣層的一部分。舉例而言，如圖15A至圖15C中所示，可移除第二絕緣層122的部分。圖15A是如圖1A中所示的應變電晶體100A在製作製程中的操作422處的剖視圖。圖15B是如圖1B中所示的應變電晶體100B在製作製程中的操作422處的剖視圖。圖15C是如圖1C中所示的應變電晶體100C在製作製程中的操作422處的剖視圖。可通過乾式蝕刻製程或濕式蝕刻製程以與參照圖10及圖4所示操作412闡述的方式類似的方式移除第二絕緣層122的部分。在一些實施例中，一旦蝕刻到達金屬層119，金屬層119便可停止對第二絕緣層122的蝕刻。第二絕緣層122的保留的部分可由光阻層（圖15A至圖15C中未示出）保護。欲移除的第二絕緣層122的量端視裝置而定，如圖15A至圖15C中的變型中所示。
參照圖4，在操作424中，移除金屬層的一部分以形成導電板。舉例而言，如圖16A至圖16C中所示，可移除金屬層119的部分，以形成導電板120。圖16A是如圖1A中所示的應變電晶體100A在製作製程中的操作424處的剖視圖。圖16B是如圖1B中所示的應變電晶體100B在製作製程中的操作424處的剖視圖。圖16C是如圖1C中所示的應變電晶體100C在製作製程中的操作424處的剖視圖。可通過乾式蝕刻製程或濕式蝕刻製程以與參照圖10及圖4所示操作412闡述的方式類似的方式移除金屬層119的部分。金屬層119的保留下來以形成導電板120的部分可受到第二絕緣層122的保護。欲移除的金屬層119的量端視裝置而定，例如圖16A至圖16C中的變型中所示。
參照圖4，在操作426中，在第一絕緣層及第二絕緣層上沈積ESL。舉例而言，如圖17A至圖17C中所示，可在第一絕緣層118及第二絕緣層122上沈積ESL 124。圖17A是如圖1A中所示的應變電晶體100A在製作製程中的操作426處的剖視圖。圖17B是如圖1B中所示的應變電晶體100B在製作製程中的操作426處的剖視圖。圖17C是如圖1C中所示的應變電晶體100C在製作製程中的操作426處的剖視圖。可通過CVD製程或PVD製程而以毯覆方式沈積ESL 124。
參照圖4，在操作428中，在ESL上沈積ILD層。舉例而言，如圖18A至圖18C中所示，可在ESL 124上沈積ILD層126。圖18A是如圖1A中所示的應變電晶體100A在製作製程中的操作428處的剖視圖。圖18B是如圖1B中所示的應變電晶體100B在製作製程中的操作428處的剖視圖。圖18C是如圖1C中所示的應變電晶體100C在製作製程中的操作428處的剖視圖。可通過CVD製程或PVD製程而以毯覆方式沈積ILD層126。在一些實施例中，可實行CMP製程以移除多餘的ILD層126且對ILD層126的頂表面進行平坦化。
參照圖4，在操作430中，在ILD層中形成接觸結構。舉例而言，如圖19A至圖19C中所示，可在ILD層126中形成S/D接觸結構128A、S/D接觸結構128D、閘極接觸結構128B以及導電板接觸結構128C。圖19A是如圖1A中所示的應變電晶體100A在製作製程中的操作430處的剖視圖。圖19B是如圖1B中所示的應變電晶體100B在製作製程中的操作430處的剖視圖。圖19C是如圖1C中所示的應變電晶體100C在製作製程中的操作430處的剖視圖。可通過乾式蝕刻製程或濕式蝕刻製程以與參照圖10及圖4所示操作412所述的方式類似的方式在ILD層126中形成接觸結構開口（圖19A至圖19C中未示出）。可通過微影製程來對用於形成接觸結構開口的區域進行界定。在一些實施例中，可通過CVD製程或ALD製程在接觸結構開口中形成障壁層（圖19A至圖19C中未示出）。可通過濺鍍製程、電鍍製程、PVD製程、CVD製程、電漿增強型化學氣相沈積（plasma-enhanced chemical vapor deposition，PECVD）製程或MOCVD製程在接觸結構開口中形成S/D接觸結構128A、S/D接觸結構128D、閘極接觸結構128B以及導電板接觸結構128C。
本揭露提供具有積體導電板（例如，導電板120）的實例性應變LDMOSFET（例如，應變電晶體100A至100C）及製作應變LDMOSFET的實例性方法（例如，方法400）。可在基底（例如，基底102）中植入第一擴散區（例如，第一擴散區106）及較第一擴散區長的第二擴散區（例如，第二擴散區104）。可在基底中植入源極/汲極（S/D）區（例如，S/D區108A至108C）。可在基底上形成閘極結構（例如，閘極結構110A及110B）以及間隔件（例如，間隔件112）。可在S/D區及閘極結構的部分上形成矽化物層（例如，矽化物層116）。可在第二擴散區上及閘極結構的一部分之上形成保護層（例如，保護層114）。可在保護層上、S/D區上、矽化物層上、閘極結構之上以及間隔件之上形成第一絕緣層（例如，第一絕緣層118）。可在第一絕緣層上形成導電板。導電板的第一部分可在保護層的水平部分之上在側向上延伸。導電板的第二部分可在保護層的覆蓋閘極結構的側壁的側壁部分之上延伸。導電板的第三部分可在保護層的位於閘極結構的頂表面上方的另一水平部分之上在側向上延伸。可在導電板上形成第二絕緣層（例如，第二絕緣層122）。第二絕緣層的第一端部可與導電板的第一端部實質上對準。第二絕緣層的第二端部可與導電板的第二端部實質上對準。可在第一絕緣層及第二絕緣層上形成蝕刻停止層（ESL）（例如，ESL 124）。可在ESL上形成ILD層（例如，ILD層126）。可在ILD層內形成接觸結構（例如，S/D接觸結構128A、S/D接觸結構128D、閘極接觸結構128B以及導電板接觸結構128C）。
導電板可在導電板與第二擴散區之間引起RESURF電場。RESURF電場可在第二擴散區中產生耗盡區，此可增大LDMOSFET的崩潰電壓。由於導電板位於ILD層下方，因此導電板使崩潰電壓增大的效果不受ILD層厚度的影響。導電板與第二擴散區隔開由保護層的厚度及第一絕緣層的厚度所控制的距離。相較於與ILD層厚度，此距離更小，例如，在一些實施例中，介於約30奈米與約100奈米之間。因此，可增大RESURF電場強度且導電板使崩潰電壓增大的效果可更大。導電板可增大崩潰電壓，以滿足高電壓功率裝置的更高的功率/電壓位準需求。可通過改變保護層的厚度及第一絕緣層的厚度來控制RESURF電場強度及崩潰電壓。
導電板亦可在LDMOSFET的漂移區中引起壓縮應變/應力，且在LDMOSFET的通道區中引起壓縮及/或拉伸應變/應力。舉例而言，在一些實施例中，導電板可在漂移區及通道區中引起介於約0.1吉帕斯卡與約3吉帕斯卡之間的壓縮及/或拉伸應力。漂移區及通道區中的應變及應力可增大載子遷移率，例如電子遷移率及電洞遷移率。增大的載子遷移率可降低通道區電阻及漂移區電阻，此可有助於降低導通電阻。降低的導通電阻可減少功率損耗且改善功率轉換效率。此外，可將增大崩潰電壓且降低導通電阻的導電板整合至LDMOSFET的製作中。此種整合可減少製作複雜性、製作高電壓電晶體的週期時間及成本。
在一些實施例中，一種半導體結構包括：閘極結構，設置於基底的擴散區上；保護層，與擴散區接觸且覆蓋閘極結構的側壁及閘極結構的頂表面的一部分；以及第一絕緣層，與閘極結構及保護層接觸。所述半導體結構更包括：導電板，與第一絕緣層接觸，其中導電板的第一部分在保護層的水平部分之上在側向上延伸，且其中導電板的第二部分在保護層的覆蓋閘極結構的側壁的側壁部分之上延伸。所述半導體結構更包括與導電板接觸的第二絕緣層。
在一些實施例中，一種半導體結構包括電晶體結構，其中電晶體結構包括：第一擴散區，包括第一源極/汲極（S/D）區；第二擴散區，較第一擴散區長且包括第二S/D區；閘極結構，設置於第一擴散區及第二擴散區上；以及間隔件，設置於閘極結構上。所述半導體結構更包括：第一氧化物層，與第二擴散區接觸且覆蓋間隔件及閘極結構的頂表面的一部分；以及第二氧化物層，與第一S/D區及所述第二S/D區、閘極結構及第一氧化物層接觸。所述半導體結構更包括與第二氧化物層接觸金屬層，其中金屬層的第一部分在第一氧化物層的水平部分之上在側向上延伸，且其中金屬層的第二部分在第一氧化物層的覆蓋間隔件的側壁部分之上延伸。
在一些實施例中，一種形成半導體結構的方法包括：在基底的擴散區上形成閘極結構；在閘極結構上形成間隔件；以及形成保護層，以與擴散區接觸且覆蓋間隔件以及閘極結構的頂表面的一部分。所述方法更包括：沈積第一絕緣層，以與閘極結構及保護層接觸；以及形成與第一絕緣層接觸的導電板，其中導電板的第一部分在保護層的水平部分之上在側向上延伸，且其中導電板的第二部分在保護層的覆蓋間隔件的側壁部分之上延伸。所述方法更包括形成與導電板接觸的第二絕緣層。
應理解，實施方式部分而非發明摘要旨在用於解釋申請專利範圍。發明摘要可陳述發明人所設想的本揭露的一或多個但並非所有可能的實施例，且因此，並不旨在以任何方式限制所附申請專利範圍。
前述揭露概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替、及變更。
100A、100B、100C:應變電晶體 102:基底 104:第二擴散區 106:第一擴散區 108A、108B、108C:S/D區 109A、109B:閘極介電層 110A、110B:閘極結構 111A、111B:閘極電極 112:間隔件 112A:第一間隔件層 112B:第二間隔件層 114:保護層 116:矽化物層 118:第一絕緣層 119:金屬層 120:導電板 122:第二絕緣層 124:蝕刻停止層（ESL） 126:層間介電（ILD）層 128A、128D:S/D接觸結構 128B、128F:閘極接觸結構 128C:導電板接觸結構 130A:低電壓電晶體 130B:高電壓電晶體 400:方法 402、404、406、408、410、412、414、416、418、420、422、424、426、428、430:操作 A-A’:線 H1、H2:深度 H3、H4、H5、H6:厚度 W1、W2、W3、W4、W5、W6、W7:寬度 x、y、z:方向
結合結附圖閱讀以下詳細說明會最佳地理解本揭露的態樣。 圖1A至圖1C示出根據一些實施例的具有導電板的應變電晶體的剖視圖。 圖2示出根據一些實施例的具有導電板的應變電晶體的俯視圖。 圖3是根據一些實施例的崩潰電壓相對於導電板與擴散區之間的距離的曲線圖。 圖4是根據一些實施例的用於製作具有導電板的應變電晶體的方法的流程圖。 圖5至圖14、圖15A至圖15C、圖16A至圖16C、圖17A至圖17C、圖18A至圖18C及圖19A至圖19C示出根據一些實施例的具有導電板的應變電晶體在其製作製程的各個階段處的剖視圖。
100A:應變電晶體
102:基底
104:第二擴散區
106:第一擴散區
108A、108B、108C:S/D區
109A、109B:閘極介電層
110A、110B:閘極結構
111A、111B:閘極電極
112:間隔件
112A:第一間隔件層
112B:第二間隔件層
114:保護層
116:矽化物層
118:第一絕緣層
120:導電板
122:第二絕緣層
124:蝕刻停止層(ESL)
126:層間介電(ILD)層
128A、128D:S/D接觸結構
128B:閘極接觸結構
128C:導電板接觸結構
130A:低電壓電晶體
130B:高電壓電晶體
H1、H2:深度
H3、H4、H5、H6:厚度
W1、W2、W3、W4、W5:寬度
x、y、z:方向

Claims (20)

  1. 一種半導體結構，包括： 閘極結構，設置於基底的擴散區上； 保護層，與所述擴散區接觸且覆蓋所述閘極結構的側壁及所述閘極結構的頂表面的一部分； 第一絕緣層，與所述閘極結構及所述保護層接觸； 導電板，與所述第一絕緣層接觸，其中所述導電板的第一部分在所述保護層的水平部分之上在側向上延伸，且其中所述導電板的第二部分在所述保護層的覆蓋所述閘極結構的所述側壁的側壁部分之上延伸；以及 第二絕緣層，與所述導電板接觸。
  2. 如請求項1所述的半導體結構，其中所述基底包括位於所述閘極結構下方且較所述擴散區短的另一擴散區，其中所述擴散區及所述另一擴散區包括源極/汲極（S/D）區，其中所述擴散區包含具有第一濃度的第一摻雜劑，其中所述另一擴散區包含具有第二濃度的第二摻雜劑，所述第二摻雜劑與所述第一摻雜劑相反，且其中所述源極/汲極區包含具有較所述第二濃度高的第三濃度的所述第二摻雜劑。
  3. 如請求項1所述的半導體結構，其中所述擴散區包括含有第一矽化物層的源極/汲極區，且其中所述閘極結構包括第二矽化物層，所述半導體結構更包括： 間隔件，夾置於所述閘極結構與所述保護層之間； 導電板接觸結構，與所述導電板接觸； 源極/汲極接觸結構，與所述第一矽化物層接觸；以及 閘極接觸結構，與所述第二矽化物層接觸。
  4. 如請求項1所述的半導體結構，其中所述導電板的第三部分在所述保護層的位於所述閘極結構的所述頂表面的所述一部分上方的另一水平部分之上在側向上延伸。
  5. 如請求項1所述的半導體結構，其中所述導電板與所述擴散區隔開介於約30奈米與約100奈米之間的距離。
  6. 如請求項1所述的半導體結構，其中所述導電板包含氮化鈦（TiN）、氮化鉭（TaN）、鈦（Ti）、鉭（Ta）、鎢（W）、鈷（Co）、銅（Cu）及其組合。
  7. 如請求項1所述的半導體結構，其中所述導電板具有介於約10奈米與約50奈米之間的厚度。
  8. 如請求項1所述的半導體結構，其中所述導電板的所述第二部分包括覆蓋所述第一絕緣層的彎曲部分的彎曲側壁。
  9. 如請求項1所述的半導體結構，其中所述第二絕緣層的第一端部與所述導電板的第一端部實質上對準，且其中所述第二絕緣層的第二端部與所述導電板的第二端部實質上對準。
  10. 如請求項1所述的半導體結構，其中所述第二絕緣層包括覆蓋所述導電板的所述第二部分的彎曲側壁。
  11. 一種半導體結構，包括： 電晶體結構，包括： 第一擴散區，包括第一源極/汲極（S/D）區； 第二擴散區，較所述第一擴散區長且包括第二源極/汲極區； 閘極結構，設置於所述第一擴散區及所述第二擴散區上；以及 間隔件，設置於所述閘極結構上； 第一氧化物層，與所述第二擴散區接觸且覆蓋所述間隔件及所述閘極結構的頂表面的一部分； 第二氧化物層，與所述第一源極/汲極區及所述第二源極/汲極區、所述閘極結構及所述第一氧化物層接觸；以及 金屬層，與所述第二氧化物層接觸，其中所述金屬層的第一部分在所述第一氧化物層的水平部分之上在側向上延伸，且其中所述金屬層的第二部分在所述第一氧化物層的覆蓋所述間隔件的側壁部分之上延伸。
  12. 如請求項11所述的半導體結構，其中所述第一擴散區包含具有第一濃度的第一摻雜劑，其中所述第二擴散區包含具有第二濃度的第二摻雜劑，所述第二摻雜劑與所述第一摻雜劑相反，且其中所述第一源極/汲極區及所述第二源極/汲極區包含具有較所述第二濃度高的第三濃度的所述第二摻雜劑。
  13. 如請求項11所述的半導體結構，其中所述金屬層與所述第二擴散區隔開介於約30奈米與約100奈米之間的距離，且其中所述金屬層具有介於約10奈米與約50奈米之間的厚度。
  14. 如請求項11所述的半導體結構，其中所述導電板包含氮化鈦（TiN）、氮化鉭（TaN）、鈦（Ti）、鉭（Ta）、鎢（W）、鈷（Co）、銅（Cu）及其組合。
  15. 如請求項11所述的半導體結構，其中所述金屬層的第三部分在所述第一氧化物層的位於所述閘極結構的所述頂表面的所述一部分上方的另一水平部分之上在側向上延伸，且其中所述金屬層的所述第二部分包括覆蓋所述第二氧化物層的彎曲部分的彎曲側壁。
  16. 如請求項11所述的半導體結構，其中所述閘極結構、所述第一源極/汲極區以及所述第二源極/汲極區包括矽化物層，所述半導體結構更包括： 第三氧化物層，與所述金屬層接觸，其中所述第三氧化物層的第一端部與所述金屬層的第一端部實質上對準，且其中所述第三氧化物層的第二端部與所述金屬層的第二端部實質上對準； 蝕刻停止層（ESL），與所述第二氧化物層及所述第三氧化物層接觸; 層間介電（ILD）層，設置於所述蝕刻停止層上；以及 接觸結構，與所述金屬層及所述矽化物層接觸。
  17. 一種形成半導體結構的方法，包括： 在基底的擴散區上形成閘極結構； 在所述閘極結構上形成間隔件； 形成保護層，以與所述擴散區接觸且覆蓋所述間隔件以及所述閘極結構的頂表面的一部分； 沈積第一絕緣層，以與所述閘極結構及所述保護層接觸； 形成導電板，以與所述第一絕緣層接觸，其中所述導電板的第一部分在所述保護層的水平部分之上在側向上延伸，且其中所述導電板的第二部分在所述保護層的覆蓋所述間隔件的側壁部分之上延伸；以及 形成第二絕緣層，以與所述導電板接觸。
  18. 如請求項17所述的形成半導體結構的方法，其中形成所述導電板包括： 在所述第一絕緣層上沈積包含氮化鈦（TiN）、氮化鉭（TaN）、鈦（Ti）、鉭（Ta）、鎢（W）、鈷（Co）、銅（Cu）及其組合的金屬層；以及 移除所述金屬層的一部分。
  19. 如請求項17所述的形成半導體結構的方法，其中形成所述保護層及沈積所述第一絕緣層包括形成具有介於約30奈米與約100奈米之間的組合厚度的所述保護層與所述第一絕緣層。
  20. 如請求項17所述的形成半導體結構的方法，更包括： 在所述第一絕緣層及所述第二絕緣層上沈積蝕刻停止層（ESL）； 在所述蝕刻停止層上形成層間介電（ILD）層；以及 形成穿過所述層間介電層、所述蝕刻停止層、所述第二絕緣層且與所述導電板接觸的導電板接觸結構。
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