CN113745223A - 半导体器件及其形成方法 - Google Patents

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Abstract

在一个实施例中，半导体器件包括：第一鳍部，从衬底延伸；第二鳍部，从衬底延伸；栅极间隔件，位于第一鳍部和第二鳍部上方；栅极电介质，具有第一部分、第二部分、和第三部分，第一部分沿着第一鳍部的第一侧壁延伸，第二部分沿着第二鳍部的第二侧壁延伸，第三部分沿着栅极间隔件的第三侧壁延伸，第三部分和第一部分形成第一锐角，第三部分和第二部分形成第二锐角；以及栅电极，位于栅极电介质上。本申请的实施例还涉及形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件使用于各种电子应用中，诸如例如个人计算机、手机、数码相机、和其他电子设备。半导体器件通常通过以下方式制造：在半导体衬底上方顺序地沉积材料的绝缘或者介电层、导电层、和半导体层，并且使用光刻来图案化各种材料层，以在其上形成电路组件和元件。
半导体工业通过不断减小最小部件尺寸来持续提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成至给定区域中。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一鳍部，从衬底延伸；第二鳍部，从所述衬底延伸；栅极间隔件，位于所述第一鳍部和所述第二鳍部上方；栅极电介质，具有第一部分、第二部分、和第三部分，所述第一部分沿着所述第一鳍部的第一侧壁延伸，所述第二部分沿着所述第二鳍部的第二侧壁延伸，所述第三部分沿着所述栅极间隔件的第三侧壁延伸，所述第三部分和所述第一部分形成第一锐角，所述第三部分和所述第二部分形成第二锐角；以及栅电极，位于所述栅极电介质上。
本申请的另一些实施例提供了一种半导体器件，包括：第一鳍部，从衬底延伸；第一栅极间隔件，位于所述第一鳍部上方；第二栅极间隔件，位于所述第一鳍部上方；栅极电介质，位于所述第一栅极间隔件和所述第二栅极间隔件之间，所述栅极电介质包括掺杂有偶极子感应元素的介电材料，所述栅极电介质具有第一拐角部分、第二拐角部分、和中间部分，所述第一拐角部分邻接所述第一栅极间隔件，所述第二拐角部分邻接所述第二栅极间隔件，所述中间部分在所述第一拐角部分和所述第二拐角部分之间沿着所述第一鳍部延伸，所述第一拐角部分和所述第二拐角部分具有所述偶极子感应元素的第一浓度，所述中间部分具有所述偶极子感应元素的第二浓度，所述第二浓度小于所述第一浓度；以及栅电极，位于所述栅极电介质上。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在鳍部的沟道区上方形成伪栅极；邻接所述伪栅极形成栅极间隔件；使所述伪栅极凹进，以暴露所述栅极间隔件的侧壁；实施间隔件处理工艺，所述间隔件处理工艺使所述栅极间隔件的所述侧壁朝向彼此弯曲；去除所述伪栅极的剩余部分，以暴露所述沟道区；以及在所述沟道区和所述栅极间隔件的所述侧壁上形成栅极电介质。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了在三维视图中的FinFET的示例；
图2至图19B是根据一些实施例的FinFET的制造中的中间阶段的各个视图。
图20A、图20B和图20C是根据一些实施例的蚀刻步骤的结果的各个3D图和截面图。
图21A、图21B和图21C是根据一些实施例的由图20A至图20C的蚀刻步骤形成的结构的各个3D图和截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各个实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例，将伪栅极凹进，并且在沿着伪栅极的侧壁延伸的栅极间隔件上实施间隔件处理工艺。间隔件处理工艺使得栅极间隔件在自顶向下的视图中弯曲。然后，将伪栅极去除，并且用金属栅极替代。增加栅极间隔件的弯曲度可以使金属栅极的材料更充分地沉积。可以避免在金属栅极周围形成间隙或者空隙，从而减小FinFET的栅极电阻(Rg)。
图1示出了根据一些实施例的在三维视图中的简化的鳍式场效应晶体管(FinFET)的示例。为了图示清楚，省略了FinFET的一些其他部件(下面讨论)。所示的FinFET可以以作为例如一个晶体管或者多个晶体管(例如两个晶体管)来操作的方式进行电连接或者连接。
FinFET包括从衬底50延伸的鳍部52。浅沟槽隔离(STI)区56设置在衬底50上方，并且鳍部52在相邻的STI区56之上和之间凸出。虽然STI区56描述/示出为与衬底50分隔开，但是如本文所使用的术语“衬底”可以用于仅指半导体衬底或者用于指包括隔离区的半导体衬底。另外，虽然鳍部52示出为衬底50的单一连续材料，但是鳍部52和/或衬底50可以包括单一材料或者多种材料。在上下文中，鳍部52指的是在相邻的STI区56之间延伸的部分。
栅极电介质112沿着鳍部52的侧壁，并且位于鳍部52的顶面上方，而栅电极114位于栅极电介质112上方。源极/漏极区88相对于栅极电介质112和栅电极114而设置在鳍部52的相对侧中。栅极间隔件82将源极/漏极区88与栅极电介质112和栅电极114分隔开。层间电介质(ILD)92设置在源极/漏极区88和STI区56上方。在形成多个晶体管的实施例中，源极/漏极区88可以在各种晶体管之间共享。在一个晶体管由多个鳍部52形成的实施例中，相邻的源极/漏极区88，例如通过经由外延生长来合并源极/漏极区88、或者通过用相同的源极/漏极接触件来连接源极/漏极区88，可以进行电连接。
图1进一步示出了几个参考截面。截面A-A沿着鳍部52的纵向轴线，并且沿着例如FinFET的源极/漏极区88之间的电流流动的方向。截面B-B垂直于截面A-A，并且沿着栅电极114的纵向轴线，并且沿着例如垂直于FinFET的源极/漏极区88之间的电流流动方向的方向。截面D-D平行于截面B-B，并且延伸穿过FinFET的源极/漏极区88。为了清楚起见，后续附图参考这些参考截面。
图2至图19B是根据一些实施例的FinFET的制造中的中间阶段的各个视图。图2和图3是三维视图。图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图16D、图17A、图18A、和图19A是沿着图1中的参考截面A-A示出的截面图，不同之处在于示出了三个栅极结构。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、和图19B是沿着图1中的参考截面B-B示出的截面图，不同之处仅在于示出了两个鳍部52。图7C和图7D是沿着图1中的参考截面D-D示出的截面图，不同之处仅在于示出了两个鳍部52。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如用p型或者n型掺杂剂)或者是未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或者玻璃衬底的衬底上。也可以使用其他衬底，例如多层衬底或者梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或其组合。
衬底50具有n型区50N和p型区50P。n型区50N可以用于形成诸如NMOS晶体管的n型器件，例如n型FinFET。p型区50P可以用于形成诸如PMOS晶体管的p型器件，例如p型FinFET。n型区50N可以与p型区50P物理地分隔开，并且任何数量的器件部件(例如其他有源器件、掺杂区、隔离结构等)可以设置在n型区50N和p型区50P之间。
在衬底50中形成鳍部52。鳍部52是半导体条带。在一些实施例中，鳍部52可以通过在衬底50中蚀刻沟槽而形成在衬底50中。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
鳍部可以通过任何合适的方法进行图案化。例如，可以使用一种或者多种光刻工艺，包括双重图案化工艺或者多重图案化工艺，来图案化鳍部52。通常，双重图案化或者多重图案化工艺结合光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方，并且使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后将牺牲层去除，之后可以使用所剩的间隔件来图案化鳍部。在一些实施例中，掩模(或其他层)可以保留在鳍部52上。
在衬底50上方和相邻的鳍部52之间形成STI区56。作为用以形成STI区56的示例，绝缘材料可以形成在衬底50上方和相邻的鳍部52之间。绝缘材料可以是诸如氧化硅的氧化物、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如CVD基的材料沉积在远程等离子体系统中并且进行后固化以使其转变为另一种诸如氧化物的材料)等、或其组合来形成。可以使用由任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成了绝缘材料，就可以实施退火工艺。在一个实施例中，绝缘材料形成为使得过量的绝缘材料覆盖鳍部52。虽然STI区56示出为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以沿着衬底50和鳍部52的表面首先形成衬垫(未示出)。之后，诸如以上所描述的那些填充材料可以形成在衬垫上方。然后，去除工艺施加至绝缘材料，以去除鳍部52上方的过量的绝缘材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀工艺、其组合等的平坦化工艺。平坦化工艺暴露鳍部52，使得在平坦化工艺完成之后，鳍部52的顶面和绝缘材料共面(在工艺变化之内)。在掩模保留在鳍部52上的实施例中，平坦化工艺可以暴露掩模或者去除掩模，以使得在平坦化工艺完成之后，掩模或者鳍部52的顶面分别与绝缘材料共面(在工艺变化之内)。将绝缘材料凹进，以形成STI区56。然后，使绝缘材料凹进为使得在n型区50N和p型区50P中的鳍部52的上部从相邻的STI区56之间凸出。另外，STI区56的顶面可以具有如所示出的平坦面、凸面、凹面(例如凹陷)、或其组合。STI区56的顶面可以通过适当的蚀刻形成为平坦的、凸的、和/或凹的。STI区56可以使用可接受的蚀刻工艺、例如对绝缘材料的材料具有选择性的蚀刻工艺(例如蚀刻绝缘材料的材料的速率快于蚀刻鳍部52的材料的速率)来进行凹进。例如可以使用利用例如稀释的氢氟(dHF)酸的氧化物去除。
关于图2所描述的工艺仅仅是鳍部52可以如何形成的一个示例。在一些实施例中，鳍部52可以通过外延生长工艺形成。例如，介电层可以形成在衬底50的顶面上方，并且沟槽可以蚀刻穿过介电层，以暴露出下面的衬底50。同质外延结构可以在沟槽中外延地生长，并且介电层可以凹进为使得同质外延结构从介电层凸出，以形成鳍部。另外，在一些实施例中，异质外延结构可以用于鳍部52。例如，可以将鳍部52凹进，并且可以使不同于鳍部52的材料在凹进的材料上方外延地生长。在这样的实施例中，鳍部52包括凹进的材料以及设置在凹进的材料上方的外延生长的材料。在另一个实施例中，介电层可以形成在衬底50的顶面上方，并且沟槽可以蚀刻穿过介电层。然后，异质外延结构可以使用与衬底50不同的材料在沟槽中外延地生长，并且介电层可以凹进为使得异质外延结构从介电层凸出，以形成鳍部52。在同质外延或者异质外延结构外延地生长的一些实施例中，外延生长材料可以在生长期间进行原位掺杂，这可以避免先前和随后的注入，尽管原位和注入掺杂可以一起使用。
更进一步，在n型区50N(例如NMOS区)中外延生长的材料不同于在p型区50P(例如PMOS区)中外延生长的材料可能是有利的。在各个实施例中，鳍部52的上部可以通过硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯的或者基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等来形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、铟铝砷化物、锑化镓、锑化铝、磷化铝、磷化镓等。
另外，可以在鳍部52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，p型阱可以形成在n型区50N中，而n型阱可以形成在p型区50P中。在一些实施例中，p型阱或者n型阱形成在n型区50N和p型区50P两者中。
在具有不同阱类型的实施例中，用于n型区50N和p型区50P的不同注入步骤可以使用光刻胶和/或其他掩模(未示出)来实现。例如，光刻胶可以形成在n型区50N中的鳍部52和STI区56上方。光刻胶进行图案化，以暴露p型区50P。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光刻胶进行了图案化，就在p型区50P中实施n型杂质注入，并且光刻胶可以用作掩模，以基本上防止n型杂质注入至n型区50N中。n型杂质可以是注入至该区域中的磷、砷、锑等，其浓度等于或者小于约1018cm-3，例如在约1016cm-3至约1018cm-3的范围内。在注入之后，光刻胶例如通过可接受的灰化工艺去除。
在p型区50P的注入之后，光刻胶形成在p型区50P中的鳍部52和STI区56上方。对光刻胶进行图案化，以暴露n型区50N。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦对光刻胶进行了图案化，就可以在n型区50N中实施p型杂质注入，并且光刻胶可以用作掩模，以基本上防止p型杂质注入至p型区50P中。p型杂质可以是注入至该区域中的硼、氟化硼、铟等，其浓度等于或者小于1018cm-3，例如在约1016cm-3至约1018cm-3的范围内。在注入之后，光刻胶可以例如通过可接受的灰化工艺去除。
在n型区50N和p型区50P的注入之后，可以实施退火，以修复注入损坏并且激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍部的生长材料可以在生长期间进行原位掺杂，这可以避免注入，尽管原位和注入掺杂可以一起使用。
在图3中，在鳍部52上形成伪介电层62。伪介电层62可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或者热生长。伪栅极层64形成在伪介电层62上方，并且掩模层66形成在伪栅极层64上方。伪栅极层64可以沉积在伪介电层62上方，然后例如通过CMP进行平坦化。掩模层66可以沉积在伪栅极层64上方。伪栅极层64可以是导电的或者非导电的材料，并且可以是选自包括非晶硅、多晶硅(polycrystalline-silicon)(多晶硅)、多晶硅-锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、和金属的组。伪栅极层64可以通过物理气相沉积(PVD)、CVD、溅射沉积、或者用于沉积所选材料的其他技术来沉积。伪栅极层64可以由其他材料制成，这些材料对隔离区(例如STI区56和/或伪介电层62)的蚀刻具有高的蚀刻选择性。掩模层66可以包括例如氮化硅、氮氧化硅等的一层或者多层。在该示例中，单个伪栅极层64和单个掩模层66形成在n型区50N和p型区50P上。在所示的实施例中，伪介电层62覆盖STI区56，在STI区56上方、以及伪栅极层64和STI区56之间延伸。在另一个实施例中，伪介电层62仅覆盖鳍部52。
在图4中，掩模层66可以使用可接受的光刻和蚀刻技术进行图案化，以形成掩模76。然后，掩模76的图案可以转移至伪栅极层64，以形成伪栅极74。在一些实施例中，掩模76的图案也通过可接受的蚀刻技术转移至伪介质层62，以形成伪电介质72。伪栅极74覆盖鳍部52的相应的沟道区58。掩模76的图案可以用于将伪栅极74中的每一个与相邻的伪栅极74物理地分隔开。伪栅极74还可以具有基本垂直于鳍部52的长度方向的长度方向。
图5是根据一些实施例的FinFET的自顶向下的视图。为了图示的清楚起见，省略了一些部件。根据各个实施例，鳍部52形成在鳍部组52G中。每个鳍部组52G包括以第一距离S1间隔开的鳍部52，而鳍部组52G以第二距离S2间隔开，其中第二距离S2大于第一距离S1。鳍部组52G可以包括任何期望数量的鳍部52，例如两个鳍部52、三个鳍部52等。诸如晶体管的器件可以由多个鳍部52形成，例如由鳍部组52G的一些或者全部的鳍部52形成。形成有鳍部组52G的区域(例如包括鳍52的区域)可以称为密集区50D，而鳍部组52G之间的区域(例如没有鳍部的区域)可以称为稀疏区50S。稀疏区50S中的每一个设置在两个密集区50D(例如两个鳍部组52G)之间。
伪栅极74随后将替换成用于FinFET的诸如金属栅极的替换栅极。替换栅极的工艺包括：进行蚀刻以去除伪栅极74的材料，以及进行沉积以形成替换栅极的材料。随着技术比例的缩小，在密集区50D(例如，具有小的鳍部至鳍部间距的那些区域)中实施蚀刻和沉积越来越具有挑战性。结果，相邻的鳍部组52G的鳍部52之间的伪栅极74的部分比鳍部组52G的鳍部52之间的伪栅极74的部分更容易替换。换句话说，稀疏区50S中的伪栅极部分74S比密集区50D中的伪栅极部分74D更容易替换。如将在下面更详细地讨论的，用于替换伪栅极74的工艺包括间隔件处理过程，其有助于密集区50D中的伪栅极部分74D的替换。
图6A至图19B示出了实施例器件的制造中的各种附加步骤。图6A、图6B、图7A、图7B、图7C、图7D、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图16D、图17A、图17B、图18A、图18B、图19A、和图19B是示出n型区50N和p型区50P中的任一个中的部件的截面图。例如，所示的结构可以适用于n型区50N和p型区50P两者。在相应的每个附图的正文中描述了n型区50N和p型区50P的结构中的差异(如果有的话)。图6C、图11C、图15C、和图16C是自顶向下的视图，其示出了图5的区域10的详细视图，包括稀疏区50S和相邻的密集区50D两者中的部件。
在图6A和图6B中，栅极间隔件82形成在伪栅极74和掩模76的侧壁上。栅极间隔件82可以通过共形地沉积一种或者多种绝缘材料并且随后蚀刻绝缘材料来形成。(一些)绝缘材料可以通过诸如氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、其组合等的低k介电材料来形成，其可以通过诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等的共形沉积工艺来形成。(一些)绝缘材料在进行蚀刻时具有留在伪栅极74和掩模76的侧壁上的部分(因此形成栅极间隔件82)。在蚀刻之后，栅极间隔件82可以具有直的侧壁(如图所示)或者可以具有弯曲的侧壁(未示出)。
根据各个实施例，栅极间隔件82各自包括多层，例如第一间隔件层80A和第二间隔件层80B。在一些实施例中，第一间隔件层80A和第二间隔件层80B各自通过碳氮氧化硅(例如SiOxNyC1-x-y，其中x和y在0至1的范围内)形成。在一些实施例中，第一间隔件层80A的碳氮氧化硅与第二间隔件层80B的碳氮氧化硅具有不同的组成。
在栅极间隔件82的形成的期间或者之后，可以实施用于轻掺杂的源极/漏极(LDD)区86的注入。在具有不同器件类型的实施例中，类似于先前所讨论的用于阱的注入，诸如光刻胶的掩模可以形成在n型区50N上方，同时暴露p型区50P，并且适当类型(例如p型)的杂质可以注入至p型区50P中的暴露的鳍部52中。然后掩模可以去除。随后，诸如光刻胶的掩模可以形成在p型区50P上方，同时暴露n型区50N，并且适当类型的杂质(例如n型)可以注入至n型区50N中的暴露的鳍部52中。然后掩模可以去除。n型杂质可以是先前所讨论的任何n型杂质，p型杂质可以是先前所讨论的任何p型杂质。LDD区86可以具有约1015cm-3至约1019cm-3的范围内的杂质浓度。退火可以用于修复注入损坏，并且用于激活所注入的杂质。
参考图6C，示出了自顶向下的视图中的伪栅极74的轮廓形状。图6C是沿着图4中的参考截面CC示出的，以便更具体地示出鳍部52之间的伪栅极74的特征。在伪栅极74的图案化期间，图案负载效应会导致靠近鳍部52的伪栅极74的部分的侧壁比远离鳍部52的伪栅极74的部分的侧壁蚀刻得更少。伪栅极74因此在自顶向下的视图中具有弯曲的轮廓形状，从而使得靠近鳍部52的伪栅极74的部分比远离鳍部52的伪栅极74的部分具有更大的宽度W1。当需要具有小沟道长度的器件时，宽度W1可以在约5nm至约20nm的范围内，当需要具有大沟道长度的器件时，宽度W1可以在约20nm至约150nm的范围内。一对鳍部52之间的伪栅极74的每个部分在与鳍部52等距的点处具有最小宽度W1。
还示出了自顶向下的视图中的栅极间隔件82的轮廓形状。栅极间隔件82沿着伪栅极74的侧壁成对地形成。因此，栅极间隔件82在自顶向下的视图中也具有弯曲的轮廓形状，从而使得远离鳍部52的栅极间隔件82的部分向内朝向彼此弯曲距离D1，该距离从靠近鳍部52的栅极间隔件82的部分测量。距离D1可以在约0.5nm至约5nm的范围内。由于向内弯曲，栅极间隔件82的侧壁各自与平行于鳍部52的侧壁的平面形成锐角θ1。角度θ1可以在约45度至约85度的范围内。
在所示出的实施例中，稀疏区50S中的伪栅极部分74S与密集区50D中的伪栅极部分74D具有相同的宽度W1，并且稀疏区50S中的栅极间隔件部分82S与密集区50D中的栅极间隔件部分82D向内弯曲相同的距离D1。在另一个实施例中，稀疏区50S中的伪栅极部分74S与密集区50D中的伪栅极部分74D具有不同的宽度，并且稀疏区50S中的栅极间隔件部分82S与密集区50D中的栅极间隔件部分82D向内弯曲不同的距离。例如，诸如以上所讨论的图案负载效应可以使稀疏区50S中的伪栅极部分74S比密集区50D中的伪栅极部分74D蚀刻得更多，因此具有更小的宽度。结果，稀疏区50S中的栅极间隔件部分82S比密集区50D中的栅极间隔件部分82D可以向内弯曲更大的距离。
如将在下面更详细地讨论的，随后将实施间隔件处理工艺以增加距离D1，栅极间隔件82的部分通过该距离D1向内弯曲。值得注意的是，间隔件处理工艺将会使增加密集区50D中的栅极间隔件部分82D的弯曲度超过增加稀疏区50S中的栅极间隔件部分82S的弯曲度。因此，形成在密集区50D中的替换栅极将比形成在稀疏区50S中的替换栅极具有更小的宽度。
在图7A和图7B中，外延源极/漏极区88形成在鳍部52中。外延源极/漏极区88形成在鳍部52中，使得每个伪栅极74(和对应的沟道区58)设置在外延源极/漏极区88的相应的相邻对之间。在一些实施例中，外延源极/漏极区88可以延伸至鳍部52中，并且也可以穿透鳍部52。在一些实施例中，栅极间隔件82用于通过适当的横向距离将外延源极/漏极区88与伪栅极74分隔开，从而使得外延源极/漏极区88不会使随后形成的所得FinFET的栅极短路。外延源极/漏极区88的材料可以选择为在相应的沟道区58中施加应力，从而改善性能。
可以通过掩蔽p型区50P、并且蚀刻n型区50N中的鳍部52的源极/漏极区以在n型区50N中形成凹槽，来形成n型区50N中的外延源极/漏极区88。然后，n型区50N中的外延源极/漏极区88外延地生长在凹槽中。外延源极/漏极区88可以包括诸如适合用于n型FinFET的任何可接受的材料。例如，如果鳍部52是硅，则n型区50N中的外延源极/漏极区88可以包括在沟道区58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、硅磷化物等。n型区50N中的外延源极/漏极区88可以具有从鳍部52的相应表面升高的表面，并且可以具有小平面。
可以通过掩蔽n型区50N、并且蚀刻p型区50P中的鳍部52的源极/漏极区以在p型区50P中形成凹槽，来形成p型区50P中的外延源极/漏极区88。然后，p型区50P中的外延源极/漏极区88外延地生长在凹槽中。外延源极/漏极区88可以包括诸如适合用于p型FinFET的任何可接受的材料。例如，如果鳍部52是硅，则p型区50P中的外延源极/漏极区88可以包括在沟道区58中施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、锗锡等。p型区50P中的外延源极/漏极区88可以具有从鳍部52的相应表面升高的表面，并且可以具有小平面。
外延源极/漏极区88和/或鳍部52可以注入有掺杂剂，以形成源极/漏极区，类似于先前所讨论的用于形成LDD区86并且随后进行退火的工艺。源极/漏极区可以具有约1019cm-3至约1021cm-3之间的杂质浓度。用于源极/漏极区的n型和/或p型杂质可以是先前所讨论的任何杂质。在一些实施例中，外延源极/漏极区88可以在生长期间进行原位掺杂。
由于使用外延工艺在n型区50N和p型区50P中形成外延源极/漏极区88，外延源极/漏极区的上表面具有横向地向外扩展超出鳍部52的侧壁的小平面。在一些实施例中，这些小平面使相邻的外延源极/漏极区88合并，如图7C所示。在一些实施例中，在外延工艺完成之后，相邻的外延源极/漏极区88保持分隔开，如图7D所示。例如，同一鳍部组52G(参见图5)中的鳍部52的相邻外延源极/漏极区88可以合并(或者可以不合并)。用以形成栅极间隔件82的间隔件蚀刻可以调整为在鳍部52的侧壁上也形成鳍部间隔件84。在所示的实施例中，鳍部间隔件84覆盖在STI区56上方延伸的鳍部52的侧壁的一部分，从而阻挡外延生长。相邻鳍部52之间的鳍部间隔件84可以合并(如图所示)，或者可以进行蚀刻使得其分隔开。在另一个实施例中，用于形成栅极间隔件82的间隔件蚀刻可以调整为不在STI区56上形成栅极间隔件82，从而允许外延生长的区域延伸至STI区56的表面。
在图8A和图8B中，第一ILD92沉积在外延源极/漏极区88、栅极间隔件82、STI区56、和掩模76(如果存在)或者伪栅极74上方。第一ILD92可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)、或者FCVD的任何合适的方法来沉积。可接受的介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)形成在第一ILD 92与外延源极/漏极区88、栅极间隔件82、STI区56、和掩模76(如果存在的话)或者伪栅极74之间。CESL可以包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，其具有比第一ILD92的材料的蚀刻速率更低的蚀刻速率。
在图9A和图9B中，可以实施诸如CMP的平坦化工艺，以使第一ILD92的顶面与掩模76(如果存在的话)或者伪栅极74的顶面齐平。平坦化工艺还可以去除伪栅极74上的掩模76，以及沿着掩模76的侧壁的栅极间隔件82的一部分。在平坦化工艺之后，伪栅极74、栅极间隔件82、和第一ILD 92的顶面共面(在工艺变化之内)。相应地，伪栅极74的顶面通过第一ILD 92暴露。在一些实施例中，掩模76可以保留，在这种情况下，平坦化工艺使第一ILD 92的顶面与掩模76的顶面齐平。
在图10A和图10B中，在一个或者多个蚀刻步骤中，将掩模76(如果存在的话)去除，并且将伪栅极74凹进，从而使得凹槽94形成在栅极间隔件82的相对部分之间。凹槽94暴露出栅极间隔件82的侧壁。在一些实施例中，伪栅极74通过各向异性干蚀刻工艺而凹进。例如，蚀刻工艺可以包括使用(一些)反应气体的干蚀刻工艺，反应气体选择性地蚀刻伪栅极74而几乎不蚀刻或者完全不蚀刻第一ILD92或者栅极间隔件82。每个凹槽94覆盖相应的鳍部52的沟道区58。在凹槽94达到期望的深度之后，可以使用定时蚀刻工艺来停止伪栅极74的蚀刻。具体地，凹槽94的深度控制成将大部分伪栅极74去除，但是在凹槽94形成之后，鳍部52和伪电介质72仍然被覆盖。在一些实施例中，形成凹槽94的去除将伪栅极74的高度减小了约80％至约90％。
在图11A和图11B中，实施间隔件处理工艺96，以增加栅极间隔件82的弯曲度。具体地，间隔件处理工艺96使栅极间隔件82的侧壁朝向彼此弯曲。间隔件处理工艺96引起栅极间隔件82的材料中的应力，从而使其在自顶向下的视图中弯曲(下面将更加详细地讨论)。在一些实施例中，间隔件处理工艺96使栅极间隔件82扩展(例如增加其体积)，从而当其在凹槽94中扩展时引起其弯曲。在各个实施例中，间隔件处理工艺96包括氮化工艺、氧化工艺、其组合等。
在一些实施例中，间隔件处理工艺96包括诸如氨浸工艺的氮化处理工艺，其中栅极间隔件82暴露至氨(NH3)。氨浸工艺可以在诸如蚀刻腔室的腔室中实施。气源在腔室中进行分配。气体源包括氨气和载气。载气可以是惰性气体，例如氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)等、或其组合。在一些实施例中，氨气占气源的约5％至约20％，而载气占气源的约80％至约95％。气源可以以约50sccm至约500sccm的流速进行分配。氨中的氮容易与栅极间隔件82的硅原子的任何开放键键合，从而硝化栅极间隔件82并且产生氢副产物，其可以从腔室排出。氨保持在腔室中，直至栅极间隔件82已经硝化了所需的量。在一些实施例中，氨浸工艺在约300℃至约600℃的温度下实施，并且持续时间为约5秒至约300秒。
在一些实施例中，间隔件处理工艺96包括诸如氮自由基处理工艺的氮化处理工艺，其中栅极间隔件82暴露至氮自由基。氮自由基处理工艺可以在诸如蚀刻腔室的腔室中实施。气源在腔室中进行分配。气源包括多种自由基前体气体和载气。自由基前体气体包括H2和N2。载气可以是惰性气体，例如氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)等、或其组合。在一些实施例中，H2占气源的约5％至约20％，N2占气源的约5％至约20％，而载气占气源的约60％至约90％。气源可以以约50sccm至约500sccm的流速进行分配。从气源产生等离子体。等离子体可以由诸如变压器耦合等离子体发生器、电感耦合等离子体系统、磁增强反应离子蚀刻系统、电子回旋共振系统、远程等离子体发生器等的等离子体发生器来产生。等离子体发生器通过向位于包含气源的腔室中的电极施加高于撞击电压的电压，来产生射频功率，该射频功率从气源产生等离子体。当等离子体产生时，产生氮自由基和相应的离子。氮自由基容易与栅极间隔件82的硅原子的任何开放键键合，从而硝化栅极间隔件82。氮自由基保持在腔室内，直至栅极间隔件82已经硝化了所需的量。在一些实施例中，氮自由基处理工艺在约300℃至约600℃的温度下实施，持续时间为约5秒至约30秒，并且在约1Torr至约50Torr的压力下实施。
在一些实施例中，间隔件处理工艺96包括诸如低温退火处理的氧化处理工艺，其中栅极间隔件82在低温下在氧气中进行退火。例如，可以在包含氧气和惰性气体的环境中实施快速热退火(RTA)。惰性气体可以是氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)等、或其组合。在一些实施例中，氧气占环境的约5％至约20％，惰性气体占环境的约80％至约95％。热氧化可以在约150℃至约500℃的温度下实施，并且持续时间为约5秒至约200秒。
参考图11C，示出了在间隔件处理工艺96之后的自顶向下的视图中的栅极间隔件82的轮廓形状。稀疏区50S中的栅极间隔件部分82S向内弯曲的距离增加至距离D2，该距离D2大于距离D1(参见图6C)。类似地，密集区50D中的栅极间隔件部分82D向内弯曲的距离增加至距离D3，该距离D3大于距离D1(参见图6C)。距离D2可以在约1nm至约10nm的范围内，而距离D3可以在约1.5nm至约15nm的范围内。间隔件处理工艺96使得密集区50D中的栅极间隔件部分82D比稀疏区50S中的栅极间隔件部分82S向内弯曲得更多。例如，由于在密集区50D中鳍部52的高密度，使得栅极间隔件82在密集区50D中几乎没有扩展的空间，因此其向外弯曲而不是就地扩展。籍此，距离D3大于距离D2。距离D3可以比距离D2大出约5％至约50％。
稀疏区50S中的凹槽94S具有拐角94SC，其由稀疏区50S中的栅极间隔件部分82S的侧壁和鳍部52的侧壁来限定。拐角94SC形成锐角θ2，其中角度θ2小于角度θ1(参见图6C)。类似地，密集区50D中的凹槽94D具有拐角94DC，其由密集区50D中的栅极间隔件部分82D的侧壁和鳍部52的侧壁来限定。拐角94DC形成锐角θ3，其中角度θ3小于角度θ1(参见图6C)。角度θ2可以在约65度至约85度的范围内，而角度θ3可以在约45度至约70度的范围内。由于与关于距离D2、D3所讨论的那些类似的原因，角度θ2大于角度θ3。角度θ2可以比角度θ3大出约10％至约40％。如将在下面更详细地讨论的，减小角度θ2、θ3的尺寸有助于在随后的栅极替换工艺中的密集区50D中的伪栅极部分74D的替换。
在图12A和图12B中，在一个或者多个蚀刻步骤中，将伪栅极74的剩余部分去除，从而扩大了凹槽94。凹槽94中的伪电介质72的部分也可以去除。在一些实施例中，仅伪栅极74去除，而伪电介质72保留，并且由凹部94暴露。在一些实施例中，伪电介质72从管芯的第一区域(例如核心逻辑区)中的凹槽94去除，但保留在管芯的第二区域(例如输入/输出区)中的凹槽94中。在一些实施例中，伪栅极74通过各向异性干蚀刻工艺来去除。例如，蚀刻工艺可以包括使用(一些)反应气体的干蚀刻工艺，反应气体选择性地蚀刻伪栅极74，而几乎不蚀刻或者完全不蚀刻第一ILD92或者栅极间隔件82。在一些实施例中，用于去除伪栅极74的剩余部分的蚀刻工艺使用与用于使伪栅极74凹进的蚀刻工艺相同的(一些)反应气体(以上针对图10A和图10B进行了讨论)。在去除期间，当蚀刻伪栅极74时，伪电介质72可以用作蚀刻停止层。然后，在伪栅极74的去除之后，伪电介质72可以可选地去除。
在图13A和图13B中，第一栅极介电层102A沉积在凹槽94中，例如在鳍部52的顶面和侧壁上以及在栅极间隔件82的侧壁上。第一栅极介电层102A也可以形成在第一ILD92的顶面上。在一些实施例中，第一栅极介电层102A包括氧化硅、氮化硅、金属氧化物、金属硅酸盐等的一层或者多层。例如，在一些实施例中，第一栅极介电层102A包括通过热氧化或者化学氧化形成的氧化硅界面层和上面的高k介电材料(例如铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或者硅酸盐)。第一栅极介电层102A可以包括所具有的k值大于约7.0的介电层。第一栅极介电层102A的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在伪电介质72的一部分保留在凹槽94中的实施例中，第一栅极介电层102A包括伪电介质72的材料(例如氧化硅)。
在图14A和图14B中，偶极子掺杂层104形成在第一栅极介电层102A上方。偶极子掺杂层104可以由诸如镧、铝、钪、钌、锆、铒、镁、锶等的偶极子感应元素的氧化物、氮化物、或者碳化物来形成。偶极子掺杂层104可以通过PVD、CVD、ALD、或者其他合适的沉积方法来形成。在一些实施例中，偶极子掺杂层104由例如LaOx的镧的氧化物形成。在偶极子掺杂层104形成之后，实施退火工艺，以将偶极子掺杂层104的偶极子感应元素驱动至第一栅极介电层102A中。一旦退火完成，第一栅极介电层102A就掺杂有偶极子掺杂层104的偶极子感应元素(例如镧)。
虽然偶极子掺杂层104示出为单层，但是一些实施例可以利用多层。在一些实施例中，第一偶极子掺杂层104形成在第一区域(例如n型区50N)中，第二偶极子掺杂层104形成在第二区域(例如p型区50P)中。n型区50N和p型区50P中的偶极子掺杂层104可以具有不同的厚度和/或由不同的偶极子感应元素形成。偶极子掺杂层的厚度和材料可以基于FinFET的所需阈值电压而变化。
在具有不同偶极子掺杂层的实施例中，不同的层可以使用光刻胶和/或其他掩模(未示出)来形成。例如，光刻胶可以形成在n型区50N中的第一栅极介电层102A上方。光刻胶图案化为暴露p型区50P中的第一栅极介电层102A。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光刻胶进行了图案化，就在p型区50P上沉积第一偶极子掺杂层，并且光刻胶可以用作掩模，以基本上防止第一偶极子掺杂层沉积在n型区50N上。在沉积之后，光刻胶例如通过可接受的灰化工艺去除。
在p型区50P中的第一偶极子掺杂层的沉积之后，光刻胶形成在p型区50P中的第一栅极介电层102A上方。光刻胶图案化为暴露n型区50N中的第一栅极介电层102A。光刻胶可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光刻胶进行了图案化，就在n型区50N上沉积第二偶极子掺杂层，并且光刻胶可以用作掩模，以基本上防止第二偶极子掺杂层沉积在p型区50P上。在沉积之后，光刻胶可以例如通过可接受的灰化工艺去除。
在图15A和图15B中，将偶极子掺杂层104的过量部分去除。去除可以通过可接受的蚀刻工艺来进行，例如通过对偶极子掺杂层104的材料具有选择性的湿蚀刻来进行。在一些实施例中，蚀刻工艺是使用稀盐酸、盐酸和去离子水中的过氧化氢、或者稀盐酸和氢氧化铵的湿蚀刻。蚀刻工艺可以在约25℃至约180℃的温度范围内实施，并且持续时间在约1分钟至约10分钟的范围内。
在偶极子掺杂层104的去除之后，第二栅极介电层102B沉积在第一栅极介电层102A上。第二栅极介电层102B可以由选自第一栅极介电层102A的同一组候选材料的材料来形成，其可以通过使用选自用于形成第一栅极介电层102A的材料的同一组候选方法的方法来形成。在一些实施例中，第一栅极介电层102A包括氧化硅界面层和高k介电材料(例如氧化铪)的第一层，而第二栅极介电层102B包括高k介电材料(例如氧化铪)的第二层。第一栅极介电层102A和第二栅极介电层102B共同限定栅极介电层102。
关于图12A至图15B所描述的工艺仅是栅极介电层102可以如何形成并且掺杂有偶极子感应元素的一个示例。可以使用其他技术来形成掺杂的栅极介电层。例如，偶极子感应元素可以通过其他方式首先形成在凹槽94中，然后栅极介电层可以沉积在偶极子感应元素上方，并且可以实施退火类似地，第一栅极介电层102A和第二栅极介电层102B两者可以在掺杂有偶极子感应元素之前进行沉积。
参考图15C，示出了自顶向下的视图中的栅极介电层102的轮廓形状。图15C是沿着图4中的参考截面CC示出的，以便更具体地示出鳍部52之间的栅极介电层102的特征。如以上所讨论的，间隔件处理工艺96有助于减小拐角94SC、94DC的角度θ2、θ3。减小角度θ2、θ3有利地允许栅极介电层102(例如第一栅极介电层102A和第二栅极介电层102B)更充分地沉积在拐角94SC、94DC中。可以避免替换栅极周围的间隙或者空隙(例如拐角94SC、94DC中的空隙)的形成。因此，可以减小替换栅极的栅极电阻(Rg)，从而改善FinFET的性能。
由于用于掺杂栅极介电层102的工艺，杂质106(例如偶极子感应元素)残留在栅极介电层102中。然而，第二栅极介电层102B可以并不以与第一栅极介电层102A相同的方式进行掺杂。在这样的实施例中，第一栅极介电层102A包括杂质106，而第二栅极介电层102B基本上不含杂质106。
由于栅极介电层102共形地沉积，因此其继承了下面的凹槽94的形状。因此，栅极介电层102在凹槽94的拐角94SC、94DC(参见图11C)中具有拐角部分102C，并且具有沿着凹槽94的侧壁(例如栅极间隔件82的侧壁和鳍部52的侧壁)延伸的中间部分102M。中间部分102M的侧壁形成锐角，例如角度θ2、θ3。沿着栅极间隔件82(或者更普遍地，沿着第一方向)延伸的栅极介电层102的中间部分102M具有与栅极间隔件82相同的弯曲轮廓形状。沿着鳍部52(或者更普遍地，沿着垂直于第一方向的第二方向)延伸的栅极介电层102的中间部分102M是直的，不具有弯曲轮廓形状。
如以上所讨论的，间隔件处理工艺96有助于减小角度θ2、θ3。减小角度θ2、θ3有利地允许在拐角部分102C中比在栅极介电层102的中间部分102M形成更多的杂质106。例如，由于拥挤，使得用于去除偶极子掺杂层104的工艺在拐角94SC、94DC中比在凹槽94的其他区域中可能留下更多的残余偶极子感应元素。因此，栅极介电层102的拐角部分102C比栅极介电层102的中间部分102M具有更大的杂质浓度。因此，替换栅极的功函数在沟道区58的中心和边缘处可以不同，从而允许沟道区58的更均匀的导通。栅极介电层102的拐角部分102C中的杂质106的量，可以通过基于FinFET的期望阈值电压对用于去除偶极子掺杂层104的蚀刻工艺的参数(例如持续时间)进行控制，来进行控制。在一些实施例中，栅极介电层102的拐角部分102C中的杂质106的浓度是栅极介电层102的中间部分102M中的杂质106的浓度的约1倍至约2.5倍。例如，栅极介电层102的拐角部分102C中的杂质106可以具有在约0.06×1015原子/cm2至约800×1018原子/cm2的范围内的浓度，而栅极介电层102的中间部分102M中的杂质106可以具有在约0至约60×1016原子/cm2的范围内的浓度。
在图16A和图16B中，栅电极层108沉积在栅极介电层102上方，并且填充凹槽94的剩余部分。图16D示出了图16A的区域12的详细视图。栅电极层108可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，虽然在图16A和图16B中示出的是单层栅电极层108，但是栅电极层108可以包括任何数量的衬垫层108A、任何数量的功函调整层108B、和填充材料108C，如图16C和图16D所示。
衬垫层108A(有时称为覆盖层)包括任何可接受的材料，以促进粘附并且防止扩散。例如，衬垫层108A可以由诸如氮化钛、铝化钛、氮化钛铝、掺杂硅的氮化钛(TiSiN)、氮化钽等的金属或者金属氮化物来形成，其可以通过ALD、CVD、PVD等来沉积。在一些实施例中，衬垫层108A的一层或者多层可以沉积、去除(例如通过蚀刻)、和重新沉积，这有助于去除可能残留在栅极介电层102的顶面上的残余的偶极子感应元素(例如镧)。
功函调整层108B包括任何可接受的材料，以将器件的功函数调整至要形成的器件的给定应用所期望的量，并且可以使用任何可接受的沉积工艺来沉积。例如，功函调整层108B可以由铝、氮化铝、铝化钛、钽铝、氮化钛碳等来形成，其可以通过ALD、CVD、PVD等来沉积。在一些实施例中，第一功函调整层形成在第一区域(例如p型区50P)中，第二功函调整层形成在第二区域(例如n型区50N)中。作为用以形成功函调整层108B的示例，第一功函调整层可以沉积在p型区50P和n型区50N两者中。第一功函调整层可以从n型区50N去除(例如通过蚀刻)，然后第二功函调整层可以沉积在p型区50P和n型区50N两者中。因此，p型区50P可以包括第一功函调整层和第二功函调整层两者，而n型区50N可以包括第二功函调整层但不包括第一功函调整层。各个功函调整层可以基于FinFET的所期望的阈值电压来形成。
填充材料108C包括任何可接受的低电阻的材料。例如，填充材料108C可以由诸如钨(W)、铝(Al)、钴(Co)、钌(Ru)、其组合等的金属来形成，其可以通过ALD、CVD、PVD等来沉积。在一些实施例中，粘附层或者胶层形成在填充材料108C和功函调整层108B之间。填充材料108C填充凹槽94的剩余部分。
参考图16C，示出了自顶向下的视图中的栅电极层108的轮廓形状。图16C是沿着图4中的参考截面C-C示出的，以便更具体地示出鳍部52之间的栅电极层108的特征。
由于衬垫层108A和功函调整层108B共形地沉积，所以其继承了下面的凹槽94的形状。因此，类似于栅极介电层102，衬垫层108A和功函调整层108B也具有在凹槽94的拐角94SC、94DC(参见图11C)中的拐角部分，以及具有沿着凹槽94的侧壁延伸的中间部分。衬垫层108A和功函调整层108B的拐角部分和中间部分横向地围绕填充材料108C。衬垫层108A和功函调整层108B的中间部分还具有与栅极间隔件82相同的弯曲轮廓形状。
如上所述，间隔件处理工艺96有助于减小拐角94SC、94DC的角度θ2、θ3(参见图11C)。减小角度θ2、θ3有利地允许栅极介电层102、衬垫层108A、和功函调整层108B的拐角部分形成为更大的厚度。具体地，栅极介电层102、衬垫层108A、和功函调整层108B的拐角部分的厚度T1大于栅极介电层102、衬垫层108A、和功函调整层108B的中间部分的厚度T2。在一些实施例中，厚度T1是厚度T2的约1.2倍至约1.6倍。因此，替换栅极的功函数在沟道区58的中心和边缘处可以不同，从而允许沟道区58的更均匀的导通。
在所示的实施例中，稀疏区50S中的拐角部分与密集区50D中的拐角部分具有相同的厚度T1，并且稀疏区50S中的中间部分与密集区50D中的中间部分具有相同的厚度T2。在另一个实施例中，稀疏区50S中的拐角部分与密集区50D中的拐角部分具有不同的厚度，并且稀疏区50S中的中间部分与密集区50D中的中间部分具有不同的厚度。
在图17A和图17B中，实施诸如CMP的平坦化工艺，以去除栅极介电层102和栅电极层108的过量部分，这些过量部分位于第一ILD92的顶面上方。凹槽94中的栅极介电层102的剩余部分形成栅极电介质112。凹槽94中的栅电极层108的剩余部分形成栅电极114。栅极电介质112和栅电极114形成FinFET的替换栅极。栅极电介质112和栅电极114可以各自统称为“栅极结构”。栅极结构沿着鳍部52的沟道区58的侧壁延伸。
在图18A和图18B中，第二ILD122沉积在栅极间隔件82、第一ILD92、和栅极电介质112、以及栅电极114上方。在一些实施例中，第二ILD122是通过可流动的CVD方法形成的可流动的膜。在一些实施例中，第二ILD122由诸如PSG、BSG、BPSG、USG等的介电材料来形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。
可选地，在第二ILD122的形成之前，栅极掩模120形成在栅极结构(包括栅极电介质112和对应的栅电极114)上方。栅极掩模120设置在栅极间隔件82的相对部分之间。在一些实施例中，形成栅极掩模120包括：使栅极结构凹进，使得凹槽形成在栅极结构正上方以及栅极间隔件82的相对部分之间。诸如氮化硅、氮氧化硅等的介电材料的一层或者多层填充在凹槽中，然后进行平坦化工艺，以去除在第一ILD 92上方延伸的介电材料的过量部分。栅极掩模120包括保留在凹槽中的介电材料的部分。随后形成的栅极接触件将穿透栅极掩模120和第二ILD 122，以接触凹进的栅电极114的顶面。
在图19A和图19B中，源极/漏极接触件124和栅极接触件126形成为分别接触外延源极/漏极区88和栅电极114。用于源极/漏极接触件124的开口形成为穿过第一ILD 92和第二ILD 122，用于栅极接触件126的开口形成为穿过栅极掩模120和第二ILD 122。开口可以使用可接受的光刻和蚀刻技术来形成。诸如扩散阻挡层、粘附层等的衬垫(未示出)以及导电材料形成在开口中。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺，以从第二ILD122的表面去除过量的材料。所剩的衬垫和导电材料在开口中形成源极/漏极接触件124和栅极接触件126。可以实施退火工艺，以在外延源极/漏极区88和源极/漏极接触件124之间的界面处形成硅化物。源极/漏极接触件124物理地和电地连接至外延源极/漏极区88，并且栅极接触件126物理地和电地连接至栅电极114。源极/漏极接触件124和栅极接触件126可以以不同的工艺形成，或者可以以相同的工艺形成。虽然示出为形成为相同的截面，但是应当理解的是，源极/漏极接触件124和栅极接触件126中的每一个可以形成为不同的截面，这可以避免接触件的短路。
实施例可以实现优势。使伪栅极74凹进(如以上针对图10A和图10B所讨论的)，并且然后实施间隔件处理工艺96(如以上针对图11A和图11B所讨论的)，有助于增加栅极间隔件82的弯曲。凹槽94的拐角94SC、94DC(参见图11C)的角度θ2、θ3可以因此减小，这可以允许栅极介电层102更充分地沉积在拐角94SC、94DC中。可以避免替换栅极周围的间隙或者空隙(例如拐角94SC、94DC中的空隙)的形成。因此，可以减小替换栅极的栅极电阻(Rg)，从而改善FinFET的性能。
所公开的FinFET实施例还可以应用于纳米结构器件，例如纳米结构(例如纳米片、纳米线、全环栅等)场效应晶体管(NSFET)。在NSFET实施例中，鳍部由通过对沟道层和牺牲层的交替层的堆叠件进行图案化而形成的纳米结构来替代。伪栅极结构和源极/漏极区以与以上所描述的实施例类似的方式形成。在伪栅极结构去除之后，可以在沟道区中将牺牲层部分地或者全部地去除。替换栅极结构以类似于以上所描述的实施例的方式来形成，替换栅极结构可以部分地或者完全地填充由去除牺牲层而留下的开口，并且替换栅极结构可以部分地或者完全地围绕NSFET器件的沟道区中的沟道层。ILD以及至替换栅极结构和源极/漏极区的接触件可以以类似于以上所描述的实施例的方式来形成。纳米结构器件可以形成为如美国专利申请公开号第2016/0365414号中所公开，其全部内容通过引用合并于此。
下面以No.2016/0365414为例来介绍纳米结构器件的形成。
在图20A、图20B和图20C中，基本上仅蚀刻超晶格24的第二层28。由于该蚀刻步骤，蚀刻的第二层28d的侧壁从相应的侧上的第一层26的侧壁向内偏移向鳍。该蚀刻产生第四改性超晶格24d。在一些实施例中，如图20A、图20B和图20C所示的蚀刻的结果可以是第一层26和第二层28的材料、侧壁的定向和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si0.50Ge0.50的层，并且每个第二层28均是Si的层，缓冲层22、第一层26和第二层28外延生长在块状Si衬底的(110)表面上，并且第一层26和第二层28的侧壁是(111)晶体表面。此外，蚀刻剂可以是湿蚀刻剂，诸如对Si第二层28的(111)晶体表面具有选择性的四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等。这些条件可以产生从Si0.50Ge0.50第一层26的(111)晶体侧壁表面向内偏移的蚀刻的Si第二层28d的(111)晶体侧壁表面。
图21A、图21B和图21C示出在经受图20A、图20B和图20C中描述的蚀刻步骤之后和在继续进行其他处理步骤(诸如在穿过ILD0 40的开口中形成栅极电介质42和栅电极44，在ILD0 40和栅电极44上方沉积上ILD(ILD1)46，并且形成穿过ILD1 46和ILD0 40至外延源极/漏极区38的接触件48)之后的结构。如图21C所示，栅极电介质42与第四改性超晶格24d中的蚀刻的侧壁共形。此外，由于已经蚀刻蚀刻的第二层28d，所以栅电极44可以至少部分地延伸在第一层26的表面之间或更接近第一层26的表面。
在一个实施例中，器件包括：第一鳍部，从衬底延伸；第二鳍部，从衬底延伸；栅极间隔件，位于第一鳍部和第二鳍部上方；栅极电介质，具有第一部分、第二部分、和第三部分，第一部分沿着第一鳍部的第一侧壁延伸，第二部分沿着第二鳍部的第二侧壁延伸，第三部分沿着栅极间隔件的第三侧壁延伸，第三部分和第一部分形成第一锐角，第三部分和第二部分形成第二锐角；以及栅电极，位于栅极电介质上。
在该器件的一些实施例中，第一鳍部和第二鳍部沿着第一方向延伸，栅极间隔件沿着第二方向延伸，栅极电介质的第一部分和第二部分沿着第一方向是直的，栅极电介质的第三部分沿着第二方向是弯曲的。在该器件的一些实施例中，栅极电介质具有第四部分和第五部分，第四部分沿着栅极间隔件的第三侧壁延伸，第五部分沿着第一鳍部的第五侧壁延伸，第五侧壁与第一侧壁相对，第四部分和第五部分形成第三锐角，第三锐角大于第一锐角和第二锐角。在该器件的一些实施例中，第一锐角和第二锐角在45度至85度的范围内，第三锐角在65度至85度的范围内。在一些实施例中，该器件还包括：第三鳍部，从衬底延伸，其中栅极间隔件的第一部分设置在第一鳍部和第二鳍部之间，栅极间隔件的第二部分设置在第一鳍部和第三鳍部之间。栅极间隔件的第一部分向内弯曲第一距离，栅极间隔件的第二部分向内弯曲第二距离，第二距离小于第一距离。在该器件的一些实施例中，第一鳍部和第二鳍部以第三距离分隔开，第一鳍部和第三鳍部以第四距离分隔开，第四距离大于第三距离。
在一个实施例中，器件包括：第一鳍部，从衬底延伸；第一栅极间隔件，位于第一鳍部上方；第二栅极间隔件，位于第一鳍部上方；栅极电介质，位于第一栅极间隔件和第二栅极间隔件之间，栅极电介质包括掺杂有偶极子感应元素的介电材料，该栅极电介质具有第一拐角部分、第二拐角部分、和中间部分，第一拐角部分邻接第一栅极间隔件，第二拐角部分邻接第二栅极间隔件，中间部分在第一拐角部分和第二拐角部分之间沿着第一鳍部延伸，第一拐角部分和第二拐角部分具有偶极子感应元素的第一浓度，中间部分具有偶极子感应元素的第二浓度，第二浓度小于第一浓度；以及栅电极，位于栅极电介质上。
在该器件的一些实施例中，第一拐角部分和第二拐角部分具有第一厚度，中间部分具有第二厚度，第二厚度小于第一厚度。在该器件的一些实施例中，第一厚度与第二厚度的比值在1.2至1.6的范围内。在该器件的一些实施例中，栅电极包括位于栅极电介质上的功函调整层，功函调整层具有邻接第一拐角部分和第二拐角部分的第一厚度，功函调整层具有邻接中间部分的第二厚度，第二厚度小于第一厚度。在该器件的一些实施例中，第一浓度与第二浓度的比值在1至2.5的范围内。在该器件的一些实施例中，介电材料是氧化铪，偶极子感应元素是镧。在该器件的一些实施例中，第一拐角部分和第二拐角部分各自设置在具有锐角的相应的拐角中。在该器件的一些实施例中，锐角在45度至85度的范围内。
在一个实施例中，方法包括：在鳍部的沟道区上方形成伪栅极；邻接伪栅极形成栅极间隔件；使伪栅极凹进，以暴露栅极间隔件的侧壁；实施间隔件处理工艺，间隔件处理工艺使栅极间隔件的侧壁朝向彼此弯曲；去除伪栅极的剩余部分，以暴露沟道区；以及在沟道区和栅极间隔件的侧壁上形成栅极电介质。
在该方法的一些实施例中，间隔件处理工艺包括氨浸工艺。在该方法的一些实施例中，间隔件处理工艺包括氮自由基处理工艺。在该方法的一些实施例中，间隔件处理工艺包括低温退火工艺。在该方法的一些实施例中，栅极间隔件的侧壁与鳍部的侧壁形成拐角，该拐角具有角度，间隔件处理工艺减小拐角的角度。在该方法的一些实施例中，形成栅极电介质包括：在沟道区和栅极间隔件的侧壁上沉积第一栅极介电层；在第一栅极介电层上沉积掺杂层；使掺杂层退火，以将掺杂剂从掺杂层驱动至第一栅极介电层中；去除掺杂层，其中掺杂剂的残留物保留在拐角中；以及在第一栅极介电层上沉积第二栅极介电层。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优势的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
第一鳍部，从衬底延伸；
第二鳍部，从所述衬底延伸；
栅极间隔件，位于所述第一鳍部和所述第二鳍部上方；
栅极电介质，具有第一部分、第二部分、和第三部分，所述第一部分沿着所述第一鳍部的第一侧壁延伸，所述第二部分沿着所述第二鳍部的第二侧壁延伸，所述第三部分沿着所述栅极间隔件的第三侧壁延伸，所述第三部分和所述第一部分形成第一锐角，所述第三部分和所述第二部分形成第二锐角；以及
栅电极，位于所述栅极电介质上。
2.根据权利要求1所述的半导体器件，其中，所述第一鳍部和所述第二鳍部沿着第一方向延伸，所述栅极间隔件沿着第二方向延伸，所述栅极电介质的所述第一部分和所述第二部分沿着所述第一方向是直的，所述栅极电介质的所述第三部分沿着所述第二方向是弯曲的。
3.根据权利要求1所述的半导体器件，其中，所述栅极电介质具有第四部分和第五部分，所述第四部分沿着所述栅极间隔件的所述第三侧壁延伸，所述第五部分沿着所述第一鳍部的第五侧壁延伸，所述第五侧壁与所述第一侧壁相对，所述第四部分和所述第五部分形成第三锐角，所述第三锐角大于所述第一锐角和所述第二锐角。
4.根据权利要求3所述的半导体器件，其中，所述第一锐角和所述第二锐角在45度至85度的范围内，并且所述第三锐角在65度至85度的范围内。
5.根据权利要求3所述的半导体器件，还包括：
第三鳍部，从所述衬底延伸，其中，所述栅极间隔件的第一部分设置在所述第一鳍部和所述第二鳍部之间，所述栅极间隔件的第二部分设置在所述第一鳍部和所述第三鳍部之间，所述栅极间隔件的所述第一部分向内弯曲第一距离，所述栅极间隔件的所述第二部分向内弯曲第二距离，所述第二距离小于所述第一距离。
6.根据权利要求5所述的半导体器件，其中，所述第一鳍部和所述第二鳍部以第三距离分隔开，所述第一鳍部和所述第三鳍部以第四距离分隔开，所述第四距离大于所述第三距离。
7.一种半导体器件，包括：
第一鳍部，从衬底延伸；
第一栅极间隔件，位于所述第一鳍部上方；
第二栅极间隔件，位于所述第一鳍部上方；
栅极电介质，位于所述第一栅极间隔件和所述第二栅极间隔件之间，所述栅极电介质包括掺杂有偶极子感应元素的介电材料，所述栅极电介质具有第一拐角部分、第二拐角部分、和中间部分，所述第一拐角部分邻接所述第一栅极间隔件，所述第二拐角部分邻接所述第二栅极间隔件，所述中间部分在所述第一拐角部分和所述第二拐角部分之间沿着所述第一鳍部延伸，所述第一拐角部分和所述第二拐角部分具有所述偶极子感应元素的第一浓度，所述中间部分具有所述偶极子感应元素的第二浓度，所述第二浓度小于所述第一浓度；以及
栅电极，位于所述栅极电介质上。
8.根据权利要求7所述的半导体器件，其中，所述第一拐角部分和所述第二拐角部分具有第一厚度，并且所述中间部分具有第二厚度，所述第二厚度小于所述第一厚度。
9.根据权利要求8所述的半导体器件，其中，所述第一厚度与所述第二厚度的比值在1.2至1.6的范围内。
10.一种形成半导体器件的方法，包括：
在鳍部的沟道区上方形成伪栅极；
邻接所述伪栅极形成栅极间隔件；
使所述伪栅极凹进，以暴露所述栅极间隔件的侧壁；
实施间隔件处理工艺，所述间隔件处理工艺使所述栅极间隔件的所述侧壁朝向彼此弯曲；
去除所述伪栅极的剩余部分，以暴露所述沟道区；以及
在所述沟道区和所述栅极间隔件的所述侧壁上形成栅极电介质。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121613A (zh) * 2022-01-27 2022-03-01 广东省大湾区集成电路与系统应用研究院 一种改善fdsoi外延生长的薄膜工艺优化方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120264284A1 (en) * 2011-04-14 2012-10-18 Wang shao-wei Manufacturing method for metal gate structure
US20140346607A1 (en) * 2013-05-23 2014-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning Tensile Strain on FinFET
US20160099337A1 (en) * 2014-10-01 2016-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having designed profile and method for forming the same
CN106972054A (zh) * 2015-12-17 2017-07-21 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20170288032A1 (en) * 2016-03-31 2017-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20200006075A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for Metal Gate Cut and Structure Thereof
US20200058790A1 (en) * 2018-08-14 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate structure with bent sidewalls

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406746B2 (en) * 2014-02-19 2016-08-02 International Business Machines Corporation Work function metal fill for replacement gate fin field effect transistor process

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120264284A1 (en) * 2011-04-14 2012-10-18 Wang shao-wei Manufacturing method for metal gate structure
US20140346607A1 (en) * 2013-05-23 2014-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning Tensile Strain on FinFET
US20160099337A1 (en) * 2014-10-01 2016-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having designed profile and method for forming the same
CN106972054A (zh) * 2015-12-17 2017-07-21 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US20170288032A1 (en) * 2016-03-31 2017-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20200006075A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for Metal Gate Cut and Structure Thereof
US20200058790A1 (en) * 2018-08-14 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate structure with bent sidewalls

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121613A (zh) * 2022-01-27 2022-03-01 广东省大湾区集成电路与系统应用研究院 一种改善fdsoi外延生长的薄膜工艺优化方法

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