KR20230052199A - 트랜지스터 게이트 구조물들 및 그 형성 방법들 - Google Patents

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KR20230052199A
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gate dielectric
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capping
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충-다 린
치아-웨이 수
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시예에서, 방법은, 반도체 피처의 채널 영역 상에 게이트 유전체층을 형성하는 단계; 게이트 유전체층 상에 일함수 조정층을 퇴적하는 단계 - 일함수 조정층은 제1 일함수 조정 요소를 포함함 - ; 원자 층 퇴적으로 일함수 조정층 상에 캡핑층을 퇴적하는 단계 - 캡핑층은 산화물 또는 질화물로 형성됨 - ; 캡핑층이 일함수 조정층을 커버하는 동안 어닐링 프로세스를 수행하는 단계 - 어닐링 프로세스는 일함수 조정층으로부터의 제1 일함수 조정 요소를 게이트 유전체층 내로 추동함 - ; 일함수 조정층을 노출시키기 위해 캡핑층을 제거하는 단계; 및 일함수 조정층 상에 충전층을 퇴적하는 단계를 포함한다.

Description

트랜지스터 게이트 구조물들 및 그 형성 방법들{TRANSISTOR GATE STRUCTURES AND METHODS OF FORMING THE SAME}
본 출원은 2021년 10월 12일에 출원된 미국 가출원 제 63/254,790 호의 이익을 주장하며, 이 출원은 이로써 참조로서 본원에 포함된다.
예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 반도체 디바이스들이 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 또는 유전체층들, 전도층들, 및 반도체 재료층들을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은, 최소 피처 사이즈에서의 지속적인 감소들에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 더 많은 컴포넌트들이 주어진 면적 내에 집적되는 것을 가능하게 한다. 그러나, 최소 피처 사이즈들이 감소됨에 따라, 처리되어야 할 추가적인 문제들이 발생한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명확성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 나노구조 전계 효과 트랜지스터(nanostructure field-effect transistor; nano-FET)의 예를 3차원도로 예시한다.
도 2 내지 도 22b는 일부 실시예들에 따른, nano-FET들의 제조에서의 중간 스테이지들의 도면들이다.
도 23a 내지 도 30b는 일부 실시예들에 따른, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)들의 제조에서의 중간 스테이지들의 도면들이다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이것들은 단지 예들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에 따르면, 일함수 조정층(work function tuning layer) 상에 캡핑층(capping layer)을 형성함으로써 게이트 전극층이 형성된다. 어닐링 프로세스가 후속하여 수행된다. 캡핑층은 그 아래에 있는 일함수 조정층을 어닐링 프로세스 동안 보호한다. 캡핑층은 캡핑층의 머징(merging) 또는 시밍(seaming)을 회피하는 것을 도울 수 있는 작은 두께로 형성되고, 작은 두께들로 우수한 산화 저항성을 갖고 우수한 수분 장벽(moisture barrier)으로서 역할하는 희생 재료로 형성된다. 또한, 희생 재료는 원자 층 퇴적(atomic layer deposition; ALD)과 같은 높은 컨포멀도(degree of conformality)를 갖는 퇴적 프로세스에 의해 형성될 수 있다. 높은 컨포멀도로 희생 재료를 퇴적하는 것은 또한 캡핑층의 머징 또는 시밍을 회피하는 것을 도울 수 있다. 캡핑층의 머징 또는 시밍을 회피하는 것은 바람직하게 캡핑층이 에칭 프로세스로 쉽게 제거되는 것을 가능하게 하여, 그 아래에 있는 피처들에의 데미지의 위험성을 감소시킨다. 이 피처들에의 데미지를 회피하는 것은 결과적인 nano-FET들의 제조 수율을 증가시킬 수 있다.
특정 맥락(context), nano-FET들을 포함하는 다이로 실시예들이 설명된다. 그러나, nano-FET들 대신에 또는 nano-FET들과의 조합으로 다른 유형들의 트랜지스터들[예를 들어, 핀 전계 효과 트랜지스터(FinFET)들, 평면형 트랜지스터들 등]을 포함하는 다이들에 다양한 실시예들이 적용될 수 있다.
도 1은 일부 실시예들에 따른, nano-FET들(예를 들어, 나노와이어 FET들, 나노시트 FET들 등)의 예를 예시한다. 도 1은 예시 명확성을 위해 nano-FET들의 일부 피처들이 생략된 3차원도이다. nano-FET들은 나노시트 전계 효과 트랜지스터(nanosheet field-effect transistor; NSFET)들, 나노와이어 전계 효과 트랜지스터(nanowire field-effect transistor; NWFET)들, 게이트 올 어라운드 전계 효과 트랜지스터(gate-all-around field-effect transistor; GAAFET)들 등일 수 있다.
nano-FET들은 기판(50)(예를 들어, 반도체 기판) 상의 핀들(62) 위의 나노구조물들(66)(예를 들어, 나노시트들, 나노와이어들 등)을 포함하고, 나노구조물들(66)은 nano-FET들에 대한 채널 영역들로서 역할하는 반도체 피처들이다. 얕은 트렌치 격리(shallow trench isolation; STI) 영역들과 같은 격리 영역들(70)이 인접한 핀들(62) 사이에 배치되고, 나노구조물들(66)은 인접한 격리 영역들(70) 위 및 사이에 배치된다. 격리 영역들(70)이 기판(50)으로부터 분리되어 있는 것으로서 설명되고/예시되지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판을 단독으로 또는 반도체 기판과 격리 영역들의 조합을 지칭할 수 있다. 추가적으로, 핀들(62)의 바닥부가 기판(50)과 함께 단일의, 연속적인 재료들인 것으로서 예시되지만, 핀들(62)의 바닥부 및/또는 기판(50)은 단일의 재료 또는 복수의 재료들을 포함할 수 있다. 이 맥락에서, 핀들(62)은 인접한 격리 영역들(70) 위로 그리고 사이로부터 연장되는 부분을 지칭한다.
나노구조물들(66)의 최상면들, 측벽들, 및 바닥면들 주위에 게이트 유전체들(122)이 감싸인다. 게이트 전극들(124)이 게이트 유전체들(122) 위에 있고 게이트 유전체들(122) 주위에 감싸인다. 게이트 유전체들(122) 및 게이트 전극들(124)의 서로 반대측에 있는 측부(side)들에 에피택셜 소스/드레인 영역들(98)이 배치된다. 에피택셜 소스/드레인 영역들(98) 위에 층간 유전체(inter-layer dielectric; ILD)(104)가 형성된다. 에피택셜 소스/드레인 영역들(98)에의 접촉부들(후속하여 설명됨)이 ILD(104)를 관통하여 형성될 것이다. 에피택셜 소스/드레인 영역들(98)은 다양한 나노구조물들(66) 사이에서 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역들(98)이 가령 에피택셜 성장에 의해 에피택셜 소스/드레인 영역들(98)을 합치는 것(coalescing)을 통해, 또는 에피택셜 소스/드레인 영역들(98)을 동일한 소스/드레인 접촉부와 커플링하는 것을 통해 전기적으로 연결될 수 있다.
도 1은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A')은 게이트 전극(124)의 길이방향 축(longitudinal axis)을 따르며 방향에 있어서, 예를 들어 nano-FET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름의 방향에 수직이다. 단면(B-B')은 나노구조물들(66)의 길이방향 축을 따르며, 예를 들어 nano-FET의 에피택셜 소스/드레인 영역들(98) 사이의 전류 흐름의 방향에 있다. 단면(C-C')은 단면(A-A')에 평행하고 nano-FET들의 에피택셜 소스/드레인 영역들(98)을 관통하여 연장된다. 후속 도면들은 명확성을 위해 이 기준 단면들을 참조한다.
본원에서 논의되는 일부 실시예들은 게이트 라스트 프로세스(gate-last process)를 사용하여 형성되는 nano-FET의 맥락으로 논의된다. 다른 실시예들에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은 평면형 FET들과 같은 평면형 디바이스들에서, 또는 핀 전계 효과 트랜지스터(FinFET)들에서 사용되는 양태들을 고려한다. 예를 들어, FinFET들은, 반도체 핀들이 FinFET들에 대한 채널 영역들로서 역할하는 반도체 피처들인 기판 상의 반도체 핀들을 포함할 수 있다. 유사하게, 평면형 FET들은, 기판의 평면형 부분들이 평면형 FET들에 대한 채널 영역들로서 역할하는 반도체 피처들인 기판을 포함할 수 있다.
도 2 내지 도 22b는 일부 실시예들에 따른, nano-FET들의 제조에서의 중간 스테이지들의 도면들이다. 도 2, 도 3, 도 4, 도 5, 및 도 6은 도 1과 유사한 3차원도를 도시하는 3차원도들이다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 및 도 22a는 2개의 핀들이 도시된 점을 제외하고, 도 1에서의 기준 단면(A-A')과 유사한 단면을 따라 예시된 단면도들이다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 및 도 22b는 도 1에서의 기준 단면(B-B')과 유사한 단면을 따라 예시된 단면도들이다. 도 9c 및 도 9d는 2개의 핀들이 도시된 점을 제외하고, 도 1에서의 기준 단면(A-A')과 유사한 단면을 따라 예시된 단면도들이다.
도 2에서, nano-FET들을 형성하기 위해 기판(50)이 제공된다. 기판(50)은 [예를 들어, p형(p-type) 또는 n형 불순물(n-type impurity)로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료의 층이다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다층화된 또는 구배 기판(gradient substrate)과 같은 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비소, 알루미늄 갈륨 비소, 갈륨 인듐 비소, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 이들의 조합들; 등을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 NMOS 트랜지스터들, 예를 들어 n형 nano-FET들과 같은 n형 디바이스들을 형성하기 위한 것일 수 있고, p형 영역(50P)은 PMOS 트랜지스터들, 예를 들어 p형 nano-FET들과 같은 p형 디바이스들을 형성하기 위한 것일 수 있다. n형 영역(50N)은 p형 영역(50P)으로부터 물리적으로 분리될 수 있고(별도로 예시되지는 않음), 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다. 하나의 n형 영역(50N) 및 하나의 p형 영역(50P)이 예시되지만, 임의의 수의 n형 영역들(50N) 및 p형 영역들(50P)이 제공될 수 있다.
기판(50)은 p형 또는 n형 불순물로 경도핑(lightly doping)될 수 있다. 안티 펀치 스루(anti-punch-through; APT) 주입이 APT 영역을 형성하기 위해 기판(50)의 상부에 수행될 수 있다. APT 주입 동안, 불순물들이 기판(50)에 주입될 수 있다. 불순물들은 n형 영역(50N) 및 p형 영역(50P)에 후속하여 형성될 소스/드레인 영역들의 전도 유형(conductivity type)과 반대인 전도 유형을 가질 수 있다. APT 영역은 nano-FET들에서 소스/드레인 영역들 아래로 연장될 수 있다. APT 영역(53)은 소스/드레인 영역들로부터 기판(50)으로의 누설(leakage)을 감소시키기 위해 사용될 수 있다. 일부 실시예들에서, APT 영역에서의 불순물 농도가 1018 cm-3 내지 1019 cm-3의 범위 내일 수 있다.
기판(50) 위에 다중층 스택(52)이 형성된다. 다중층 스택(52)은 교호하는(alternating) 제1 반도체층들(54) 및 제2 반도체층들(56)을 포함한다. 제1 반도체층들(54)은 제1 반도체 재료로 형성되고, 제2 반도체층들(56)은 제2 반도체 재료로 형성된다. 반도체 재료들은 기판(50)의 후보 반도체 재료들로부터 각각 선택될 수 있다. 예시된 실시예에서, 다중층 스택(52)은 제1 반도체층들(54) 및 제2 반도체층들(56) 각각의 3개의 층들을 포함한다. 다중층 스택(52)이 임의의 수의 제1 반도체층들(54) 및 제2 반도체층들(56)을 포함할 수 있다는 점이 이해되어야 한다.
예시된 실시예에서, 그리고 후속하여 더 상세히 설명될 바와 같이, n형 영역(50N) 및 p형 영역(50P) 둘 다에 nano-FET들에 대한 채널 영역들을 형성하기 위해 제1 반도체층들(54)이 제거될 것이고 제2 반도체층들(56)이 패터닝될 것이다. 제1 반도체층들(54)은, 제2 반도체층들(56)의 최상면들 및 바닥면들을 노출시키기 위해 후속 프로세싱에서 제거될 희생층들(또는 더미층들)이다. 제1 반도체층들(54)의 제1 반도체 재료는, 실리콘 게르마늄과 같은, 제2 반도체층들(56)의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는 재료이다. 제2 반도체층들(56)의 제2 반도체 재료는, 실리콘과 같은, n형 및 p형 디바이스들 둘 다에 적합한 재료이다.
다른 실시예(별도로 예시되지는 않음)에서, 제1 반도체층들(54)은 하나의 영역[예를 들어, p형 영역(50P)]에 nano-FET들에 대한 채널 영역들을 형성하기 위해 패터닝될 것이고, 제2 반도체층들(56)은 다른 영역[예를 들어, n형 영역(50N)]에 nano-FET들에 대한 채널 영역들을 형성하기 위해 패터닝될 것이다. 제1 반도체층들(54)의 제1 반도체 재료는, 실리콘 게르마늄(예를 들어, SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은, p형 디바이스들에 적합한 재료일 수 있다. 제2 반도체층들(56)의 제2 반도체 재료는, 실리콘, 실리콘 탄화물, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은, n형 디바이스들에 적합한 재료일 수 있다. 제1 반도체 재료 및 제2 반도체 재료는, 제1 반도체층들(54)이 n형 영역(50N)에서 제2 반도체층들(56)을 제거하지 않고 제거될 수 있고, 제2 반도체층들(56)이 p형 영역(50P)에서 제1 반도체층들(54)을 제거하지 않고 제거될 수 있도록, 서로의 에칭으로부터 높은 에칭 선택비를 가질 수 있다.
다중층 스택(52)의 층들 각각은 기상 에피택시(vapor phase epitaxy; VPE) 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)와 같은 프로세스에 의해 성장될 수 있거나, 화학적 기상 증착(chemical vapor deposition; CVD) 또는 원자 층 퇴적(atomic layer deposition; ALD)과 같은 프로세스에 의해 퇴적될 수 있거나 등일 수 있다. 층들 각각은 5 nm 내지 30 nm의 범위 내의 두께와 같이 작은 두께를 가질 수 있다. 일부 실시예들에서, 다중층 스택(52)의 일부 층들[예를 들어, 제2 반도체층들(56)]은 다중층 스택(52)의 다른 층들[예를 들어, 제1 반도체층들(54)]보다 더 얇도록 형성된다.
도 3에서, 핀들(62), 제1 나노구조물들(64), 및 제2 나노구조물들(66)을 형성하기 위해 기판(50) 및 다중층 스택(52)에 트렌치들이 패터닝된다. 핀들(62)은 기판(50)에서 패터닝된 반도체 스트립들이다. 제1 나노구조물들(64) 및 제2 나노구조물들(66)은 각각 제1 반도체층들(54) 및 제2 반도체층들(56)의 남아있는 부분들을 포함한다. 트렌치들이 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스에 의해 패터닝될 수 있다. 에칭은 이방성일 수 있다.
핀들(62) 및 나노구조물들(64, 66)이 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(62) 및 나노구조물들(64, 66)이 이중 패터닝 프로세스(double-patterning process) 또는 다중 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스 및 자가 정렬 프로세스(self-aligned process)를 조합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 달리 획득가능한 피치들보다 더 작은 피치들을 갖는 패턴들이 생성되는 것을 가능하게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들이 이어서 핀들(62) 및 나노구조물들(64, 66)을 패터닝하기 위한 마스크들로서 사용될 수 있다. 일부 실시예들에서, 나노구조물들(64, 66) 상에 마스크(또는 다른 층)가 남아있을 수 있다.
핀들(62) 및 나노구조물들(64, 66)은 8 nm 내지 40 nm의 범위 내의 폭들을 각각 가질 수 있다. 예시된 실시예에서, 핀들(62) 및 나노구조물들(64, 66)은 n형 영역(50N) 및 p형 영역(50P)에서 실질적으로 동일한 폭들을 갖는다. 다른 실시예에서, 하나의 영역[예를 들어, n형 영역(50N)] 내의 핀들(62) 및 나노구조물들(64, 66)은 다른 영역[예를 들어, p형 영역(50P)] 내의 핀들(62) 및 나노구조물들(64, 66)보다 더 넓거나 더 좁다.
도 4에서, 기판(50) 위에 그리고 인접한 핀들(62) 사이에 STI 영역들(70)이 형성된다. STI 영역들(70)은, 나노구조물들(64, 66)의 적어도 일 부분이 인접한 STI 영역들(70) 사이로부터 돌출되도록 핀들(62)의 적어도 일 부분 주위에 배치된다. 예시된 실시예에서, STI 영역들(70)의 최상면들은 핀들(62)의 최상면들과 (프로세스 변동들 내에서) 동일 평면 상에 있다. 일부 실시예들에서, STI 영역들(70)의 최상면들은 핀들(62)의 최상면들 위에 있거나 아래에 있다. STI 영역들(70)은 인접한 nano-FET들의 피처들을 분리한다.
STI 영역들(70)은 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들어, 기판(50) 및 나노구조물들(64, 66) 위에, 그리고 인접한 핀들(62) 사이에 절연 재료가 형성될 수 있다. 절연 재료는, 고밀도 플라즈마 CVD(high-density plasma CVD; HDP-CVD), 유동가능 화학적 기상 증착(flowable chemical vapor deposition; FCVD) 등, 또는 이들의 조합과 같은 화학적 기상 증착(CVD)에 의해 형성될 수 있는, 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등, 또는 이들의 조합일 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 절연 재료는 FCVD에 의해 형성되는 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 실시예에서, 과잉 절연 재료가 나노구조물들(64, 66)을 커버하도록 절연 재료가 형성된다. STI 영역들(70)이 단일층으로서 각각 예시되지만, 일부 실시예들은 다중층들을 이용할 수 있다. 예를 들어, 일부 실시예들에서 기판(50), 핀들(62), 및 나노구조물들(64, 66)의 표면들을 따라 라이너(별도로 예시되지는 않음)가 먼저 형성될 수 있다. 그 후, 라이너 위에 충전 재료(fill material)가 형성될 수 있다.
이어서 나노구조물들(64, 66) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 제거 프로세스가 적용된다. 일부 실시예들에서, 화학 기계적 폴리싱(chemical mechanical polish; CMP), 에치 백 프로세스(etch-back process), 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 나노구조물들(64, 66) 상에 마스크가 남아있는 실시예들에서, 평탄화 프로세스가 마스크를 노출시킬 수 있거나 마스크를 제거할 수 있다. 평탄화 프로세스 후, 절연 재료 및 (존재한다면) 마스크 또는 나노구조물들(64, 66)의 최상면들이 (프로세스 변동들 내에서) 동일 평면 상에 있다. 따라서, (존재한다면) 마스크 또는 나노구조물들(64, 66)의 최상면들이 절연 재료가 관통되어 노출된다. 예시된 실시예에서, 나노구조물들(64, 66) 상에 마스크가 남아있지 않다. 이어서 STI 영역들(70)을 형성하기 위해 절연 재료가 리세싱된다. 절연 재료는, 나노구조물들(64, 66)의 적어도 일 부분이 절연 재료의 인접한 부분들 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역들(70)의 최상면들은 예시된 바와 같은 평면, 볼록면, [접시(dishing)와 같은] 오목면, 또는 이들의 조합을 가질 수 있다. STI 영역들(70)의 최상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. 절연 재료는, 절연 재료의 재료에 선택적인[예를 들어, 핀들(62) 및 나노구조물들(64, 66)의 재료들보다 더 빠른 레이트로 STI 영역들(70)의 절연 재료를 선택적으로 에칭하는] 에칭 프로세스와 같은 임의의 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소(dilute hydrofluoric; dHF)산을 사용하여 산화물 제거가 수행될 수 있다.
이전에 설명된 프로세스는 핀들(62) 및 나노구조물들(64, 66)이 어떻게 형성될 수 있는지의 일례일뿐이다. 일부 실시예들에서, 핀들(62) 및/또는 나노구조물들(64, 66)이 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 기판(50)의 최상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭되어 그 아래에 있는 기판(50)을 노출시킬 수 있다. 트렌치들에서 에피택셜 구조물들이 에피택셜 성장될 수 있고, 에피택셜 구조물들이 핀들(62) 및/또는 나노구조물들(64, 66)을 형성하기 위해 유전체층으로부터 돌출되도록 유전체층이 리세싱될 수 있다. 에피택셜 구조물들은, 제1 반도체 재료 및 제2 반도체 재료와 같은, 이전에 설명된 교호하는 반도체 재료들을 포함할 수 있다. 에피택셜 구조물들이 에피택셜 성장되는 일부 실시예들에서, 인시추(in situ) 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 성장되는 재료들이 성장 동안 인시추 도핑될 수 있고, 이는 사전 및/또는 후속 주입들을 생략시킬 수 있다.
또한, (예를 들어, p형 또는 n형 불순물로의) 도핑에 의해 나노구조물들(64, 66), 핀들(62), 및/또는 기판(50)에 적절한 웰들(별도로 예시되지는 않음)이 형성될 수 있다. 웰들은 n형 영역(50N) 및 p형 영역(50P)에 후속하여 형성될 소스/드레인 영역들의 전도 유형과 반대인 전도 유형을 가질 수 있다. 일부 실시예들에서, n형 영역(50N)에 P형 웰이 형성되고, p형 영역(50P)에 n형 웰이 형성된다. 일부 실시예들에서, n형 영역(50N) 및 p형 영역(50P) 둘 다에 p형 웰 또는 n형 웰이 형성된다.
웰 유형들이 상이한 실시예들에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트와 같은 마스크(별도로 예시되지는 않음)를 사용하여 달성될 수 있다. 예를 들어, n형 영역(50N) 내의 핀들(62), 나노구조물들(64, 66), 및 STI 영역들(70) 위에 포토레지스트가 형성될 수 있다. p형 영역(50P)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술(spin-on technique)을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 영역(50P)에 n형 불순물 주입이 수행되고, 포토레지스트는, n형 불순물들이 n형 영역(50N) 내에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 역할할 수 있다. n형 불순물들은 1013 cm-3 내지 1014 cm-3의 범위 내의 농도로 영역에 주입되는 인, 비소, 안티몬(antimony) 등일 수 있다. 주입 후, 가령 임의의 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
p형 영역(50P)의 주입에 이어서 또는 p형 영역(50P)의 주입 전에, p형 영역(50P) 내의 핀들(62), 나노구조물들(64, 66), 및 STI 영역들(70) 위에 포토레지스트와 같은 마스크(별도로 예시되지는 않음)가 형성된다. n형 영역(50N)을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 영역(50N)에 p형 불순물 주입이 수행될 수 있고, 포토레지스트는, p형 불순물들이 p형 영역(50P) 내에 주입되는 것을 실질적으로 방지하기 위한 마스크로서 역할할 수 있다. p형 불순물들은 1013 cm-3 내지 1014 cm-3의 범위 내의 농도로 영역에 주입되는 붕소, 불화 붕소(boron fluoride), 인듐 등일 수 있다. 주입 후, 가령 임의의 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
n형 영역(50N) 및 p형 영역(50P)의 주입들 후, 주입 데미지를 리페어(repair)하고 주입된 p형 및/또는 n형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 핀들(62) 및/또는 나노구조물들(64, 66)에 대해 에피택셜 구조물들이 에피택셜 성장되는 일부 실시예들에서, 인시추 및 주입 도핑이 함께 사용될 수 있지만, 성장되는 재료들이 성장 동안 인시추 도핑될 수 있고, 이는 주입들을 생략시킬 수 있다.
도 5에서, 핀들(62) 및 나노구조물들(64, 66) 상에 더미 유전체층(72)이 형성된다. 더미 유전체층(72)은, 허용가능한 기술들에 따라 퇴적될 수 있거나 열 성장될 수 있는, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있다. 더미 유전체층(72) 위에 더미 게이트층(74)이 형성되고, 더미 게이트층(74) 위에 마스크층(76)이 형성된다. 더미 유전체층(72) 위에 더미 게이트층(74)이 퇴적될 수 있고 이어서 가령 CMP에 의해 평탄화될 수 있다. 더미 게이트층(74)은, 물리적 기상 증착(physical vapor deposition; PVD), CVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있는, 비정질 실리콘, 다결정 실리콘(polycrystalline silicon)[폴리실리콘(polysilicon)], 다결정 실리콘 게르마늄(polycrystalline silicon germanium, 폴리-SiGe), 금속, 금속성 질화물, 금속성 규화물, 금속성 산화물 등과 같은 전도성 또는 비전도성 재료로 형성될 수 있다. 더미 게이트층(74)은 절연 재료들, 예를 들어 STI 영역들(70) 및/또는 더미 유전체층(72)의 에칭으로부터 높은 에칭 선택비를 갖는 재료(들)로 형성될 수 있다. 더미 게이트층(74) 위에 마스크층(76)이 퇴적될 수 있다. 마스크층(76)은 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. 이 예에서, 단일 더미 게이트층(74) 및 단일 마스크층(76)이 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체층(72)이 STI 영역들(70) 위에서 그리고 더미 게이트층(74)과 STI 영역들(70) 사이에서 연장되도록 더미 유전체층(72)이 핀들(62), 나노구조물들(64, 66), 및 STI 영역들(70)을 커버한다. 다른 실시예에서, 더미 유전체층(72)이 핀들(62) 및 나노구조물들(64, 55)만을 커버한다.
도 6에서, 마스크들(86)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 마스크층(76)이 패터닝된다. 이어서 마스크들(86)의 패턴이 더미 게이트들(84)을 형성하기 위한 임의의 허용가능한 에칭 기술에 의해 더미 게이트층(74)에 전사된다. 마스크들(86)의 패턴은 또한 더미 유전체들(82)을 형성하기 위한 임의의 허용가능한 에칭 기술에 의해 더미 유전체층(72)에 선택적으로 전사될 수 있다. 더미 게이트들(84)은, 채널 영역들을 형성하기 위한 후속 프로세싱에서 노출될 나노구조물들(64, 66)의 부분들을 커버한다. 구체적으로, 더미 게이트들(84)은 채널 영역들(68)(도 7a 및 도 7b를 보라)을 형성하기 위해 패터닝될 제2 나노구조물들(66)의 부분들을 따라 연장된다. 마스크들(86)의 패턴은 인접한 더미 게이트들(84)을 물리적으로 분리시키기 위해 사용될 수 있다. 더미 게이트들(84)은 또한 핀들(62)의 길이 방향들에 (프로세스 변동들 내에서) 실질적으로 수직인 길이 방향들을 가질 수 있다. 마스크들(86)은 패터닝 후에, 가령 임의의 허용가능한 에칭 기술에 의해 선택적으로 제거될 수 있다.
도 7a 내지 도 22b는 예시적인 디바이스들의 제조에서의 다양한 추가 단계들을 예시한다. 도 7a 내지 도 22b는 n형 영역(50N) 및 p형 영역(50P) 중 하나 내의 피처들을 예시한다. 예를 들어, 예시된 구조물들이 n형 영역(50N) 및 p형 영역(50P) 둘 다에 적용가능할 수 있다. (만일 있다면) n형 영역(50N) 및 p형 영역(50P)의 구조물들에서의 차이점들이 각각의 도면을 수반하는 설명에서 설명된다.
도 7a 및 도 7b에서, 나노구조물들(64, 66) 위에, (존재한다면) 마스크들(86), 더미 게이트들(84), 및 더미 유전체들(82)의 노출된 측벽들 상에 게이트 스페이서들(90)이 형성된다. 게이트 스페이서들(90)은 하나 이상의 유전체 재료(들)를 컨포멀하게 형성하고 후속하여 유전체 재료(들)를 에칭함으로써 형성될 수 있다. 허용가능한 유전체 재료들은, 화학적 기상 증착(CVD), 원자 층 퇴적(ALD) 등과 같은 퇴적 프로세스에 의해 형성될 수 있는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 유전체 재료(들)를 패터닝하기 위해 건식 에칭, 습식 에칭 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스가 수행될 수 있다. 에칭은 이방성일 수 있다. 유전체 재료(들)는 에칭될 때, 더미 게이트들(84)의 측벽들 상에 남아있는 부분들을 갖는다[따라서 게이트 스페이서들(90)을 형성함]. 후속하여 더 상세히 설명될 바와 같이, 유전체 재료(들)는, 에칭될 때, 또한 핀들(62) 및/또는 나노구조물들(64, 66)의 측벽들 상에 남아있는 부분들을 가질 수 있다[따라서 핀 스페이서들(92)을 형성함, 도 9c 및 도 9d를 보라]. 에칭 후, 핀 스페이서들(92) 및/또는 게이트 스페이서들(90)이 (예시된 바와 같이) 직선형 측벽들을 가질 수 있거나 또는 커브형 측벽들(별도로 예시되지는 않음)을 가질 수 있다.
또한, 경도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들(별도로 예시되지는 않음)을 형성하기 위해 주입들이 수행될 수 있다. 디바이스 유형들이 상이한 실시예들에서, 이전에 설명된 웰들에 대한 주입들과 유사하게, 포토레지스트와 같은 마스크(별도로 예시되지는 않음)가 p형 영역(50P)을 노출시키면서 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형) 불순물들이 p형 영역(50P)에서 노출된 핀들(62) 및/또는 나노구조물들(64, 66) 내에 주입될 수 있다. 이어서 마스크가 제거될 수 있다. 후속하여, 포토레지스트와 같은 마스크(별도로 예시되지는 않음)가 n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 형성될 수 있고, 적절한 유형(예를 들어, n형) 불순물들이 n형 영역(50N)에서 노출된 핀들(62) 및/또는 나노구조물들(64, 66) 내에 주입될 수 있다. 이어서 마스크가 제거될 수 있다. n형 불순물들은 이전에 설명된 n형 불순물들 중 임의의 것일 수 있고, p형 불순물들은 이전에 설명된 p형 불순물들 중 임의의 것일 수 있다. 주입 동안, 채널 영역들(68)은, 채널 영역들(68)이 LDD 영역들을 형성하기 위해 주입된 불순물이 실질적으로 없는 채로 남아있도록, 더미 게이트들(84)에 의해 커버된 채로 남아있다. LDD 영역들은 1015 cm-3 내지 1019 cm-3의 범위 내의 불순물들의 농도를 가질 수 있다. 주입 데미지를 리페어하고 주입된 불순물들을 활성화시키기 위해 어닐링이 사용될 수 있다.
이전의 개시가 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 점에 유념해야 한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가 스페이서들이 이용될 수 있고, 상이한 시퀀스의 단계들이 이용될 수 있으며, 추가 스페이서들이 형성될 수 있고 제거될 수 있고/있거나 등이다. 또한, 상이한 구조물들 및 단계들을 사용하여 n형 디바이스들 및 p형 디바이스들이 형성될 수 있다.
도 8a 및 도 8b에서, 나노구조물들(64, 66)에 소스/드레인 리세스들(94)이 형성된다. 예시된 실시예에서, 소스/드레인 리세스들(94)은 나노구조물들(64, 66)을 관통하여 그리고 핀들(62) 내로 연장된다. 소스/드레인 리세스들(94)은 또한 기판(50) 내로 연장될 수 있다. 다양한 실시예들에서, 소스/드레인 리세스들(94)이 기판(50)을 에칭하지 않고 기판(50)의 최상면까지 연장될 수 있거나; 소스/드레인 리세스들(94)의 바닥면들이 STI 영역들(70)의 최상면들 아래에 배치되도록 핀들(62)이 에칭될 수 있거나; 등이다. 소스/드레인 리세스들(94)은 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 나노구조물들(64, 66)을 에칭함으로써 형성될 수 있다. 게이트 스페이서들(90) 및 더미 게이트들(84)은 소스/드레인 리세스들(94)을 형성하기 위해 사용되는 에칭 프로세스들 동안 핀들(62) 및/또는 나노구조물들(64, 66)의 부분들을 집합적으로(collectively) 마스킹한다. 나노구조물들(64, 66) 각각을 에칭하기 위해 단일 에칭 프로세스가 사용될 수 있거나, 또는 나노구조물들(64, 66) 각각을 에칭하기 위해 다중 에칭 프로세스들이 사용될 수 있다. 소스/드레인 리세스들(94)이 원하는 깊이에 도달한 후 소스/드레인 리세스들(94)의 에칭을 정지시키기 위해 시한적 에칭 프로세스(timed etch process)들이 사용될 수 있다.
선택적으로, 제1 나노구조물들(64)의 남아있는 부분들의 측벽들, 예를 들어, 소스/드레인 리세스들(94)에 의해 노출된 측벽들 상에 내측 스페이서들(96)이 형성된다. 후속하여 더 상세히 설명될 바와 같이, 소스/드레인 리세스들(94)에 소스/드레인 영역들이 후속하여 형성될 것이고, 후속하여 제1 나노구조물들(64)이 대응하는 게이트 구조물들로 대체될 것이다. 내측 스페이서들(96)은 후속하여 형성되는 소스/드레인 영역들과 후속하여 형성되는 게이트 구조물들 사이의 격리 피처들로서 역할한다. 또한, 내측 스페이서들(96)은, 후속하여 제1 나노구조물들(64)을 제거하기 위해 사용되는 에칭 프로세스들과 같은 후속 에칭 프로세스들에 의한 후속하여 형성되는 소스/드레인 영역들에의 데미지를 실질적으로 방지하기 위해 사용될 수 있다.
내측 스페이서들(96)을 형성하기 위한 예로서, 소스/드레인 리세스들(94)이 측방향으로(laterally) 확장될 수 있다. 구체적으로, 소스/드레인 리세스들(94)에 의해 노출된 제1 나노구조물들(64)의 측벽들의 부분들이 리세싱될 수 있다. 제1 나노구조물들(64)의 측벽들이 직선형인 것으로서 예시되지만, 측벽들은 오목형 또는 볼록형일 수 있다. 측벽들은 제1 나노구조물들(64)의 재료에 선택적인[예를 들어, 제2 나노구조물들(66)의 재료보다 더 빠른 레이트로 제1 나노구조물들(64)의 재료를 선택적으로 에칭하는] 에칭 프로세스와 같은 임의의 허용가능한 에칭 프로세스에 의해 리세싱될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 제2 나노구조물들(66)이 실리콘으로 형성되고 제1 나노구조물들(64)이 실리콘 게르마늄으로 형성되었을 때, 에칭 프로세스는 수산화 테트라메틸암모늄(tetramethylammonium hydroxide; TMAH), 수산화 암모늄(ammonium hydroxide, NH4OH) 등을 사용하는 습식 에칭일 수 있다. 다른 실시예에서, 에칭 프로세스는 불화 수소(hydrogen fluoride; HF) 가스와 같은 불소계 가스(fluorine-based gas)를 사용하는 건식 에칭일 수 있다. 일부 실시예들에서, 소스/드레인 리세스들(94)을 형성하는 것 및 제1 나노구조물들(64)의 측벽들을 리세싱하는 것 둘 다를 위해 동일한 에칭 프로세스가 계속적으로 수행될 수 있다. 내측 스페이서들(96)이 이어서 소스/드레인 리세스들(94)에 절연 재료를 컨포멀하게 형성하고, 후속하여 절연 재료를 에칭함으로써 형성될 수 있다. 절연 재료는, 약 3.5보다 더 작은 k값(k-value)을 갖는 저유전 상수(low-dielectric constant; low-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있지만, 실리콘 질화물 또는 실리콘 산질화물일 수 있다. 절연 재료는 ALD, CVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 절연 재료의 에칭은 이방성일 수 있다. 예를 들어, 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭일 수 있다. 내측 스페이서들(96)의 외측 측벽들이 게이트 스페이서들(90)의 측벽들에 관하여 동일 평면을 이루는 것으로서 예시되지만, 내측 스페이서들(96)의 외측 측벽들은 게이트 스페이서들(90)의 측벽들을 넘어 연장될 수 있거나 또는 게이트 스페이서들(90)의 측벽들로부터 리세싱될 수 있다. 환언하면, 내측 스페이서들(96)은 측벽 리세스들을 부분적으로 충전할 수 있거나, 완전히 충전할 수 있거나, 또는 과충전할 수 있다. 또한, 내측 스페이서들(96)의 측벽들이 직선형으로서 예시되지만, 내측 스페이서들(96)의 측벽들은 오목형 또는 볼록형일 수 있다.
도 9a 및 도 9b에서, 소스/드레인 리세스들(94)에 에피택셜 소스/드레인 영역들(98)이 형성된다. 에피택셜 소스/드레인 영역들(98)은, 각각의 더미 게이트(84)[및 대응하는 채널 영역(68)]가 에피택셜 소스/드레인 영역들(98)의 각자의 인접한 쌍들 사이에 배치되도록 형성된다. 일부 실시예들에서, 게이트 스페이서들(90) 및 내측 스페이서들(96)은, 에피택셜 소스/드레인 영역들(98)이 결과적인 nano-FET들의 후속하여 형성되는 게이트들과 단락(short out)되지 않도록, 에피택셜 소스/드레인 영역들(98)을 각각 더미 게이트들(84) 및 제1 나노구조물들(64)로부터 적절한 측방 거리만큼 분리시키기 위해 사용된다. 에피택셜 소스/드레인 영역들(98)의 재료는 각자의 채널 영역들(68)에 응력(stress)을 가하기 위해 선택될 수 있고, 이에 의해 성능을 향상시킨다.
p형 영역(50P)을 마스킹함으로써 n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(98)이 형성될 수 있다. 이어서, n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(98)이 n형 영역(50N) 내의 소스/드레인 리세스들(94)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(98)은 n형 디바이스들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조물들(66)이 실리콘이면, n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(98)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역들(68) 상에 인장 변형(tensile strain)을 가하는 재료들을 포함할 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(98)은 "n형 소스/드레인 영역들"로 지칭될 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역들(98)은, 핀들(66) 및 나노구조물들(64, 66)의 각자의 표면들로부터 융기된(raised) 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
n형 영역(50N)을 마스킹함으로써 p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(98)이 형성될 수 있다. 이어서, p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(98)이 p형 영역(50P) 내의 소스/드레인 리세스들(94)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(98)은 p형 디바이스들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조물들(66)이 실리콘이면, p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(98)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 채널 영역들(68) 상에 압축 변형(compressive strain)을 가하는 재료들을 포함할 수 있다. p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(98)은 "p형 소스/드레인 영역들"로 지칭될 수 있다. p형 영역(50P) 내의 에피택셜 소스/드레인 영역들(98)은, 핀들(66) 및 나노구조물들(64, 66)의 각자의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯들을 가질 수 있다.
LDD 영역들을 형성하기 위한 이전에 설명된 프로세스와 유사하게, 소스/드레인 영역들을 형성하기 위해 에피택셜 소스/드레인 영역들(98), 나노구조물들(64, 66), 및/또는 핀들(62)이 불순물들로 주입되고, 어닐링이 이어진다. 소스/드레인 영역들은 1019 cm-3 내지 1021 cm-3의 범위 내의 불순물들 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n형 및/또는 p형 불순물들은 이전에 설명된 불순물들 중 임의의 것일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(98)은 성장 동안 인시추 도핑될 수 있다.
에피택셜 소스/드레인 영역들(98)을 형성하기 위해 사용된 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들의 상면들이 핀들(62) 및 나노구조물들(64, 66)의 측벽들을 넘어 외측으로 측방으로 확장된 패싯들을 갖는다. 일부 실시예들에서, 이 패싯들은 도 9c에 예시된 바와 같이 인접한 에피택셜 소스/드레인 영역들(98)이 머징되게 한다. 일부 실시예들에서, 도 9d에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후 인접한 에피택셜 소스/드레인 영역들(98)이 분리된 채로 남아있다. 예시된 실시예들에서, 게이트 스페이서들(90)을 형성하기 위해 사용된 스페이서 에칭이 또한 핀들(62) 및/또는 나노구조물들(64, 66)의 측벽들 상에 핀 스페이서들(92)을 형성하기 위해 조절된다. 핀 스페이서들(92)은 STI 영역들(70) 위로 연장된 핀들(62) 및/또는 나노구조물들(64, 66)의 측벽들의 일 부분을 커버하도록 형성되고, 이에 의해 에피택셜 성장을 차단한다. 다른 실시예에서, 에피택셜 소스/드레인 영역들(98)이 STI 영역들(70)의 표면까지 연장되는 것을 가능하게 하기 위해, 게이트 스페이서들(90)을 형성하기 위해 사용되는 스페이서 에칭이 핀 스페이서들을 형성하지 않도록 조절된다.
에피택셜 소스/드레인 영역들(98)은 하나 이상의 반도체 재료층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(98)은 라이너층(98A), 메인층(98B), 및 피니싱층(finishing layer)(98C)(또는 더 일반적으로, 제1 반도체 재료층, 제2 반도체 재료층, 및 제3 반도체 재료층)을 각각 포함할 수 있다. 에피택셜 소스/드레인 영역들(98)에 대해 임의의 수의 반도체 재료층들이 사용될 수 있다. 라이너층(98A), 메인층(98B), 및 피니싱층(98C) 각각은 상이한 반도체 재료들로 형성될 수 있고 상이한 불순물 농도들로 도핑될 수 있다. 일부 실시예들에서, 라이너층(98A)은 메인층(98B)보다 더 작은 농도의 불순물들을 가질 수 있고, 피니싱층(98C)은 라이너층(98A)보다 더 큰 농도의 불순물들 및 메인층(98B)보다 더 작은 농도의 불순물들을 가질 수 있다. 에피택셜 소스/드레인 영역들(98)이 3개의 반도체 재료층들을 포함하는 실시예들에서, 라이너층들(98A)이 소스/드레인 리세스들(94)에서 성장될 수 있고, 메인층들(98B)이 라이너층들(98A) 상에 성장될 수 있으며, 피니싱층들(98C)이 메인층들(98B) 상에 성장될 수 있다.
도 10a 및 도 10b에서, 에피택셜 소스/드레인 영역들(98), 게이트 스페이서들(90), (존재한다면) 마스크들(86) 또는 더미 게이트들(84) 위에 제1 ILD(104)가 퇴적된다. 제1 ILD(104)는 CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), FCVD 등과 같은 임의의 적합한 퇴적 프로세스에 의해 형성될 수 있는 유전체 재료로 형성될 수 있다. 허용가능한 유전체 재료들은 포스포 실리케이트 글래스(phospho-silicate glass; PSG), 보로 실리케이트 글래스(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 글래스(boron-doped phospho-silicate glass; BPSG), 도핑되지 않은 실리케이트 글래스(undoped silicate glass; USG) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다.
일부 실시예들에서, 제1 ILD(104)와 에피택셜 소스/드레인 영역들(98), 게이트 스페이서들(90), 및 (존재한다면) 마스크들(86) 또는 더미 게이트들(84) 사이에 접촉 에칭 정지층(contact etch stop layer; CESL)(102)이 형성된다. CESL(102)은, CVD, ALD 등과 같은 임의의 적합한 퇴적 프로세스에 의해 형성될 수 있는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 제1 ILD(104)의 에칭으로부터 높은 에칭 선택비를 갖는 유전체 재료로 형성될 수 있다.
도 11a 및 도 11b에서, 게이트 스페이서들(90) 및 (존재한다면) 마스크들(86) 또는 더미 게이트들(84)의 최상면들과 제1 ILD(104)의 최상면들을 동일한 높이에 있게 하기 위해 제거 프로세스가 수행된다. 일부 실시예들에서, 화학 기계적 폴리싱(CMP), 에치 백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(84) 상의 마스크들(86), 및 마스크들(86)의 측벽들을 따르는 게이트 스페이서들(90)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 게이트 스페이서들(90), 제1 ILD(104), CESL(102), 및 (존재한다면) 마스크들(86) 또는 더미 게이트들(84)의 최상면들은 (프로세스 변동들 내에서) 동일 평면 상에 있다. 따라서, (존재한다면) 마스크들(86) 또는 더미 게이트들(84)의 최상면들이 제1 ILD(104)가 관통되어 노출된다. 예시된 실시예에서, 마스크들(86)이 남아있고, 평탄화 프로세스가 마스크들(86)의 최상면들과 제1 ILD(104)의 최상면들을 동일한 높이에 있게 한다.
도 12a 및 도 12b에서, 리세스들(106)이 형성되도록, (존재한다면) 마스크들(86) 및 더미 게이트들(84)이 에칭 프로세스에서 제거된다. 리세스들(106) 내의 더미 유전체들(82)의 부분들이 또한 제거된다. 일부 실시예들에서, 이방성 건식 에칭에 의해 더미 게이트들(84)이 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(104) 또는 게이트 스페이서들(90)보다 더 빠른 레이트로 더미 게이트들(84)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭을 포함할 수 있다. 제거 동안, 더미 게이트들(84)이 에칭될 때 더미 유전체들(82)이 에칭 정지층들로서 사용될 수 있다. 이어서 더미 유전체들(82)이 제거된다. 각각의 리세스(106)는 채널 영역들(68)의 부분들을 노출시키고/노출시키거나 채널 영역들(68)의 부분들 위에 있다. 채널 영역들(68)로서 역할하는 제2 나노구조물들(66)의 부분들이 에피택셜 소스/드레인 영역들(98)의 인접한 쌍들 사이에 배치되고 이에 인접한다.
제1 나노구조물들(64)의 남아있는 부분들은 이어서, 제2 나노구조물들(66) 사이의 영역들(50I)에 개구부들(108)이 형성되도록, 리세스들(106)을 확장시키기 위해 제거된다. 제1 나노구조물들(64)의 남아있는 부분들은, 제2 나노구조물들(66)의 재료보다 더 빠른 레이트로 제1 나노구조물들(64)의 재료를 선택적으로 에칭하는 임의의 허용가능한 에칭 프로세스에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 제1 나노구조물들(64)이 실리콘 게르마늄으로 형성되고 제2 나노구조물들(66)이 실리콘으로 형성되었을 때, 에칭 프로세스는 수산화 테트라메틸암모늄(TMAH), 수산화 암모늄(NH4OH) 등을 사용하는 습식 에칭일 수 있다. 일부 실시예들에서, 제2 나노구조물들(66)의 노출된 부분들의 두께들을 감소시키고 개구부들(108)을 확장시키기 위해 트림 프로세스(trim process)(별도로 예시되지는 않음)가 수행된다. 개구부들(108)은, 특히 nano-FET들이 작은 기술 노드에서 형성될 때 작다. 예를 들어, nano-FET들이 3 nm 기술 노드에서 형성될 때, 개구부들(108)의 폭은 50 Å 내지 350 Å의 범위 내일 수 있고 개구부들(108)의 높이는 50 Å 내지 350 Å의 범위 내일 수 있다.
도 13a 및 도 13b에서, 리세스들(106) 및 개구부들(108)에 게이트 유전체층(112)이 형성된다. 게이트 유전체층(112) 상에 게이트 전극층(114)이 형성된다. 게이트 유전체층(112) 및 게이트 전극층(114)은 대체 게이트들용 층들이고, 각각이 제2 나노구조물들(66)의 모든(예를 들어, 4개의) 측부들 주위를 감싼다.
게이트 유전체층(112)은 핀들(62)의 측벽들 및/또는 최상면들 상에; 제2 나노구조물들(66)의 최상면들, 측벽들, 및 바닥면들 상에; 그리고 게이트 스페이서들(90)의 측벽들 상에 배치된다. 게이트 유전체층(112)은 또한 제1 ILD(104) 및 게이트 스페이서들(90)의 최상면들 상에 형성될 수 있다. 게이트 유전체층(112)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트, 이들의 조합들, 이들의 다중층들과 같은 실리케이트 등을 포함할 수 있다. 게이트 유전체층(112)은, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트와 같은, 약 7.0보다 더 큰 k값을 갖는 고유전 상수(high-dielectric constant; high-k) 재료를 포함할 수 있다. 도 13a 및 도 13b에 단일층 게이트 유전체층(112)이 예시되지만, 후속하여 더 상세히 설명될 바와 같이, 게이트 유전체층(112)은 계면층 및 하이 k 유전체층(high-k dielectric layer)과 같은 다중층들을 포함할 수 있다.
게이트 전극층(114)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 이들의 다중층들 등과 같은 하나 이상의 금속 함유 재료(들)를 포함할 수 있다. 도 13a 및 도 13b에 단일층 게이트 전극층(114)이 예시되지만, 후속하여 더 상세히 설명될 바와 같이, 게이트 전극층(114)은 임의의 수의 일함수 조정층들, 임의의 수의 글루층(glue layer)들, 및 충전층을 포함할 수 있다.
n형 영역(50N) 및 p형 영역(50P) 내의 게이트 유전체층들(112)의 형성은, 각각의 영역 내의 게이트 유전체층들(112)이 동일한 재료들로 형성되도록 동시에 발생할 수 있고, n형 영역(50N) 및 p형 영역(50P) 내의 게이트 전극층들(114)의 형성은, 각각의 영역 내의 게이트 전극층들(114)이 동일한 재료들로 형성되도록 동시에 발생할 수 있다. 일부 실시예들에서, 각각의 영역 내의 게이트 유전체층들(112)은, 게이트 유전체층들(112)이 상이한 재료들일 수 있고/있거나 상이한 개수의 층들을 가질 수 있도록 개별 프로세스들에 의해 형성될 수 있고/있거나 각각의 영역 내의 게이트 전극층들(114)은, 게이트 전극층들(114)이 상이한 재료들일 수 있고/있거나 상이한 개수의 층들을 가질 수 있도록 개별 프로세스들에 의해 형성될 수 있다. 개별 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다. 이어지는 설명에서, n형 영역(50N) 내의 게이트 전극층들(114) 및 p형 영역(50P) 내의 게이트 전극층들(114)의 적어도 일부들이 개별적으로 형성된다.
도 14a 내지 도 18b는, 대체 게이트들용 게이트 유전체층(112) 및 게이트 전극층(114)이 p형 영역(50P)에서 리세스들(106) 및 개구부들(108)에 형성되는 프로세스를 예시한다. 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18a는 도 13a에서의 영역(50A) 내의 피처들을 예시한다. 도 14b, 도 15b, 도 16b, 도 17b, 및 도 18b는 도 13b에서의 영역(50B) 내의 피처들을 예시한다. 채널 영역들(68) 상에/주위에 게이트 유전체층(112)이 형성된다(도 14a 및 도 14b를 보라). 게이트 유전체층(112) 상에 게이트 전극층(114)용 p형 일함수 조정층(114A)이 형성된다(도 15a 및 도 15b를 보라). p형 일함수 조정층(114A) 상에 캡핑층(116)이 형성된다(도 16a 및 도 16b를 보라). 바람직하게, 캡핑층(116)은, 그 아래에 있는 p형 일함수 조정층(114A)에 우수한 보호를 제공하고 원자 층 퇴적과 같은 높은 컨포멀도를 갖는 퇴적 프로세스에 의해 형성될 수 있는 희생 재료로 형성된다. 캡핑층(116)이 p형 일함수 조정층(114A)을 커버하는 동안 어닐링 프로세스가 수행되고, 이는 결과적인 nano-FET들의 일함수들을 조정하기 위해 p형 일함수 조정층(114A)으로부터의 일함수 조정 요소를 게이트 유전체층(112) 내로 추동(drive)한다. 어닐링 프로세스 후, p형 일함수 조정층(114A)을 노출시키기 위해 캡핑층(116)이 제거된다(도 17a 및 도 17b를 보라). 이어서 글루층(114C) 및 충전층(114D)과 같은 게이트 전극층(114)용 나머지 층들이 p형 일함수 조정층(114A) 상에 형성될 수 있다(도 18a 및 도 18b를 보라). 적어도 p형 영역(50P)에 게이트 전극층(114)의 부분들을 형성하는 동안 n형 영역(50N)이 마스킹될 수 있다.
도 14a 및 도 14b에서, 게이트 유전체층(112)이, 이것이 p형 영역(50P)에서 리세스들(106) 및 개구부들(108)을 컨포멀하게 라이닝하도록, 제2 나노구조물들(66)의 채널 영역들(68) 상에 컨포멀하게 형성된다. 게이트 유전체층(112)은 또한 제1 ILD(104) 및 게이트 스페이서들(90)의 최상면들 상에 퇴적될 수 있다(도 13b를 보라). 게이트 유전체층(112)의 형성 방법들은 분자 빔 증착(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 게이트 유전체층(112)을 제2 나노구조물들(66)의 모든(예를 들어, 4개의) 측부들 주위를 감싼다. 일부 실시예들에서, 게이트 유전체층(112)은 10 Å 내지 30 Å의 범위 내의 두께를 갖는다. 예시된 실시예에서, 게이트 유전체층(112)은 계면층(112A)(또는 더 일반적으로, 제1 게이트 유전체 서브층) 및 그 위에 있는 하이 k 유전체층(112B)(또는 더 일반적으로, 제2 게이트 유전체 서브층)을 포함하는 다중층이다. 계면층(112A)은 실리콘 산화물로 형성될 수 있고 하이 k 유전체층(112B)은 하프늄 산화물로 형성될 수 있다. 게이트 유전체층(112)은 임의의 허용가능한 수의 서브층들을 포함할 수 있다.
도 15a 및 도 15b에서, p형 일함수 조정층(114A)이, 이것이 p형 영역(50P)에서 리세스들(106) 및 개구부들(108)을 컨포멀하게 라이닝하도록, 게이트 유전체층(112) 상에 컨포멀하게 형성된다. p형 일함수 조정층(114A)은, nano-FET의 일함수를 형성될 디바이스의 응용을 고려하여 원하는 양으로 조정하기 위해 허용가능하고, 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있는 p형 일함수 재료(p-type work function material; PWFM)로 형성된다. 일부 실시예들에서, p형 일함수 조정층(114A)은, PVD, ALD, CVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있는 티타늄 질화물, 탄탈륨 질화물, 이들의 조합들 등으로 형성된다. 일부 실시예들에서, p형 일함수 조정층(114A)은 10 Å 내지 30 Å의 범위 내의 두께를 갖는다. p형 일함수 조정층(114A)의 PWFM은, 결과적인 nano-FET들의 일함수들을 조정하기 위해 게이트 유전체층(112) 내로 후속하여 추동될 일함수 조정 요소를 포함한다. 일함수 조정 요소는 금속일 수 있고, PWFM은 이 금속의 질화물일 수 있다. 일부 실시예들에서, 일함수 조정 요소는 티타늄이고, PWFM은 티타늄 질화물이며, p형 일함수 조정층(114A)은 PVD에 의해 퇴적된다.
도 16a 및 도 16b에서, 캡핑층(116)이, 이것이 p형 영역(50P)에서 리세스들(106) 및 개구부들(108)을 컨포멀하게 라이닝하도록, p형 일함수 조정층(114A) 상에 컨포멀하게 형성된다. 후속하여 더 상세히 설명될 바와 같이, 캡핑층(116)은, 원자 층 퇴적과 같은 높은 컨포멀도를 갖는 퇴적 프로세스에 의해 형성될 수 있는 희생 재료로 형성되고, 이에 의해 캡핑층(116)이 높은 컨포멀도를 갖는 것을 가능하게 한다. 캡핑층(116)을 형성하기 위한 퇴적 프로세스는 p형 일함수 조정층(114A)을 형성하기 위한 퇴적 프로세스와는 상이한 유형의 퇴적 프로세스일 수 있다. 캡핑층(116)은, 후속 어닐링 프로세스 동안 p형 일함수 조정층(114A)을 보호하기 위해 사용될 희생층이다. 이어서 캡핑층(116)이, 이것이 결과적인 nano-FET들에 남아있지 않도록 제거될 것이다. 위에서 언급된 바와 같이, 개구부들(108)은 작다. 캡핑층(116)은, 이것이 개구부들(108) 또는 리세스들(106)에서 함께 머징되거나 시밍되지 않도록 작은 두께로 형성된다. 캡핑층(116)의 머징 또는 시밍을 회피하는 것은 바람직하게, 캡핑층(116)이 소량의 과에칭(over-etching)으로 수행되는 에칭 프로세스로 제거되는 것을 가능하게 하고, 이는 그 아래에 있는 피처들에의 데미지의 위험성을 감소시키며, 이에 의해 제조 수율을 증가시킨다. 일부 실시예들에서, 캡핑층(116)은 10 Å 내지 100 Å의 범위 내의 두께를 갖는다. 10 Å보다 더 작은 두께로 캡핑층(116)을 형성하는 것은 후속 어닐링 프로세스 동안 p형 일함수 조정층(114A)에 충분한 보호를 제공하지 못할 수 있어, p형 일함수 조정층(114A)에의 데미지를 초래한다. 100 Å보다 더 큰 두께로 캡핑층(116)을 형성하는 것은 바람직하지 않은 머징 또는 시밍을 유발할 수 있다. 캡핑층(116)의 두께는 p형 일함수 조정층(114A)의 두께 및 게이트 유전체층(112)의 두께보다 더 클 수 있다.
캡핑층(116)은 작은 두께들로 우수한 산화 저항성을 갖고 우수한 수분 장벽으로서 역할하는 희생 재료로 형성된다. 희생 재료는 산화물, 질화물, 이들의 조합들, 이들의 다중층들 등일 수 있다. 적합한 산화물은 알루미늄 산화물, 실리콘 산화물 등을 포함한다. 적합한 질화물은 티타늄 질화물, 실리콘 질화물, 실리콘 탄질화물 등을 포함한다. 그러한 재료들의 조합(예를 들어, 산질화물)이 또한 사용될 수 있다. 희생 재료는 전도성 또는 비전도성일 수 있다. 일부 실시예들에서, 희생 재료는 유전체 재료이다. 작은 두께들로, 그러한 희생 재료는 비정질 실리콘과 같은 다른 희생 재료들보다 더 나은 산화 저항성을 갖고 더 나은 수분 장벽으로서 역할한다. 또한, 비정질 실리콘과 같은 다른 희생 재료들과는 달리, 캡핑층(116)의 희생 재료는, 화학적 기상 증착(CVD)과 같은 다른 퇴적 프로세스들보다 더 높은 컨포멀도를 갖는 ALD에 의해 퇴적될 수 있다. 높은 컨포멀도로 희생 재료를 퇴적하는 것은 캡핑층(116)의 머징 또는 시밍을 회피하는 것을 도울 수 있다. 또한 계속해서, 그리고 후속하여 더 상세히 설명될 바와 같이, 희생 재료는, 캡핑층(116)이 결과적인 nano-FET들의 일함수들을 조정하는데 이용되는 것을 또한 가능하게 하는 일함수 조정 요소를 또한 포함할 수 있다.
일부 실시예들에서, 캡핑층(116)은 원자 층 퇴적(ALD) 프로세스로 알루미늄 산화물을 퇴적함으로써 형성된 알루미늄 산화물층이다. ALD 프로세스는 퇴적 챔버에 기판(50)을 위치시키고 퇴적 챔버 내에 다중 소스 프리커서들을 주기적으로 디스펜싱(dispensing)함으로써 수행되고, 따라서 p형 일함수 조정층(114A)의 표면들을 소스 프리커서들에 노출시킨다. 소스 프리커서들은, 캡핑층(116)의 희생 재료를 퇴적시키는 것에 반응할 수 있는 임의의 허용가능한 프리커서들인 제1 프리커서 및 제2 프리커서를 포함한다. 일부 실시예들에서, 제1 프리커서는 알루미늄 함유 프리커서이고 제2 프리커서는 산소 함유 프리커서이다. 알루미늄 산화물을 퇴적시키기 위한 허용가능한 알루미늄 함유 프리커서들은 트리메틸알루미늄[trimethylaluminum, Al2(CH3)6] 등을 포함한다. 알루미늄 산화물을 퇴적시키기 위한 허용가능한 산소 함유 프리커서들은 물(H2O) 등을 포함한다. 다른 허용가능한 프리커서들이 사용될 수 있다. 제1 펄스의 ALD 사이클이 퇴적 챔버 내에 제1 프리커서(예를 들어, 트리메틸알루미늄과 같은 알루미늄 함유 프리커서)를 디스펜싱함으로써 수행된다. 제1 프리커서는, 제1 프리커서가 p형 일함수 조정층(114A)의 표면들 상의 이용가능한 반응성 부위(reactive site)들과 반응할 때까지 퇴적 챔버에 유지된다. 제1 프리커서는 이어서 가령 임의의 허용가능한 진공 프로세스에 의해 그리고/또는 퇴적 챔버 내에 불활성 가스를 유동시킴으로써 퇴적 챔버로부터 퍼징(purging)된다. 제2 펄스의 ALD 사이클이 퇴적 챔버 내에 제2 프리커서(예를 들어, 물과 같은 산소 함유 프리커서)를 디스펜싱함으로써 수행된다. 제2 프리커서는, 제2 프리커서가 p형 일함수 조정층(114A)의 표면들 상의 이용가능한 반응성 부위들과 반응할 때까지 퇴적 챔버에 유지된다. 제2 프리커서는 이어서 가령 임의의 허용가능한 진공 프로세스에 의해 그리고/또는 퇴적 챔버 내에 불활성 가스를 유동시킴으로써 퇴적 챔버로부터 퍼징된다. 각각의 ALD 사이클은 캡핑층(116)의 희생 재료의 원자 층[종종 단층(monolayer)으로 지칭됨]의 퇴적을 초래한다. ALD 사이클은, 캡핑층(116)의 희생 재료가 원하는 두께(이전에 설명됨)로 퇴적될 때까지 다회 반복된다. 다른 적합한 ALD형 프로세스(ALD-like process)들이 또한 캡핑층(116)의 희생 재료를 퇴적하는데 이용될 수 있다.
선택적으로, 캡핑층(116)의 희생 재료는, 결과적인 nano-FET들의 일함수들을 조정하기 위해 게이트 유전체층(112) 내로 후속하여 추동될 일함수 조정 요소를 포함한다. 일함수 조정 요소는 금속일 수 있고, 희생 재료는 이 금속의 산화물 또는 이 금속의 질화물일 수 있다. 일부 실시예들에서, 일함수 조정 요소는 알루미늄이고 희생 재료는 알루미늄 산화물이다. 캡핑층(116)의 희생 재료는 p형 일함수 조정층(114A)의 PWFM(이전에 설명됨)과 동일한 일함수 조정 요소를 포함할 수 있거나, 또는 상이한 일함수 조정 요소를 포함할 수 있다. 일부 실시예들에서, p형 일함수 조정층(114A)의 일함수 조정 요소는 티타늄이고 캡핑층(116)의 일함수 조정 요소는 알루미늄이다. 결과적인 nano-FET들의 일함수들은 따라서 캡핑층(116) 및 p형 일함수 조정층(114A)의 재료들의 선택에 의해 조정될 수 있다.
캡핑층(116)이 형성된 후, 캡핑층(116), p형 일함수 조정층(114A), 및 게이트 유전체층(112)이 캡핑층(116) 및/또는 p형 일함수 조정층(114A)으로부터의 일함수 조정 요소(들)를 게이트 유전체층(112) 내로 추동하기 위해 어닐링되고, 이에 의해 결과적인 nano-FET들의 일함수들을 조정한다. 어닐링 프로세스는 급속 열 어닐링(rapid thermal anneal), 스파이크 어닐링 등일 수 있다. 어닐링 프로세스는 500 ℃ 내지 1000 ℃의 범위 내의 온도에서 그리고 1 밀리초 내지 5 분의 범위 내의 기간(duration) 동안 수행될 수 있다. 어닐링 프로세스는 산소 함유 프로세스 가스, 질소 함유 프로세스 가스 등과 같은 프로세스 가스를 함유하는 환경에서 수행될 수 있다. 일부 실시예들에서, 어닐링 프로세스는 캡핑층(116)의 희생 재료를 형성하기 위해 사용되는 ALD 프로세스로 인시추로 수행된다. 구체적으로, 어닐링 프로세스는, ALD 프로세스와 어닐링 프로세스 사이에 퇴적 챔버에서 진공을 파괴하지 않고, ALD 프로세스를 위한 퇴적 챔버에서 수행될 수 있다.
위에서 언급된 바와 같이, 캡핑층(116)의 희생 재료는 우수한 산화 저항성을 갖고 우수한 수분 장벽으로서 역할한다. 희생 재료가 우수한 산화 저항성을 갖기 때문에, 이는 어닐링 프로세스 동안 그 아래에 있는 피처들의 산화를 막는다(impede)(예를 들어, 방지하거나 감소시킴). 예를 들어, 캡핑층(116)은 어닐링 프로세스 동안 핀들(62), 제2 나노구조물들(66), 게이트 유전체층(112), 및/또는 p형 일함수 조정층(114A)의 산화를 막는다. 또한, 희생 재료가 우수한 수분 장벽으로서 역할하기 때문에, 이는 어닐링 프로세스 동안 어닐링 프로세스의 환경에서의 수분이 핀들(62), 제2 나노구조물들(66), 게이트 유전체층(112), 및/또는 p형 일함수 조정층(114A)의 계면들 내로 들어가는 것을 막는다. 따라서 이 피처들의 디라미네이션(delamination)이 회피될 수 있다. 피처들의 산화 및 디라미네이션을 회피하는 것은 결함들의 형성을 감소시킬 수 있어, 결과적인 nano-FET들의 성능을 증가시킨다.
도 17a 및 도 17b에서, p형 일함수 조정층(114A)을 노출시키기 위해 캡핑층(116)이 제거된다. 캡핑층(116)은, 캡핑층(116)에 선택적인[예를 들어, p형 일함수 조정층(114A)의 재료보다 더 빠른 레이트로 캡핑층(116)의 희생 재료를 선택적으로 에칭하는] 하나와 같은 임의의 허용가능한 에칭 프로세스로 제거될 수 있다. 에칭 프로세스는 등방성일 수 있다. 일부 실시예들에서, 캡핑층(116)은 플라즈마를 생성하지 않고 사불화 탄소(carbon tetrafluoride, CF4), 삼불화 질소(nitrogen trifluoride, NF3), 삼염화 붕소(boron trichloride, BCl3) 등을 사용하는 건식 에칭에 의해 제거된다. 일부 실시예들에서, 캡핑층(116)은 인산(phosphoric acid, H3PO4), 수산화 암모늄(ammonium hydroxide, NH4OH), 염화 수소(hydrogen chloride, HCl), 황산(sulfuric acid, H2SO4), 과산화 수소(hydrogen peroxide, H2O2), 질산(nitric acid, HNO3) 등을 사용하는 습식 에칭에 의해 제거된다. 캡핑층(116)이 제거되면 에칭을 정지하기 위해 시한적 에칭 프로세스들이 사용될 수 있다. 일부 실시예들에서, 에칭 프로세스는 30 초 내지 300 초의 범위 내의 기간 동안 수행된다. 위에서 언급된 바와 같이, 캡핑층(116)은 개구부들(108) 또는 리세스들(106)에서의 캡핑층(116)의 머징 또는 시밍을 회피하는 것을 돕기 위해 작은 두께로 형성된다. 캡핑층(116)의 머징 또는 시밍을 회피하는 것은 바람직하게, 에칭 프로세스가 소량의 과에칭으로 수행되는 것을 가능하게 하고, 이는 그 아래에 있는 피처들[예를 들어, 게이트 유전체층(112) 및/또는 p형 일함수 조정층(114A)]에의 데미지의 위험성을 감소시킨다. 이 피처들에의 데미지를 회피하는 것은 결과적인 nano-FET들의 제조 수율을 증가시킬 수 있다.
도 18a 및 도 18b에서, 게이트 전극층(114)의 나머지 부분들이 p형 일함수 조정층(114A) 상에 형성되고, 이에 의해 p형 영역(50P)에서 리세스들(106) 및 개구부들(108)의 나머지 부분들을 충전한다. 예시된 실시예에서, p형 일함수 조정층(114A) 상에 글루층(114C)이 퇴적되고, 글루층(114C) 상에 충전층(114D)이 퇴적된다. 형성이 완료된 후, p형 영역(50P) 내의 게이트 전극층(114)은 p형 일함수 조정층(114A), 글루층(114C), 및 충전층(114D)을 포함한다.
글루층(114C)은 p형 일함수 조정층(114A) 상에 컨포멀하게 형성될 수 있다. 글루층(114C)은, CVD, ALD, PECVD, PVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있는 티타늄 질화물, 탄탈륨 질화물, 티타늄 탄화물, 탄탈륨 탄화물 등과 같은 전도성 재료로 형성될 수 있다. 글루층(114C)은 대안적으로 접착층으로 지칭될 수 있고 p형 일함수 조정층(114A)과 충전층(114D) 사이의 접착성을 향상시킨다.
충전층(114D)은 글루층(114C) 상에 컨포멀하게 형성될 수 있다. 일부 실시예들에서, 충전층(114D)은, CVD, ALD, PECVD, PVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있는 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들 등과 같은 전도성 재료로 형성될 수 있다. 충전층(114D)은 p형 영역(50P)에서 리세스들(106) 및 개구부들(108)의 나머지 부분들을 충전한다.
도 19a 및 도 19b는 n형 영역(50N)에서 리세스들(106) 및 개구부들(108)에 형성된, 대체 게이트들용 게이트 유전체층(112) 및 게이트 전극층(114)을 예시한다. 도 19a는 도 13a에서의 영역(50A) 내의 피처들을 예시한다. 도 19b는 도 13b에서의 영역(50B) 내의 피처들을 예시한다. 일부 실시예들에서, n형 영역(50N) 및 p형 영역(50P) 내의 게이트 유전체층들(112)이 동시에 형성될 수 있다. 또한, n형 영역(50N) 내의 게이트 전극층(114)의 적어도 일부들이 p형 영역(50P)에 게이트 전극층(114)을 형성하기 전 또는 후 중 하나에 형성될 수 있고, p형 영역(50P)이 적어도 n형 영역(50N)에 게이트 전극층(114)의 부분들을 형성하는 동안 마스킹될 수 있다. 이와 같이, n형 영역(50N) 내의 게이트 전극층(114)이 p형 영역(50P) 내의 게이트 전극층(114)과 상이한 재료들을 포함할 수 있다. 예를 들어, n형 영역(50N) 내의 게이트 전극층(114)은 n형 일함수 조정층(114B), 글루층(114C), 및 충전층(114D)을 포함할 수 있다. n형 일함수 조정층(114B)은, nano-FET의 일함수를 형성될 디바이스의 응용을 고려하여 원하는 양으로 조정하기 위해 허용가능하고, 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있는 n형 일함수 재료(n-type work function material; NWFM)로 형성된다. 일부 실시예들에서, n형 일함수 조정층(114B)은, ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있는 티타늄 알루미늄, 티타늄 알루미늄 탄화물, 탄탈륨 알루미늄, 탄탈륨 탄화물, 이들의 조합들 등으로 형성된다. 일부 실시예들에서, n형 일함수 조정층(114B)은 10 Å 내지 50 Å의 범위 내의 두께를 갖는다. n형 일함수 조정층(114B)은 p형 일함수 조정층(114A)과는 상이한 재료로 형성된다. n형 영역(50N) 내의 글루층(114C)은 p형 영역(50P) 내의 글루층(114C)과 동일한 재료로 형성될 수 있고(또는 형성되지 않을 수 있고), p형 영역(50P) 내의 글루층(114C)과 동시에 형성될 수 있다(또는 형성되지 않을 수 있다). n형 영역(50N) 내의 충전층(114D)은 p형 영역(50P) 내의 충전층(114D)과 동일한 재료로 형성될 수 있고(또는 형성되지 않을 수 있고), p형 영역(50P) 내의 충전층(114D)과 동시에 형성될 수 있다(또는 형성되지 않을 수 있다).
도 20a 및 도 20b에서, 게이트 유전체층(112) 및 게이트 전극층(114)의 재료들의 과잉 부분들 - 이 과잉 부분들은 제1 ILD(104) 및 게이트 스페이서들(90)의 최상면들 위에 있음 - 을 제거하기 위해 제거 프로세스가 수행되고, 이에 의해 게이트 유전체들(122) 및 게이트 전극들(124)을 형성한다. 일부 실시예들에서, 화학 기계적 폴리싱(CMP), 에치 백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 게이트 유전체층(112)은, 평탄화되었을 때, 리세스들(106) 및 개구부들(108)에 남아있는 부분들을 갖는다[따라서 게이트 유전체들(122)을 형성함]. 게이트 전극층(114)은, 평탄화되었을 때, 리세스들(106) 및 개구부들(108)에 남아있는 부분들을 갖는다[따라서 게이트 전극들(124)을 형성함]. 게이트 스페이서들(90); CESL(102); 제1 ILD(104); 게이트 유전체들(122)[예를 들어, 계면층들(112A) 및 하이 k 유전체층들(112B), 도 18a 내지 도 19b를 보라]; 및 게이트 전극들(124)[예를 들어, p형 일함수 조정층들(114A), n형 일함수 조정층들(114B), 글루층들(114C), 및 충전층들(114D), 도 18a 내지 도 19b를 보라]의 최상면들은 (프로세스 변동들 내에서) 동일 평면 상에 있다. 게이트 유전체들(122) 및 게이트 전극들(124)이 결과적인 nano-FET들의 대체 게이트들을 형성한다. 게이트 유전체(122) 및 게이트 전극(124)의 각각의 각자의 쌍이 집합적으로 "게이트 구조물"로 지칭될 수 있다. 게이트 구조물들은 제2 나노구조물들(66)의 채널 영역(68)의 최상면들, 측벽들, 및 바닥면들을 따라 각각 연장된다.
도 21a 및 도 21b에서, 게이트 스페이서들(90), CESL(102), 제1 ILD(104), 게이트 유전체들(122), 및 게이트 전극들(124) 위에 제2 ILD(134)가 퇴적된다. 일부 실시예들에서, 제2 ILD(134)는 유동가능 CVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예들에서, 제2 ILD(134)는 CVD, PECVD 등과 같은 임의의 적합한 퇴적 프로세스에 의해 형성될 수 있는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성된다.
일부 실시예들에서, 제2 ILD(134)와 게이트 스페이서들(90), CESL(102), 제1 ILD(104), 게이트 유전체들(112), 및 게이트 전극들(124) 사이에 에칭 정지층(ESL)(132)이 형성된다. ESL(132)은, CVD, ALD 등과 같은 임의의 적합한 퇴적 프로세스에 의해 형성될 수 있는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 제2 ILD(134)의 에칭으로부터 높은 에칭 선택비를 갖는 유전체 재료로 형성될 수 있다.
도 22a 및 도 22b에서, 게이트 접촉부들(142) 및 소스/드레인 접촉부들(144)이 게이트 전극들(124) 및 에피택셜 소스/드레인 영역들(98)과 각각 접촉하도록 형성된다. 게이트 접촉부들(142)은 게이트 전극들(124)에 물리적으로 그리고 전기적으로 커플링된다. 소스/드레인 접촉부들(144)은 에피택셜 소스/드레인 영역들(98)에 물리적으로 그리고 전기적으로 커플링된다.
게이트 접촉부들(142) 및 소스/드레인 접촉부들(144)을 형성하기 위한 예로서, 게이트 접촉부들(142)용 개구부들이 제2 ILD(134) 및 ESL(132)을 관통하여 형성되고, 소스/드레인 접촉부들(144)용 개구부들이 제2 ILD(134), ESL(132), 제1 ILD(104), 및 CESL(102)을 관통하여 형성된다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 확산 장벽층, 접착층 등과 같은 라이너(별도로 예시되지는 않음), 및 전도성 재료가 개구부들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(134)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아있는 라이너 및 전도성 재료가 개구부들에 게이트 접촉부들(142) 및 소스/드레인 접촉부들(144)을 형성한다. 게이트 접촉부들(142) 및 소스/드레인 접촉부들(144)은 개별 프로세스들로 형성될 수 있거나, 또는 동일한 프로세스로 형성될 수 있다. 동일한 단면으로 형성되어 있는 것으로서 도시되지만, 게이트 접촉부들(142) 및 소스/드레인 접촉부들(144) 각각이 접촉부들의 단락을 회피할 수 있는 상이한 단면들로 형성될 수 있다는 점이 이해되어야 한다.
선택적으로, 에피택셜 소스/드레인 영역들(98)과 소스/드레인 접촉부들(144) 사이의 계면들에 금속 반도체 합금 영역들(146)이 형성된다. 금속 반도체 합금 영역들(146)은 금속 규화물(예를 들어, 티타늄 규화물, 코발트 규화물, 니켈 규화물 등)로 형성된 규화물 영역들, 금속 게르마나이드(metal germanide)(예를 들어, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드 등)로 형성된 게르마나이드 영역들, 금속 규화물 및 금속 게르마나이드 둘 다로 형성된 실리콘 게르마나이드 영역들 등일 수 있다. 금속 반도체 합금 영역들(146)은 소스/드레인 접촉부들(144)용 개구부들에 금속을 퇴적하고 이어서 열 어닐링 프로세스를 수행함으로써 소스/드레인 접촉부들(144)의 재료(들) 전에 형성될 수 있다. 금속은, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속들, 다른 내화 금속(refractory metal)들, 희토류 금속들 또는 이들의 합금들과 같은 저저항 금속 반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역들(98)의 반도체 재료들(예를 들어, 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 열 어닐링 프로세스 후, 소스/드레인 접촉부들(144)용 개구부들로부터, 가령 금속 반도체 합금 영역들(146)의 표면들로부터 임의의 잔여 금속을 제거하기 위해 습식 세정과 같은 세정 프로세스가 수행될 수 있다. 소스/드레인 접촉부들(144)의 재료(들)가 이어서 금속 반도체 합금 영역들(146) 상에 형성될 수 있다.
실시예들은 이점들을 달성할 수 있다. 캡핑층(116)은 일함수 조정 요소(들)를 게이트 유전체층(112) 내로 추동하기 위한 어닐링 프로세스 동안 그 아래에 있는 p형 일함수 조정층(114A)을 보호한다. 캡핑층(116)은 개구부들(108) 또는 리세스들(106)에서의 캡핑층(116)의 머징 또는 시밍을 회피하는 것을 도울 수 있는 작은 두께(이전에 설명됨)로 형성된다. 캡핑층(116)은, 특히 캡핑층(116)의 작은 두께로, 비정질 실리콘과 같은 다른 희생 재료들보다 더 나은 산화 저항성을 갖고 더 나은 수분 장벽으로서 역할하는 희생 재료로 형성된다. 또한, 비정질 실리콘과 같은 다른 희생 재료들과는 달리, 캡핑층(116)의 희생 재료는 ALD와 같은 높은 컨포멀도를 갖는 퇴적 프로세스에 의해 형성될 수 있다. 높은 컨포멀도로 캡핑층(116)의 희생 재료를 퇴적하는 것은 또한 개구부들(108) 및 리세스들(106)에서의 캡핑층(116)의 머징 또는 시밍을 회피하는 것을 도울 수 있다. 캡핑층(116)의 머징 또는 시밍을 회피하는 것은 바람직하게, 캡핑층(116)이 소량의 과에칭으로 수행되는 에칭 프로세스로 제거되는 것을 가능하게 하고, 이는 그 아래에 있는 피처들[예를 들어, 게이트 유전체층(112) 및/또는 p형 일함수 조정층(114A)]에의 데미지의 위험성을 감소시킨다. 이 피처들에의 데미지를 회피하는 것은 결과적인 nano-FET들의 제조 수율을 증가시킬 수 있다.
도 23a 내지 도 30b는 일부 실시예들에 따른, FinFET들의 제조에서의 중간 스테이지들의 도면들이다. FinFET들은, 나노구조물들(64, 66)이 생략된 점을 제외하고, 이전에 설명된 nano-FET들과 유사한 프로세스에 의해 제조될 수 있다. 대신, 핀들(62)이 FinFET들용 채널 영역들(68)로서 역할하는 반도체 피처들이다. [게이트 유전체층(122) 및 게이트 전극들(124)을 포함하는] 게이트 구조물들이 핀들(62)의 채널 영역들(68)의 최상면들 및 측벽들을 따라 연장되도록 형성된다.
도 23a 및 도 23b는 도 13a 및 도 13b와 유사한 제조 스테이지의 FinFET들을 도시한다. 나노구조물들(64, 66)이 생략되었기 때문에, 개구부들(108)이 존재하지 않는다. 대신, 핀들(62)의 채널 영역들(68) 상에 대체 게이트들용 층들이 형성된다. 도 24a 내지 도 28b는, 대체 게이트들용 게이트 유전체층(112) 및 게이트 전극층(114)이 p형 영역(50P)에서 리세스들(106)에 형성되는 프로세스를 예시한다.
도 24a 및 도 24b에서, 게이트 유전체층(112)이, 이것이 p형 영역(50P)에서 리세스들(106)을 라이닝하도록, 핀들(62)의 채널 영역들(68) 상에 컨포멀하게 형성된다. 게이트 유전체층(112)은 도 14a 및 도 14b에 대해 설명된 방식과 유사한 방식으로 형성될 수 있다.
도 25a 및 도 25b에서, p형 일함수 조정층(114A)이, 이것이 p형 영역(50P)에서 리세스들(106) 라이닝하도록, 게이트 유전체층(112) 상에 컨포멀하게 형성된다. p형 일함수 조정층(114A)은 도 15a 및 도 15b에 대해 설명된 방식과 유사한 방식으로 형성될 수 있다.
도 26a 및 도 26b에서, 캡핑층(116)이, 이것이 p형 영역(50P)에서 리세스들(106)을 라이닝하도록, p형 일함수 조정층(114A) 상에 컨포멀하게 형성된다. 캡핑층(116)은 도 16a 및 도 16b에 대해 설명된 방식과 유사한 방식으로 형성될 수 있다. 캡핑층(116)이 형성된 후, 캡핑층(116) 및/또는 p형 일함수 조정층(114A)으로부터의 일함수 조정 요소(들)를 게이트 유전체층(112) 내로 추동하기 위해 어닐링 프로세스가 수행된다. 어닐링 프로세스는 도 16a 및 도 16b에 대해 설명된 방식과 유사한 방식으로 수행될 수 있다.
도 27a 및 도 27b에서, p형 일함수 조정층(114A)을 노출시키기 위해 캡핑층(116)이 제거된다. 캡핑층(116)은 도 17a 및 도 17b에 대해 설명된 방식과 유사한 방식으로 제거될 수 있다.
도 28a 및 도 28b에서, 게이트 전극층(114)의 나머지 부분들이 p형 일함수 조정층(114A) 상에 퇴적되고, 이에 의해 p형 영역(50P)에서 리세스들(106)의 나머지 부분들을 충전한다. 게이트 전극층(114)의 나머지 부분들은 도 18a 및 도 18b에 대해 설명된 방식과 유사한 방식으로 형성될 수 있다.
도 29a 및 도 29b는 n형 영역(50N)에서 리세스들(106)에 형성된, 대체 게이트들용 게이트 유전체층(112) 및 게이트 전극층(114)을 예시한다. n형 영역(50N) 내의 게이트 유전체층(112) 및 게이트 전극층(114)은 도 19a 및 도 19b에 대해 설명된 방식과 유사한 방식으로 형성될 수 있다.
도 30a 및 도 30b는 도 22a 및 도 22b와 유사한 제조 스테이지의 FinFET들을 도시한다. 위에서 설명된 바와 같은 적절한 단계들이 도 30a 및 도30b에 도시된 피처들을 형성하기 위해 수행될 수 있다.
실시예에서, 방법은, 반도체 피처의 채널 영역 상에 게이트 유전체층을 형성하는 단계; 게이트 유전체층 상에 일함수 조정층을 퇴적하는 단계 - 일함수 조정층은 제1 일함수 조정 요소를 포함함 - ; 원자 층 퇴적으로 일함수 조정층 상에 캡핑층을 퇴적하는 단계 - 캡핑층은 산화물 또는 질화물로 형성됨 - ; 캡핑층이 일함수 조정층을 커버하는 동안 어닐링 프로세스를 수행하는 단계 - 어닐링 프로세스는 일함수 조정층으로부터의 제1 일함수 조정 요소를 게이트 유전체층 내로 추동함 - ; 일함수 조정층을 노출시키기 위해 캡핑층을 제거하는 단계; 및 일함수 조정층 상에 충전층을 퇴적하는 단계를 포함한다. 방법의 일부 실시예들에서, 캡핑층은 알루미늄 산화물로 형성된다. 방법의 일부 실시예들에서, 캡핑층을 제거하는 단계는 사불화 탄소를 사용하는 건식 에칭으로 캡핑층을 에칭하는 단계를 포함한다. 방법의 일부 실시예들에서, 캡핑층을 제거하는 단계는 인산을 사용하는 습식 에칭으로 캡핑층을 에칭하는 단계를 포함한다. 방법의 일부 실시예들에서, 어닐링 프로세스는 500 ℃ 내지 1000 ℃의 범위 내의 온도에서 그리고 1 밀리초 내지 5 분의 범위 내의 기간 동안 수행된다. 방법의 일부 실시예들에서, 캡핑층은 제2 일함수 조정 요소를 포함하고, 어닐링 프로세스는 캡핑층으로부터의 제2 일함수 조정 요소를 게이트 유전체층 내로 추동한다. 방법의 일부 실시예들에서, 제1 일함수 조정 요소는 티타늄이고 제2 일함수 조정 요소는 알루미늄이다.
실시예에서, 방법은, 제1 나노구조물 및 제2 나노구조물 주위에 게이트 유전체층을 형성하는 단계; 게이트 유전체층 상에 p형 일함수 조정층을 퇴적하는 단계; p형 일함수 조정층 상에 알루미늄 산화물층을 퇴적하는 단계 - 알루미늄 산화물층, p형 일함수 조정층, 및 게이트 유전체층은 제1 나노구조물과 제2 나노구조물 사이의 개구부를 컨포멀하게 라이닝함 - ; 알루미늄 산화물층, p형 일함수 조정층, 및 게이트 유전체층을 어닐링하는 단계; p형 일함수 조정층을 노출시키기 위해 알루미늄 산화물층을 제거하는 단계; 및 p형 일함수 조정층 상에 충전층을 퇴적하는 단계 - 충전층은 제1 나노구조물과 제2 나노구조물 사이의 개구부의 나머지 부분들을 충전함 - 를 포함한다. 방법의 일부 실시예들에서, 알루미늄 산화물층의 두께는 p형 일함수 조정층의 두께 및 게이트 유전체층의 두께보다 크다. 방법의 일부 실시예들에서, 알루미늄 산화물층의 두께는 10 Å 내지 100 Å의 범위 내이다. 방법의 일부 실시예들에서, p형 일함수 조정층의 두께 및 게이트 유전체층의 두께는 각각 10 Å 내지 30 Å의 범위 내이다. 방법의 일부 실시예들에서, 알루미늄 산화물층을 퇴적하는 단계는, 원자 층 퇴적 사이클을 수행하는 단계로서, p형 일함수 조정층을 트리메틸알루미늄에 노출시키는 단계; 및 p형 일함수 조정층을 물에 노출시키는 단계를 포함하는, 원자 층 퇴적 사이클을 수행하는 단계; 및 원자 층 퇴적 사이클을 다회 반복하는 단계를 포함한다.
실시예에서, 방법은, 반도체 피처의 채널 영역 상에 게이트 유전체층을 형성하는 단계; 게이트 유전체층 상에 일함수 조정층을 퇴적하는 단계 - 일함수 조정층은 제1 일함수 조정 요소를 포함함 - ; 일함수 조정층 상에 캡핑층을 퇴적하는 단계 - 캡핑층은 제2 일함수 조정 요소를 포함하고, 제2 일함수 조정 요소는 제1 일함수 조정 요소와 상이함 - ; 캡핑층이 일함수 조정층을 커버하는 동안 어닐링 프로세스를 수행함으로써 제1 일함수 조정 요소 및 제2 일함수 조정 요소를 게이트 유전체층 내로 추동하는 단계; 캡핑층을 제거하는 단계; 및 일함수 조정층 상에 충전층을 퇴적하는 단계를 포함한다. 방법의 일부 실시예들에서, 일함수 조정층은 제1 일함수 조정 요소의 질화물로 형성된다. 방법의 일부 실시예들에서, 제1 일함수 조정 요소는 티타늄이다. 방법의 일부 실시예들에서, 캡핑층은 제2 일함수 조정 요소의 산화물로 형성된다. 방법의 일부 실시예들에서, 제2 일함수 조정 요소는 알루미늄이다. 방법의 일부 실시예들에서, 일함수 조정층은 물리적 기상 증착에 의해 퇴적되고 캡핑층은 원자 층 퇴적에 의해 퇴적된다. 방법의 일부 실시예들에서, 반도체 피처는 반도체 핀이다. 방법의 일부 실시예들에서, 반도체 피처는 나노와이어이다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 피처의 채널 영역 상에 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 상에 일함수 조정층(work function tuning layer)을 퇴적하는 단계 - 상기 일함수 조정층은 제1 일함수 조정 요소를 포함함 - ;
원자 층 퇴적으로 상기 일함수 조정층 상에 캡핑층(capping layer)을 퇴적하는 단계 - 상기 캡핑층은 산화물 또는 질화물로 형성됨 - ;
상기 캡핑층이 상기 일함수 조정층을 커버하는 동안 어닐링 프로세스를 수행하는 단계 - 상기 어닐링 프로세스는 상기 일함수 조정층으로부터의 상기 제1 일함수 조정 요소를 상기 게이트 유전체층 내로 추동(drive)함 - ;
상기 일함수 조정층을 노출시키기 위해 상기 캡핑층을 제거하는 단계; 및
상기 일함수 조정층 상에 충전층(fill layer)을 퇴적하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 캡핑층은 알루미늄 산화물로 형성되는 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 캡핑층을 제거하는 단계는 사불화 탄소(carbon tetrafluoride)를 사용하는 건식 에칭으로 상기 캡핑층을 에칭하는 단계를 포함하는 것인, 방법.
실시예 4. 실시예 2에 있어서, 상기 캡핑층을 제거하는 단계는 인산(phosphoric acid)을 사용하는 습식 에칭으로 상기 캡핑층을 에칭하는 단계를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 어닐링 프로세스는 500 ℃ 내지 1000 ℃의 범위 내의 온도에서 그리고 1 밀리초 내지 5 분의 범위 내의 기간(duration) 동안 수행되는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 캡핑층은 제2 일함수 조정 요소를 포함하고, 상기 어닐링 프로세스는 상기 캡핑층으로부터의 상기 제2 일함수 조정 요소를 상기 게이트 유전체층 내로 추동하는 것인, 방법.
실시예 7. 실시예 6에 있어서, 상기 제1 일함수 조정 요소는 티타늄이고 상기 제2 일함수 조정 요소는 알루미늄인 것인, 방법.
실시예 8. 방법에 있어서,
제1 나노구조물 및 제2 나노구조물 주위에 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 상에 p형 일함수 조정층을 퇴적하는 단계;
상기 p형 일함수 조정층 상에 알루미늄 산화물층을 퇴적하는 단계 - 상기 알루미늄 산화물층, 상기 p형 일함수 조정층, 및 상기 게이트 유전체층은 상기 제1 나노구조물과 상기 제2 나노구조물 사이의 개구부를 컨포멀하게(conformally) 라이닝함 - ;
상기 알루미늄 산화물층, 상기 p형 일함수 조정층, 및 상기 게이트 유전체층을 어닐링하는 단계;
상기 p형 일함수 조정층을 노출시키기 위해 상기 알루미늄 산화물층을 제거하는 단계; 및
상기 p형 일함수 조정층 상에 충전층을 퇴적하는 단계 - 상기 충전층은 상기 제1 나노구조물과 상기 제2 나노구조물 사이의 상기 개구부의 나머지 부분들을 충전함 -
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서, 상기 알루미늄 산화물층의 두께는 상기 p형 일함수 조정층의 두께 및 상기 게이트 유전체층의 두께보다 큰 것인, 방법.
실시예 10. 실시예 9에 있어서, 상기 알루미늄 산화물층의 두께는 10 Å 내지 100 Å의 범위 내인 것인, 방법.
실시예 11. 실시예 9에 있어서, 상기 p형 일함수 조정층의 두께 및 상기 게이트 유전체층의 두께는 각각 10 Å 내지 30 Å의 범위 내인 것인, 방법.
실시예 12. 실시예 8에 있어서, 상기 알루미늄 산화물층을 퇴적하는 단계는,
원자 층 퇴적 사이클을 수행하는 단계로서,
상기 p형 일함수 조정층을 트리메틸알루미늄(trimethylaluminum)에 노출시키는 단계; 및
상기 p형 일함수 조정층을 물(water)에 노출시키는 단계를 포함하는, 상기 원자 층 퇴적 사이클을 수행하는 단계; 및
상기 원자 층 퇴적 사이클을 다회 반복하는 단계를 포함하는 것인, 방법.
실시예 13. 방법에 있어서,
반도체 피처의 채널 영역 상에 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 상에 일함수 조정층을 퇴적하는 단계 - 상기 일함수 조정층은 제1 일함수 조정 요소를 포함함 - ;
상기 일함수 조정층 상에 캡핑층을 퇴적하는 단계 - 상기 캡핑층은 제2 일함수 조정 요소를 포함하고, 상기 제2 일함수 조정 요소는 상기 제1 일함수 조정 요소와 상이함 - ;
상기 캡핑층이 상기 일함수 조정층을 커버하는 동안 어닐링 프로세스를 수행함으로써 상기 제1 일함수 조정 요소 및 상기 제2 일함수 조정 요소를 상기 게이트 유전체층 내로 추동하는 단계;
상기 캡핑층을 제거하는 단계; 및
상기 일함수 조정층 상에 충전층을 퇴적하는 단계
를 포함하는, 방법.
실시예 14. 실시예 13에 있어서, 상기 일함수 조정층은 상기 제1 일함수 조정 요소의 질화물로 형성되는 것인, 방법.
실시예 15. 실시예 14에 있어서, 상기 제1 일함수 조정 요소는 티타늄인 것인, 방법.
실시예 16. 실시예 13에 있어서, 상기 캡핑층은 상기 제2 일함수 조정 요소의 산화물로 형성되는 것인, 방법.
실시예 17. 실시예 14에 있어서, 상기 제2 일함수 조정 요소는 알루미늄인 것인, 방법.
실시예 18. 실시예 14에 있어서, 상기 일함수 조정층은 물리적 기상 증착에 의해 퇴적되고 상기 캡핑층은 원자 층 퇴적에 의해 퇴적되는 것인, 방법.
실시예 19. 실시예 13에 있어서, 상기 반도체 피처는 반도체 핀인 것인, 방법.
실시예 20. 실시예 13에 있어서, 상기 반도체 피처는 나노와이어인 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    반도체 피처의 채널 영역 상에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 상에 일함수 조정층(work function tuning layer)을 퇴적하는 단계 - 상기 일함수 조정층은 제1 일함수 조정 요소를 포함함 - ;
    원자 층 퇴적으로 상기 일함수 조정층 상에 캡핑층(capping layer)을 퇴적하는 단계 - 상기 캡핑층은 산화물 또는 질화물로 형성됨 - ;
    상기 캡핑층이 상기 일함수 조정층을 커버하는 동안 어닐링 프로세스를 수행하는 단계 - 상기 어닐링 프로세스는 상기 일함수 조정층으로부터의 상기 제1 일함수 조정 요소를 상기 게이트 유전체층 내로 추동(drive)함 - ;
    상기 일함수 조정층을 노출시키기 위해 상기 캡핑층을 제거하는 단계; 및
    상기 일함수 조정층 상에 충전층(fill layer)을 퇴적하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 캡핑층은 알루미늄 산화물로 형성되는 것인, 방법.
  3. 제2항에 있어서, 상기 캡핑층을 제거하는 단계는 사불화 탄소(carbon tetrafluoride)를 사용하는 건식 에칭으로 상기 캡핑층을 에칭하는 단계를 포함하는 것인, 방법.
  4. 제2항에 있어서, 상기 캡핑층을 제거하는 단계는 인산(phosphoric acid)을 사용하는 습식 에칭으로 상기 캡핑층을 에칭하는 단계를 포함하는 것인, 방법.
  5. 제1항에 있어서, 상기 어닐링 프로세스는 500 ℃ 내지 1000 ℃의 범위 내의 온도에서 그리고 1 밀리초 내지 5 분의 범위 내의 기간(duration) 동안 수행되는 것인, 방법.
  6. 제1항에 있어서, 상기 캡핑층은 제2 일함수 조정 요소를 포함하고, 상기 어닐링 프로세스는 상기 캡핑층으로부터의 상기 제2 일함수 조정 요소를 상기 게이트 유전체층 내로 추동하는 것인, 방법.
  7. 제6항에 있어서, 상기 제1 일함수 조정 요소는 티타늄이고 상기 제2 일함수 조정 요소는 알루미늄인 것인, 방법.
  8. 방법에 있어서,
    제1 나노구조물 및 제2 나노구조물 주위에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 상에 p형 일함수 조정층을 퇴적하는 단계;
    상기 p형 일함수 조정층 상에 알루미늄 산화물층을 퇴적하는 단계 - 상기 알루미늄 산화물층, 상기 p형 일함수 조정층, 및 상기 게이트 유전체층은 상기 제1 나노구조물과 상기 제2 나노구조물 사이의 개구부를 컨포멀하게(conformally) 라이닝함 - ;
    상기 알루미늄 산화물층, 상기 p형 일함수 조정층, 및 상기 게이트 유전체층을 어닐링하는 단계;
    상기 p형 일함수 조정층을 노출시키기 위해 상기 알루미늄 산화물층을 제거하는 단계; 및
    상기 p형 일함수 조정층 상에 충전층을 퇴적하는 단계 - 상기 충전층은 상기 제1 나노구조물과 상기 제2 나노구조물 사이의 상기 개구부의 나머지 부분들을 충전함 -
    를 포함하는, 방법.
  9. 제8항에 있어서, 상기 알루미늄 산화물층을 퇴적하는 단계는,
    원자 층 퇴적 사이클을 수행하는 단계로서,
    상기 p형 일함수 조정층을 트리메틸알루미늄(trimethylaluminum)에 노출시키는 단계; 및
    상기 p형 일함수 조정층을 물(water)에 노출시키는 단계를 포함하는, 상기 원자 층 퇴적 사이클을 수행하는 단계; 및
    상기 원자 층 퇴적 사이클을 다회 반복하는 단계를 포함하는 것인, 방법.
  10. 방법에 있어서,
    반도체 피처의 채널 영역 상에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 상에 일함수 조정층을 퇴적하는 단계 - 상기 일함수 조정층은 제1 일함수 조정 요소를 포함함 - ;
    상기 일함수 조정층 상에 캡핑층을 퇴적하는 단계 - 상기 캡핑층은 제2 일함수 조정 요소를 포함하고, 상기 제2 일함수 조정 요소는 상기 제1 일함수 조정 요소와 상이함 - ;
    상기 캡핑층이 상기 일함수 조정층을 커버하는 동안 어닐링 프로세스를 수행함으로써 상기 제1 일함수 조정 요소 및 상기 제2 일함수 조정 요소를 상기 게이트 유전체층 내로 추동하는 단계;
    상기 캡핑층을 제거하는 단계; 및
    상기 일함수 조정층 상에 충전층을 퇴적하는 단계
    를 포함하는, 방법.
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