KR20220118284A - 트랜지스터 소스/드레인 접촉부 및 그 형성 방법 - Google Patents

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KR20220118284A
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Abstract

일 실시예에 따른 방법은: 소스/드레인 영역 및 게이트 마스크 상에 보호층을 성막하는 단계 - 상기 게이트 마스크는 게이트 구조체 상에 배치되고, 상기 게이트 구조체는 기판의 채널 영역 상에 배치되고 상기 채널 영역은 상기 소스/드레인 영역에 인접함 -; 상기 보호층을 관통해 개구를 에칭하는 단계 - 상기 개구는 상기 소스/드레인 영역을 노출시킴 -; 상기 개구 내에 그리고 상기 보호층 상에 금속을 성막하는 단계; 상기 소스/드레인 영역 상에 금속-반도체 합금 영역을 형성하도록 상기 금속을 어닐링하는 단계; 및 세정 공정으로 상기 개구로부터 상기 금속의 잔류물을 제거하는 단계 - 상기 보호층은 상기 세정 공정 중에 상기 게이트 마스크를 덮음 - 를 포함한다.

Description

트랜지스터 소스/드레인 접촉부 및 그 형성 방법{TRANSISTOR SOURCE/DRAIN CONTACTS AND METHODS OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2021년 2월 18일자 출원되었고 그 내용이 여기에 참조로 포함된 미국 임시 특허 출원 제63/150,745호의 이익을 주장한다.
배경
반도체 디바이스는 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 응용 분야에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연층 또는 유전층, 도전층 및 반도체 재료층을 순차적으로 성막하고, 그 다양한 재료층을 리소그래피를 이용하여 패턴화하여 해당 재료층 위에 회로 부품 및 디바이스를 형성하는 것에 의해 제조된다.
반도체 산업은 최소 특징부 크기를 지속적으로 줄임으로써 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 주어진 면적에 더 많은 부품을 집적할 수 있게 한다. 그러나, 최소 특징부 크기가 감소되면, 해결해야 할 추가적인 문제가 발생한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 핀형 전계효과 트랜지스터(FinFET)의 예를 3차원 도면으로 보여준다.
도 2-21b는 일부 실시예에 따른 FinFET의 제조의 중간 단계의 도면이다.
도 22a-22b는 일부 실시예에 따른 FinFET의 도면이다.
다음의 개시 내용은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예에 따르면, 소스/드레인 영역에 대한 접촉 개구가 초기에 더 작은 폭으로 형성된 다음, 별도의 에칭 공정에서 더 큰 폭으로 확장된다. 접촉 개구의 폭은 더 잘 조절될 수 있으므로 인접한 소스/드레인 영역의 단락을 방지할 수 있다. 추가로, 보호층이 접촉 개구에 형성되어 소스/드레인 영역에 금속-반도체 합금 영역을 형성하는 중에 주변 특징부를 보호하는 데 사용된다. 따라서, 제조 수율이 향상될 수 있다.
도 1은 일부 실시예에 따른 핀형 전계효과 트랜지스터(FinFET)를 예시한다. 도 1은 예시의 명확성을 위해 FinFET의 일부 특징부가 생략된 3차원 도면이다. FinFET는 기판(50)(예, 반도체 기판)으로부터 연장되는 핀(52)을 포함하고, 핀(52)은 FinFET를 위한 채널 영역(58)으로 작용한다. 얕은 트렌치 분리(STI) 영역과 같은 분리 영역(56)이 인접한 핀(52) 사이에 배치되며, 해당 핀은 인접한 분리 영역(56) 사이에서 위로 돌출될 수 있다. 분리 영역(56)은 기판(50)과 분리된 것으로 설명/도시되어 있지만, 본 명세서에서 사용되는 "기판"이란 용어는 반도체 기판 단독 또는 반도체 기판과 분리 영역의 조합을 지칭할 수 있다. 추가로, 핀(52)의 하부 부분이 기판(50)과 연속하는 단일의 연속 재료인 것으로 예시되어 있지만, 핀(52) 및/또는 기판(50)의 하부 부분은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(52)은 인접한 분리 영역(56) 사이로부터 연장되는 부분을 지칭한다.
게이트 유전체(112)가 핀(52)의 측벽을 따라 핀의 상부 표면 위에 제공된다. 게이트 전극(114)이 게이트 유전체(112) 위에 제공된다. 에피택셜 소스/드레인 영역(88)이 게이트 유전체(112) 및 게이트 전극(114)에 대해 핀(52)의 반대측에 배치된다. 에피택셜 소스/드레인 영역(88)은 다양한 핀(52) 사이에서 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역(88)은 예를 들어, 에피택셜 성장에 의해 에피택셜 소스/드레인 영역(88)을 병합하거나 또는 에피택셜 소스/드레인 영역(88)을 동일한 소스/드레인 접촉부와 결합하는 것을 통해 전기적으로 연결될 수 있다.
도 1은 이후 도면에서 사용되는 기준 단면을 추가로 예시한다. A-A' 단면은 핀(52)의 종축을 따르고, 예컨대, FinFET의 에피택셜 소스/드레인 영역(88) 사이의 전류 흐름 방향으로 제공된다. B-B' 단면은 A-A' 단면에 수직이고, FinFET의 에피택셜 소스/드레인 영역(88)을 관통해 연장된다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트 공정(gate-last process)을 이용하여 형성된 FinFET의 측면에서 논의된다. 다른 실시예에서, 게이트-퍼스트 공정(gate-first process)이 적용될 수 있다. 또한, 일부 실시예는 평면 FET와 같은 평면 디바이스에 사용되는 측면을 고려한다.
도 2-21b는 일부 실시예에 따른 FinFET의 제조의 중간 단계의 도면이다. 도 2, 3 및 4는 도 1과 유사한 3차원 도면을 보여주는 3차원 도면이다. 도 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a 및 21a는 도 1의 A-A' 기준 단면과 유사한 단면을 따라 예시된 단면도이다. 도 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 20b 및 21b는 도 1의 B-B' 기준 단면과 유사한 단면을 따라 예시된 단면도이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 도핑되거나(예, p-형 또는 n-형 불순물로 도핑) 도핑되지 않을 수 있는, 벌크 반도체, 반도체-온 절연체(SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함하는 합금 반도체; 이들의 조합; 등을 포함할 수 있다.
기판(50)은 n-형 영역(50N)과 p-형 영역(50P)을 가진다. n-형 영역(50N)은 n-형 FinFET 등의 NMOS 트랜지스터와 같은 n-형 디바이스를 형성하기 위한 영역일 수 있고, p-형 영역(50P)은 p-형 FinFET 등의 PMOS 트랜지스터와 같은 p-형 디바이스를 형성하기 위한 영역일 수 있다. n-형 영역(50N)은 p-형 영역(50P)으로부터 물리적으로 분리(별도로 도시되지 않음)될 수 있으며, 임의의 수의 디바이스 특징부(예, 다른 능동 디바이스, 도핑된 영역, 분리 구조체 등)가 n-형 영역(50N)과 p-형 영역(50P) 사이에 배치될 수 있다. 하나의 n-형 영역(50N) 및 하나의 p-형 영역(50P)이 도시되어 있지만, 임의의 수의 n-형 영역(50N) 및 p-형 영역(50P)이 제공될 수 있다.
핀(52)이 기판(50)에 형성된다. 핀(52)은 반도체 스트립이다. 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다.
핀(52)은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀(52)은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피와 자체 정렬 공정을 결합하여 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 스페이서가 자체 정렬 공정을 이용하여 패턴화된 희생층과 나란히 형성된다. 그런 다음, 희생층이 제거되고, 나머지 스페이서는 핀(52)을 패턴화하기 위한 마스크로서 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀(52) 상에 잔류할 수 있다.
STI 영역(56)은 기판(50) 위에 그리고 인접한 핀(52) 사이에 형성된다. STI 영역(56)은 핀(52)의 상부가 인접한 STI 영역(56) 사이로부터 돌출되도록 핀(52)의 하부 주변에 배치된다. 즉, 핀(52)의 상부 부분은 STI 영역(56)의 상부 표면 위로 연장된다. STI 영역(56)은 인접한 디바이스의 특징부들을 분리한다.
STI 영역(56)은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 절연 재료는 기판(50) 위에 그리고 인접한 핀(52) 사이에 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD) 등등 또는 이들의 조합과 같은 화학적 기상 성막(CVD)에 의해 형성될 수 있다. 임의의 허용되는 공정에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 절연 재료는 FCVD에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 공정이 수행될 수 있다. STI 영역(56)은 단일 층으로서 예시되어 있지만, 일부 실시예는 다중 층을 적용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)가 먼저 기판(50)과 핀(52)의 표면을 따라 형성될 수 있다. 그 후, 전술한 것과 같은 충전 재료가 라이너 위에 형성될 수 있다. 일 실시예에서, 절연 재료는 과잉의 절연 재료가 핀(52)을 덮도록 형성된다. 그런 다음, 제거 공정이 절연 재료에 적용되어 핀(52) 위의 과잉의 절연 재료가 제거된다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 적용될 수 있다. 마스크가 핀(52) 상에 남아있는 실시예에서, 평탄화 공정은 마스크를 노출시키거나 마스크를 제거할 수 있다. 평탄화 공정 후, 절연 재료와 마스크(존재하는 경우) 또는 핀(52)의 상부 표면은 동일 평면(공정 변화 내에서)이 된다. 따라서, 마스크(존재하는 경우) 또는 핀(52)의 상부 표면은 절연 재료를 통해 노출된다. 예시된 실시예에서, 핀(52) 상에 마스크가 남아 있지 않다. 그런 다음, 절연 재료가 오목화되어 STI 영역(56)이 형성된다. 절연 재료는 핀(52)의 상부 부분이 절연 재료의 인접한 부분 사이에서 돌출되도록 오목화된다. 또한, STI 영역(56)의 상부 표면은 예시된 바와 같은 평탄면, 볼록면, 오목면(예, 접시형) 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적절한 에칭에 의해 평탄형, 볼록형 및/또는 오목형으로 형성될 수 있다. 절연 재료는 절연 재료의 재료에 선택적인(예를 들어, 핀(52)의 재료보다 더 빠른 속도로 STI 영역(56)의 절연 재료를 선택적으로 에칭) 공정과 같은 임의의 허용 가능한 에칭 공정을 이용하여 오목화될 수 있다. 예를 들어, 희석된 불화수소(dHF) 산을 사용한 산화물 제거가 수행될 수 있다.
전술한 공정은 핀(52) 및 STI 영역(56)이 형성될 수 있는 방식의 단지 하나의 예이다. 일부 실시예에서, 핀(52)은 마스크 및 에피택셜 성장 공정을 이용하여 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조체가 트렌치에서 에피택셜 성장될 수 있고, 유전체 층은 에피택셜 구조체가 해당 유전체 층으로부터 돌출되어 핀(52)을 형성하도록 오목화될 수 있다. 에피택셜 구조체가 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장된 재료는 성장 중에 인-시튜(in-situ) 도핑될 수 있으며, 인-시튜는 이전 및/또는 이후 주입을 제거할 수 있지만, 인-시튜 및 주입 도핑은 함께 적용될 수 있다.
또한, p-형 영역(50P)의 재료와 다른 n-형 영역(50N)의 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52)의 상부는 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하는 데 사용 가능한 재료는 한정되는 것은 아니지만, 인듐 비소화물, 알루미늄 비소화물, 갈륨 비소화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비소화물, 인듐 알루미늄 비소화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함한다.
또한, 핀(52) 및/또는 기판(50)에 적절한 우물(별도로 도시되지 않음)이 형성될 수 있다. 우물은 n-형 영역(50N) 및 p-형 영역(50P) 각각에 후속으로 형성될 소스/드레인 영역의 도전형과 반대인 도전형을 가질 수 있다. 일부 실시예에서, p-형 우물이 n-형 영역(50N)에 형성되고, n-형 우물이 p-형 영역(50P)에 형성된다. 일부 실시예에서, p-형 우물 또는 n-형 우물은 n-형 영역(50N) 및 p-형 영역(50P) 모두에 형성된다.
다른 우물 유형을 가지는 실시예에서, n-형 영역(50N) 및 p-형 영역(50P)에 대한 상이한 주입 단계가 포토레지스트와 같은 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-형 영역(50N)에서 핀(52) 및 STI 영역(56) 위에 형성될 수 있다. 포토레지스트는 p-형 영역(50P)을 노출하도록 패턴화된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 포토레지스트가 패턴화되면, p-형 영역(50P)에 n-형 불순물 주입이 수행되고, 포토레지스트는 n-형 불순물이 n-형 영역(50N) 내로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n-형 불순물은 1013 cm-3 내지 1014 cm-3 범위의 농도로 상기 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 예컨대, 허용 가능한 애싱 공정(ashing process)에 의해 제거된다.
p-형 영역(50P)의 주입 이후 또는 이전에, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p-형 영역(50P)에서 핀(52) 및 STI 영역(56) 위에 형성된다. 포토레지스트는 n-형 영역(50N)을 노출하도록 패턴화된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 포토레지스트가 패턴화되면, n-형 영역(50N)에 p-형 불순물 주입이 수행되고, 포토레지스트는 p-형 불순물이 p-형 영역(50P) 내로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. p-형 불순물은 1013 cm-3 내지 1014 cm3 범위의 농도로 상기 영역에 주입되는 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후, 포토레지스트는 예컨대, 허용 가능한 애싱 공정에 의해 제거된다.
n-형 영역(50N)과 p-형 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p-형 및/또는 n-형 불순물을 활성화하도록 어닐링이 수행될 수 있다. 에피택셜 구조체가 핀(52)에 대해 에피택셜 성장되는 일부 실시예에서, 성장 재료는 성장 중에 인-시튜 도핑될 수 있으며, 이는 주입을 제거할 수 있지만, 인-시튜 및 주입 도핑은 함께 적용될 수 있다.
도 3에서, 핀(52) 상에 더미 유전체 층(62)이 형성된다. 더미 유전체 층(62)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있으며, 이들은 허용 가능한 기술에 따라 성막되거나 열 성장될 수 있다. 더미 게이트 층(64)이 더미 유전체 층(62) 위에 형성되고, 마스크 층(66)이 더미 게이트 층(64) 위에 형성된다. 더미 게이트 층(64)은 더미 유전체 층(62) 위에 성막된 다음, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층(66)은 더미 게이트 층(64) 위에 성막될 수 있다. 더미 게이트 층(64)은 물리적 기상 성막(PVD), CVD 등에 의해 성막될 수 있는, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속, 금속 질화물, 금속 실리사이드, 금속 산화물 등과 같은 전도성 또는 비전도성 재료로 형성될 수 있다. 더미 게이트 층(64)은 STI 영역(56) 및/또는 더미 유전체 층(62)과 같은, 분리 영역의 에칭으로부터 높은 에칭 선택비를 가지는 재료(들)로 형성될 수 있다. 마스크 층(66)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. 이 예에서, 단일 더미 게이트 층(64) 및 단일 마스크 층(66)이 n-형 영역(50N) 및 p-형 영역(50P)에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체 층(62)은 핀(52) 및 STI 영역(56)을 덮음으로써, 더미 유전체 층(62)은 STI 영역(56) 위로 그리고 더미 게이트 층(64)과 STI 영역(56) 사이에서 연장된다. 다른 실시예에서, 더미 유전체 층(62)은 핀(52)만을 덮는다.
도 4에서, 마스크 층(66)은 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화되어 마스크(76)를 형성한다. 이후, 마스크(76)의 패턴은 임의의 허용 가능한 에칭 기술에 의해 더미 게이트 층(64)으로 전사되어 더미 게이트(74)를 형성한다. 마스크(76)의 패턴은 임의의 허용 가능한 에칭 기술에 의해 선택적으로 더미 유전체 층(62)에 추가로 전사되어 더미 유전체(72)를 형성할 수 있다. 더미 게이트(74)는 핀(52)의 각각의 채널 영역(58)을 덮는다. 마스크(76)의 패턴은 인접한 더미 게이트(74)를 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(74)는 또한 핀(52)의 길이 방향에 실질적으로 수직한(공정 변화 내에서) 길이 방향을 가질 수 있다. 마스크(76)는 임의의 허용 가능한 에칭 기술에 의해 더미 게이트(74)의 패턴화 중에 제거되거나 후속 처리 중에 제거될 수 있다.
도 5a-21b는 실시예의 디바이스의 제조에서의 다양한 추가 단계를 예시한다. 도 5a-21b는 n-형 영역(50N) 및 p-형 영역(50P) 중 하나의 특징부를 예시한다. 예를 들어, 예시된 구조체는 n-형 영역(50N) 및 p-형 영역(50P) 모두에 적용될 수 있다. n-형 영역(50N)과 p-형 영역(50P)의 구조체의 차이(있는 경우)는 각 도면과 수반되는 문맥에 설명되어 있다.
도 5a-5b에서, 게이트 스페이서(82)가 마스크(76)(존재하는 경우), 더미 게이트(74) 및 더미 유전체(72)의 노출된 측벽 상의 핀(52) 위에 형성된다. 게이트 스페이서(82)는 일종 이상의 유전체 재료(들)를 동형으로(conformally) 성막한 후, 유전체 재료(들)를 에칭하는 것에 의해 형성될 수 있다. 허용 가능한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 등을 포함할 수 있으며, 이들은 화학적 기상 성막(CVD), 플라즈마 강화 화학적 기상 성막(PECVD), 원자층 성막(ALD), 플라즈마 강화 원자층 성막(PEALD) 등과 같은 동형 성막 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 재료도 사용될 수 있다. 예시된 실시예에서, 게이트 스페이서(82)는 각각, 예를 들어, 제1 스페이서 층(80A)과 제2 스페이서 층(80B)과 같은 다층을 포함한다. 일부 실시예에서, 제1 스페이서 층(80A) 및 제2 스페이서 층(80B)은 실리콘 산탄질화물(예, SiOxNyC1-x-y, 여기서 x 및 y는 0 내지 1의 범위에 있음)로 형성된다. 제1 스페이서 층(80A)은 제2 스페이서 층(80B)과 유사하거나 상이한 조성의 실리콘 산탄질화물로 형성될 수 있다. 유전체 재료(들)를 패턴화하기 위해 건식 에칭, 습식 에칭 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정이 수행될 수 있다. 에칭은 이방성일 수 있다. 에칭될 때, 유전체 재료(들)는 더미 게이트(74)의 측벽에 남겨지는 부분을 가진다(따라서 게이트 스페이서(82)를 형성함). 일부 실시예에서, 게이트 스페이서(92)를 형성하는 데 적용되는 에칭은 에칭시 유전체 재료(들)도 역시 핀(52)의 측벽에 남겨지는 부분을 가지도록(따라서 핀 스페이서(84)를 형성함) 조절된다. 에칭 후, 핀 스페이서(84)(존재하는 경우) 및 게이트 스페이서(82)는 직선형 측벽(도시된 바와 같음)을 가질 수 있거나 곡선형 측벽(별도로 도시되지 않음)을 가질 수 있다.
또한, 저농도 소스/드레인(LDD) 영역(별도로 도시하지 않음)을 형성하기 위해 주입을 수행할 수 있다. 전술한 우물에 대한 주입과 유사하게 상이한 디바이스 유형의 실시예에서, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 p-형 영역(50P)을 노출시키면서 n-형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예, p-형)의 불순물이 p-형 영역(50P)에서 노출된 핀(52) 내에 주입될 수 있다. 마스크는 이후 제거될 수 있다. 이어서, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 n-형 영역(50N)을 노출시키면서 p-형 영역(50P) 위에 형성될 수 있고, 적절한 유형(예, n-형)의 불순물이 n-형 영역(50N)에서 노출된 핀(52) 내에 주입될 수 있다. 마스크는 이후 제거될 수 있다. n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. 주입 중에, 채널 영역(58)은 더미 게이트(74)에 의해 피복된 채로 유지되므로, 채널 영역(58)은 LDD 영역을 형성하기 위해 주입된 불순물이 실질적으로 없는 상태로 유지된다. LDD 영역은 1015 cm-3 내지 1019 cm-3 범위의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 어닐링이 적용될 수 있다.
상기 개시 내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 것을 알아야 한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 활용될 수 있고, 상이한 순서의 단계가 활용될 수 있고, 추가의 스페이서가 형성 및 제거될 수 있고 및/또는 다른 과정이 제공될 수 있다. 더욱이, n-형 디바이스 및 p-형 디바이스는 상이한 구조체 및 단계를 이용하여 형성될 수 있다.
도 6a-6b에서, 소스/드레인 리세스(86)가 핀(52)에 형성된다. 예시된 실시예에서, 소스/드레인 리세스(86)는 핀(52) 내로 연장된다. 소스/드레인 리세스(86)는 또한 기판(50) 내로 연장될 수 있다. 다양한 실시예에서, 소스/드레인 리세스(86)는 기판(50)을 에칭하지 않고 기판(50)의 상부 표면까지 연장될 수 있고; 핀(52)은 소스/드레인 리세스(86)의 바닥 표면이 STI 영역(56)의 상부 표면 아래에 배치되도록 에칭될 수 있는 등등의 구성을 가질 수 있다. 소스/드레인 리세스(86)는 RIE, NBE 등과 같은 이방성 에칭 공정을 이용하여 핀(52)을 에칭하는 것에 의해 형성될 수 있다. 게이트 스페이서(82) 및 더미 게이트(74)는 소스/드레인 리세스(86)를 형성하기 위해 사용되는 에칭 공정 중에 핀(52)의 부분을 전체적으로 마스킹한다. 소스/드레인 리세스(86)가 원하는 깊이에 도달한 후 소스/드레인 리세스(86)의 에칭을 중지하기 위해 시간 제한 에칭 공정을 적용할 수 있다. 핀 스페이서(84)(존재하는 경우)는 소스/드레인 리세스(86)의 에칭 도중 또는 이후에 에칭될 수 있으므로, 핀 스페이서(84)의 높이가 감소되어 핀 스페이서(84)가 핀(52)의 측벽의 일부를 덮는다. 소스/드레인 리세스(86)에 후속으로 형성될 소스/드레인 영역의 크기 및 치수는 핀 스페이서(84)의 높이를 조정함으로써 조절될 수 있다.
도 7a-7b에서, 에피택셜 소스/드레인 영역(88)이 소스/드레인 리세스(86)에 형성된다. 따라서, 에피택셜 소스/드레인 영역(88)은 각각의 더미 게이트(74)(및 대응하는 채널 영역(58))가 각각의 인접한 쌍의 에피택셜 소스/드레인 영역(88) 사이에 있도록 핀(52)에 배치된다. 따라서, 에피택셜 소스/드레인 영역(88)은 채널 영역(58)에 인접한다. 일부 실시예에서, 게이트 스페이서(82)는 에피택셜 소스/드레인 영역(88)이 최종 나노-FET의 후속 형성되는 게이트와 단락되지 않도록 적절한 측면 거리만큼 더미 게이트(74)로부터 에피택셜 소스/드레인 영역(88)을 분리하는 데 사용된다. 에피택셜 소스/드레인 영역(88)의 재료는 각각의 채널 영역(58)에 응력을 가하여 성능을 향상시키도록 선택될 수 있다.
n-형 영역(50N)의 에피택셜 소스/드레인 영역(88)은 p-형 영역(50P)을 마스킹하여 형성될 수 있다. 그런 다음, n-형 영역(50N)의 에피택셜 소스/드레인 영역(88)이 n-형 영역(50N)의 소스/드레인 리세스(86)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(88)은 n-형 디바이스에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, n-형 영역(50N)의 에피택셜 소스/드레인 영역(88)은 실리콘, 실리콘 탄화물, 인-도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역(58)에 인장 변형을 가하는 재료를 포함할 수 있다. n-형 영역(50N)의 에피택셜 소스/드레인 영역(88)은 "n-형 소스/드레인 영역"으로 지칭될 수 있다. n-형 영역(50N)의 에피택셜 소스/드레인 영역(88)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facets)을 가질 수 있다.
p-형 영역(50P)의 에피택셜 소스/드레인 영역(88)은 n-형 영역(50N)을 마스킹하는 것으로 형성될 수 있다. 그 후, p-형 영역(50P)의 에피택셜 소스/드레인 영역(88)은 p-형 영역(50P) 내의 소스/드레인 리세스(86)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(88)은 p-형 디바이스에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, p-형 영역(50P)의 에피택셜 소스/드레인 영역(88)은 실리콘-게르마늄, 붕소-도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이, 채널 영역(58)에 압축 변형을 가하는 재료를 포함할 수 있다. p-형 영역(50P)의 에피택셜 소스/드레인 영역(88)은 "p-형 소스/드레인 영역"으로 지칭될 수 있다. p-형 영역(50P)의 에피택셜 소스/드레인 영역(88)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(88) 및/또는 핀(52)은 LDD 영역을 형성하기 위해 전술한 공정과 유사하게 소스/드레인 영역을 형성하도록 불순물이 주입된 다음 어닐링이 수행될 수 있다. 소스/드레인 영역은 1019 cm-3 내지 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 및/또는 p-형 불순물은 이전에 논의된 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(88)은 성장 중에 인-시튜 도핑될 수 있다.
에피택셜 소스/드레인 영역(88)을 형성하기 위해 사용된 에피택시 공정의 결과, 에피택셜 소스/드레인 영역의 상부 표면은 핀(52)의 측벽 너머로 측방향 외측으로 연장되는 패싯을 가진다. 일부 실시예에서, 이들 패싯은 도 7b에 예시된 바와 같이 인접한 에피택셜 소스/드레인 영역(88)이 병합되도록 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역(88)은 에피택시 공정이 완료된 후에 분리된 상태로 유지된다(별도로 도시되지 않음). 예시된 실시예에서, 핀 스페이서(84)는 STI 영역(56) 위로 연장되는 핀(52)의 측벽의 일부를 덮어서 에피택셜 성장을 차단하도록 형성될 수 있다. 다른 실시 예에서, 게이트 스페이서(82)를 형성하는 데 사용되는 스페이서 에칭은 핀 스페이서(84)를 형성하지 않도록 조정되어 에피택셜 소스/드레인 영역(88)이 STI 영역(56)의 표면으로 연장될 수 있도록 한다.
에피택셜 소스/드레인 영역(88)은 하나 이상의 반도체 재료층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(88)은 각각 라이너 층(88A), 주요층(88B) 및 마감층(88C)(또는 보다 일반적으로 제1 반도체 재료층, 제2 반도체 재료층 및 제3 반도체 재료층)을 포함할 수 있다. 에피택셜 소스/드레인 영역(88)에는 임의의 수의 반도체 재료층이 사용될 수 있다. 라이너 층(88A), 주요층(88B) 및 마감층(88C)은 서로 다른 반도체 재료로 형성될 수 있으며, 서로 다른 불순물 농도로 도핑될 수 있다. 일부 실시예에서, 주요층(88B)은 마감층(88C)보다 불순물 농도가 높고, 마감층(88C)은 라이너 층(88A)보다 불순물 농도가 높다. 에피택셜 소스/드레인 영역(88)이 3개의 반도체 재료층을 포함하는 실시예에서, 라이너 층(88A)은 소스/드레인 리세스(86)에서 성장될 수 있고, 주요층(88B)은 라이너 층(88A) 상에 성장될 수 있으며, 마감층(88C)은 주요층(88B) 상에 성장될 수 있다. 주요층(88B)보다 불순물 농도가 낮은 라이너 층(88A)을 형성하면, 소스/드레인 리 세스(86)에서의 접착력이 증가할 수 있고, 주요층(88B)보다 불순물 농도가 낮은 마감층(88C)을 형성하면, 후속 처리 중에 주요층(88B)으로부터의 불순물의 유출이 감소될 수 있다.
도 8a-8b에서, 제1 층간 유전체(ILD)(94)가 에피택셜 소스/드레인 영역(88), 게이트 스페이서(82), 마스크(76)(존재하는 경우) 또는 더미 게이트(74) 위에 성막된다. 제1 ILD(94)는 CVD, 플라즈마 강화 CVD(PECVD), FCVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있는 유전체 재료로 형성될 수 있다. 허용되는 유전 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성되는 다른 절연 재료가 사용될 수 있다.
일부 실시예에서, 제1 ILD(94)와 에피택셜 소스/드레인 영역(88), 게이트 스페이서(82), 마스크(76)(존재하는 경우) 또는 더미 게이트(74) 사이에 접촉 에칭 정지층(CESL)(92)이 형성된다. CESL(92)은 제1 ILD(94)의 에칭으로부터 높은 에칭 선택도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. CESL(92)은 CVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다.
도 9a-9b에서, 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상부 표면과 제1 ILD(94)의 상부 표면을 평탄화하도록 제거 공정이 수행된다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 적용될 수 있다. 평탄화 공정은 또한 더미 게이트(74) 상의 마스크(76) 및 마스크(76)의 측벽을 따른 게이트 스페이서(82)의 부분을 제거할 수 있다. 평탄화 공정 후, 제1 ILD(94), CESL(92), 게이트 스페이서(82) 및 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상부 표면들은 동일 평면(공정 변화 내)이다. 따라서, 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상부 표면은 제1 ILD(94)를 통해 노출된다. 예시된 실시예에서, 마스크(76)는 남아 있고 평탄화 공정은 제1 ILD(94)의 상부 표면을 마스크(76)의 상부 표면과 동일하게 한다.
도 10a-10b에서, 마스크(76)(존재하는 경우) 및 더미 게이트(74)가 에칭 공정에서 제거되어 리세스(96)가 형성된다. 리세스(960) 내의 더미 유전체(72)의 부분도 제거될 수 있다. 일부 실시예에서, 더미 게이트(74)만이 제거되고 더미 유전체(72)는 남아 있으며 리세스(96)에 의해 노출된다. 일부 실시예에서, 더미 유전체(72)는 다이의 제1 영역(예, 코어 로직 영역)의 리세스(96)로부터 제거되고 다이의 제2 영역(예, 입력/출력 영역)의 리세스(96)에 잔류한다. 일부 실시예에서, 더미 게이트(74)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(94) 또는 게이트 스페이서(82)보다 더 빠른 속도로 더미 게이트(74)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 제거 도중에, 더미 유전체(72)는 더미 게이트(74)가 에칭될 때 에칭 정지층으로서 사용된다. 그런 다음, 더미 유전체(72)는 더미 게이트(74)의 제거 후에 선택적으로 제거될 수 있다. 각각의 리세스(96)는 각각의 핀(52)의 채널 영역(58)을 노출시키고 및/또는 그 위에 배치된다.
도 11a-11b에서, 게이트 유전체 층(102)이 리세스(96)에 형성된다. 게이트 유전체 층(102) 상에 게이트 전극층(104)이 형성된다. 게이트 유전체 층(102) 및 게이트 전극층(104)은 대체 게이트를 위한 층이고, 그 각각은 채널 영역(58)의 상부 표면 위에서 측벽을 따라 연장된다.
게이트 유전체 층(102)은 핀(52)의 측벽 및/또는 상부 표면; 및 게이트 스페이서(82)의 측벽 상에 배치된다. 게이트 유전체 층(102)은 또한 제1 ILD(94) 및 게이트 스페이서(82)의 상부 표면 상에 형성될 수 있다. 게이트 유전체 층(102)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 이들의 조합, 이들의 다층 등을 포함할 수 있다. 게이트 유전체 층(102)은 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트와 같은 하이-k 유전체 재료(예, 약 7.0보다 큰 k-값을 갖는 유전체 재료)를 포함할 수 있다. 게이트 유전체 층(102)의 형성 방법은 분자빔 성막(MBD), ALD, PECVD 등을 포함할 수 있다. 더미 유전체(72)의 일부가 리세스(96)에 남아있는 실시예에서, 게이트 유전체 층(102)은 더미 유전체(72)의 재료(예, 실리콘 산화물)를 포함한다. 단층 게이트 유전체 층(102)이 예시되어 있지만, 게이트 유전체 층(102)은 임의의 수의 계면층 및 임의의 수의 주요층을 포함할 수 있다. 예를 들어, 게이트 유전체 층(102)은 계면층 및 상부의 하이-k 유전체 층을 포함할 수 있다.
게이트 전극층(104)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 텅스텐, 코발트, 루테늄, 알루미늄, 이들의 조합, 이들의 다층 등과 같은 금속 함유 재료를 포함할 수 있다. 단층 게이트 전극층(104)이 예시되어 있지만, 게이트 전극층(104)은 임의의 수의 일함수 조절층, 임의의 수의 장벽층, 임의의 수의 접착층 및 충전 재료를 포함할 수 있다.
n-형 영역(50N)과 p-형 영역(50P)에 게이트 유전체 층(102)을 형성하는 것은 각 영역의 게이트 유전체 층(102)이 동일한 재료(들)로 형성되도록 동시에 일어날 수 있으며, 게이트 전극층(104)의 형성은 각 영역의 게이트 전극층(104)이 동일한 재료(들)로 형성되도록 동시에 일어날 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체 층(102)은 개별 공정에 의해 형성될 수 있으므로 게이트 유전체 층(102)은 상이한 재료일 수 있고 및/또는 상이한 수의 층을 가질 수 있으며 및/또는 각 영역의 게이트 전극층(104)은 개별 공정에에 의해 형성될 수 있으므로 게이트 전극층(104)은 상이한 재료일 수 있고 및/또는 상이한 수의 층을 가질 수 있다. 개별 공정을 이용할 때 적절한 영역을 마스킹하고 노출하도록 다양한 마스킹 단계가 사용될 수 있다.
도 12a-12b에서, 게이트 유전체 층(102) 및 게이트 전극층(104)의 재료의 과잉의 부분을 제거하기 위해 제거 공정이 수행되어 게이트 유전체(112) 및 게이트 전극(114)이 형성되며, 상기 과잉의 부분은 제1 ILD(94), CESL(92) 및 게이트 스페이서(82)의 상부 표면 위에 있는 부분이다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 적용될 수 있다. 평탄화될 때, 게이트 유전체 층(102)은 리세스(96)에 남겨진 부분을 가진다(따라서, 게이트 유전체(112)를 형성함). 평탄화될 때, 게이트 전극층(104)은 리세스(96)에 남겨진 부분을 가진다(따라서, 게이트 전극(114)을 형성함). 게이트 스페이서(82), CESL(92), 제1 ILD(94), 게이트 유전체(112) 및 게이트 전극(114)의 상부 표면은 동일 평면(공정 변화 내에서)이며, 게이트 유전체(112) 및 게이트 전극(114)은 최종 FinFET의 대체 게이트를 형성한다. 각 쌍의 게이트 유전체(112) 및 게이트 전극(114)은 "게이트 구조체"로 통칭될 수 있다. 게이트 구조체는 각각 핀(52)의 핀(52)의 채널 영역(58)의 상부 표면, 측벽 및 하부 표면을 따라 연장된다.
도 13a-13b에서, 게이트 마스크(116)가 게이트 구조체(게이트 유전체(112) 및 게이트 전극(114)을 포함) 및 선택적으로 게이트 스페이서(82) 위에 형성된다. 게이트 마스크(116)는 제1 ILD(94)의 에칭으로부터 높은 에칭 선택비를 가지는 일종 이상의 유전체 재료(들)로 형성된다. 허용 가능한 유전체 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물 등을 포함할 수 있으며, 이들은 화학적 기상 성막(CVD), 플라즈마 강화 화학적 기상 성막(PECVD), 원자층 성막(ALD), 플라즈마 강화 원자층 성막(PEALD) 등과 같은 동형 성막 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 재료도 사용될 수 있다.
게이트 마스크(116)를 형성하기 위한 예로서, 게이트 구조체(게이트 유전체(112) 및 게이트 전극(114)을 포함) 및 선택적으로 게이트 스페이서(82)는 임의의 허용 가능한 에칭 공정을 이용하여 리세스될 수 있다. 예시된 실시예에서, 게이트 스페이서(82) 및 게이트 구조체는 동일한 깊이로 리세스된다. 다른 실시예에서, 게이트 구조체는 게이트 스페이서(82)보다 더 큰 깊이로 리세스된다. 또 다른 실시예에서, 게이트 구조체는 리세스되지만 게이트 스페이서(82)는 리세스되지 않는다. 그런 다음, 유전체 재료(들)가 리세스에 동형으로 성막되고, 제1 ILD(94)의 상부 표면에도 형성될 수 있다. 유전체 재료(들)의 과잉의 부분을 제거하기 위해 제거 공정이 수행되어 게이트 마스크(116)가 형성되며, 상기 과잉의 부분은 제1 ILD(94)의 상부 표면 위에 있는 부분이다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 적용될 수 있다. 재료(들)는 평탄화될 때 리세스에 남아있는 부분을 가진다(따라서, 게이트 마스크(116)를 형성함). 게이트 접촉부가 게이트 전극(114)의 상부 표면과 접촉하도록 게이트 마스크(116)를 관통하도록 후속으로 형성될 것이다.
도 14a-14b에서, 접촉 개구(122)가 제1 ILD(94) 및 CESL(92)을 통해 형성된다. 접촉 개구(122)는 자체 정렬 접촉(SAC) 공정에 의해 형성된 소스/드레인 접촉 개구이므로 접촉 개구(122)의 코너 영역(122C)에는 실질적으로 제1 ILD(94)가 잔류하지 않는다. 접촉 개구(122)의 코너 영역(122C)은 도 14a의 단면에서 CESL(92)의 측벽 및 에피택셜 소스/드레인 영역(88)의 상부 표면에 의해 획정된 코너이다.
접촉 개구(122)를 형성하기 위한 예로서, 접촉 마스크(124)가 제1 ILD(94) 및 게이트 마스크(116) 위에 형성될 수 있다. 접촉 마스크(124)는 접촉 개구(122)의 패턴을 갖는 슬롯 개구(126)로 패턴화된다. 접촉 마스크(124)는 예를 들어, 단일층 포토레지스트, 이중층 포토레지스트, 3층 포토레지스트 등과 같은 포토레지스트일 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화되어 슬롯 개구(126)를 형성할 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 유형의 마스크가 사용될 수 있다. 슬롯 개구(126)는 핀(52)의 종방향에 평행하게 이어지는 스트립으로서, 제1 ILD(94) 및 게이트 마스크(116)와 중첩된다. 그런 다음, 제1 ILD(94)는 접촉 마스크(124)를 에칭 마스크로 사용하고 CESL(92)을 에칭 정지층으로 사용하여 에칭될 수 있다. 에칭은 제1 ILD(94)의 재료에 대해 선택적인(예, CESL(92) 및 게이트 마스크(116)의 재료(들)보다 빠른 속도로 제1 ILD(94)의 재료를 선택적으로 에칭함) 것과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 따라서, 접촉 마스크(124)에 의해 덮이지 않은(예, 슬롯 개구(126)에 의해 노출된) 제1 ILD(94)의 부분이 에칭되어 접촉 개구(122)를 형성한다. 이어서, 접촉 개구(122)는 에피택셜 소스/드레인 영역(88)을 노출시키기 위해 임의의 허용 가능한 에칭 공정에 의해 CESL(92)을 통해 연장된다. 에칭 공정 후에, 임의의 허용 가능한 애싱 공정에 의해 접촉 마스크(124)가 제거된다.
접촉 개구(122)를 형성하기 위해 사용되는 에칭 공정의 선택비에 따라, CESL(92) 및/또는 게이트 마스크(116)에 일부 손실이 발생할 수 있다. 도 14a의 단면을 참조하면, 접촉 개구(122)는 깔때기 형상을 가질 수 있으며, 여기서 접촉 개구(122)의 상부 부분은 곡선형 측벽(예, 테이퍼진 측벽)을 가지며, 접촉 개구(122)의 하부 부분은 실질적으로 직선형의 측벽(예, 테이퍼지지 않은 측벽)을 가진다. CESL(92) 및/또는 게이트 마스크(116)의 치수는 감소될 수 있다. 구체적으로, 게이트 마스크(116) 및 CESL(92)의 상부 부분은 감소된 폭을 가질 수 있어서, 게이트 마스크(116) 및 CESL(92)의 상부 부분은 곡선형 측벽을 가지며, 게이트 마스크(116) 및 CESL(92)의 하부 부분은 실질적으로 직선형의 측벽을 가진다. 또한, 게이트 마스크(116) 및 CESL(92)은 감소된 높이를 가질 수 있으며, 실제로 CESL(92)의 상부 표면은 게이트 마스크(116)의 상부 표면 아래로 오목화되어 게이트 마스크(116)의 곡선형 측벽을 노출시킬 수 있다.
도 15a-15b에서, 접촉 개구(122)는 접촉 개구(122)에 후속으로 형성될 소스/드레인 접촉부의 랜딩 윈도우(landing window)를 확대하기 위해 확장된다. 예를 들어, 확장 전에 접촉 개구(122)는 10-100 nm 범위의 초기 폭을 가질 수 있으며, 확장 후에 접촉 개구(122)는 11-105 nm 범위의 최종 폭을 가질 수 있으며, 최종 폭은 초기 폭보다 1% 내지 5% 더 크다. 접촉 개구(122)는 제1 ILD(94)의 재료에 대해 선택적인(예, 게이트 마스크(116)의 재료보다 빠른 속도로 제1 ILD(94)의 재료를 선택적으로 에칭함) 것과 같은 임의의 허용 가능한 에칭 공정을 이용하여 확장될 수 있다. 에칭 공정은 등방성일 수 있으므로, 에칭에 의해 제1 ILD(94)의 높이는 감소되고 제1 ILD(94)의 코너는 라운드 형태가 된다. 예를 들어, 에칭 전에, 제1 ILD(94)는 40-80 nm 범위의 초기 높이를 가질 수 있고, 에칭 후에 제1 ILD(94)는 20-60 nm 범위의 최종 높이를 가질 수 있으며, 최종 높이는 초기 높이보다 25% 내지 50% 작다. 접촉 개구(122)는 또한 CESL(92)을 통해 확장될 수 있다.
일부 실시예에서, 에칭 공정은 플라즈마없이 수행되는 건식 에칭이다. 예를 들어, 제1 ILD(94)가 실리콘 산화물로 형성될 때, 건식 에칭은 불화수소(HF) 및 선택적으로 암모니아(NH3)를 포함하는 에칭 가스 용액으로 수행될 수 있다. 에칭 가스 용액은 플라즈마가 생성되지 않는 동안 제1 ILD (94) 위로 그리고 접촉 개구(122) 내로 흐를 수 있다. 에칭 가스 용액에 암모니아(NH3)를 포함시키는 것은 선택적이며, 이러한 포함은 에칭 가스 용액과 제1 ILD(94)의 재료 사이의 반응의 활성화 에너지를 낮춰서 에칭이 저온에서 수행될 수 있게 한다. 일부 실시예에서, 건식 에칭은 실온보다 낮지 않은 저온에서 수행된다. 예를 들어, 에칭 가스 용액이 암모니아(NH3)를 포함하지 않은 경우, 건식 에칭은 20 ℃ 내지 40 ℃ 범위의 온도에서 수행될 수 있으며, 에칭 가스 용액이 암모니아(NH3)를 포함하지 않는 경우, 건식 에칭은 예컨대, 20 ℃ 내지 40 ℃ 범위의 실온에서 수행될 수 있다. 에칭 가스 용액과 제1 ILD(94)의 재료 사이의 반응은 발열성이므로, 에칭을 저온에서 수행하는 것은 반응의 효율을 높일 수 있다. 에칭 가스 용액이 불화수소(HF) 및 암모니아(NH3)를 포함하는 실시예에서, 에칭 가스 용액과 제1 ILD(94)의 재료 사이의 반응은 2개의 확산(예, 기상 확산 및 표면 확산) 및 2개의 흡착(예, 물리적 흡착 및 화학적 흡착)을 포함하므로, 반응은 건식 에칭의 지속 시간을 증가시키는 배양 기간을 가질 수 있다. 예를 들어, 건식 에칭은 3-20 초 범위의 시간 동안 수행될 수 있다. 건식 에칭은 제1 ILD(94)의 재료를 일종 이상의 부산물(들)로 변환시킨다. 부산물은 기체상 부산물(예, 사불화 실리콘) 및/또는 고체상 부산물(예, 암모늄 플루오로실리케이트)을 포함할 수 있다. 건식 에칭 후, 고체상 부산물(들)을 승화시키고 추가적인 기체상 부산물(들)을 생성하도록 충분히 높은 온도 및 지속 시간으로 열처리가 수행될 수 있다. 예를 들어, 100-180 ℃ 범위의 온도에서 그리고 60-240 초 범위의 시간 동안 열처리가 수행될 수 있다. 열처리는 특히 에칭 가스 용액이 암모니아(NH3)를 포함하는 실시예에서 건식 에칭보다 더 높은 온도에서 수행될 수 있다. 고체상 부산물(들)이 기체상 부산물(들)로 승화되면, 기체상 부산물은 예컨대, 진공에 의해 접촉 개구(122)로부터 배출될 수 있다. 일부 실시예에서, 에칭 공정은 다중 사이클의 건식 에칭 및 열처리를 포함한다. 사이클은 접촉 개구(122)가 원하는 양만큼 확장될 때까지 수행될 수 있다. 예를 들어, 1-10 사이클의 건식 에칭 및 열처리가 수행될 수 있다.
위에서 언급한 바와 같이, 접촉 개구(122)의 최종 폭은 접촉 개구(122)의 초기 폭보다 크다. 접촉 개구(122)를 확장하기 위한 등방성 에칭 공정(도 15a-15b에 대해 설명됨)은 접촉 개구(122)를 초기에 형성하기 위한 이방성 에칭 공정(도 14a-14b에 대해 설명됨)보다 더 최종적으로 제어될 수 있다. 접촉 개구(122)를 초기에 더 작은 폭으로 형성한 다음 고도로 제어 가능한 에칭 공정으로 더 큰 폭으로 확장하면 접촉 개구(122)를 더 큰 폭으로 초기에 형성하는 것과 비교하여 인접한 에피택셜 소스/드레인 영역(88)의 단락을 방지할 수 있다. 또한, 접촉 개구(122)를 확장하기 위한 등방성 에칭 공정은 제1 ILD(94)에 대해 선택적이므로, 게이트 마스크(116)는 에칭 공정에 의해 실질적으로 에칭되지 않는다. 이로써, 도 14b의 단면의 접촉 개구(122)의 폭은 증가되지만, 도 14a의 단면의 접촉 개구(122)의 폭은 실질적으로 변하지 않고 유지된다. 따라서, 예를 들어 게이트 전극(114)에 대한 후속으로 형성된 접촉부의 단락이 방지될 수 있다.
도 16a-16b에서, 보호층(132)이 접촉 개구(122) 내부 및 게이트 마스크(116) 상에 동형으로 성막된다. 보호층(132)은 에피택셜 소스/드레인 영역(88), CESL(92), 제1 ILD(94) 및 게이트 마스크(116)의 측벽 및/또는 상부 표면에 배치된다. 특히, 보호층(132)은 초기에 접촉 개구(122)를 형성하기 위한 에칭 공정(도 14a-14b에 대해 설명됨)에 의해 노출되는 게이트 마스크(116) 및 CESL(92)의 곡선형 측벽과 접촉되게 형성된다. 보호층(132)은 에피택셜 소스/드레인 영역(88)의 에칭으로부터 높은 에칭 선택비를 가지는 일종 이상의 유전체 재료(들)로 형성된다. 허용 가능한 유전체 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물 등을 포함할 수 있고, 이들은, 화학적 기상 성막(CVD), 플라즈마 강화 화학적 기상 성막(PECVD), 원자층 성막(ALD), 플라즈마 강화 원자층 성막(PEALD) 등과 같은 동형 성막 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성되는 다른 절연 재료도 사용될 수 있다. 일부 실시예에서, 보호층(132)은 ALD에 의해 실리콘 질화물로 형성된다. 보호층(132)은 1-3 nm 범위의 두께로 형성될 수 있다. 이러한 두께는 후속 처리에서 하부의 특징부에 대한 충분한 보호를 제공한다.
특히, 보호층(132)은 접촉 개구(122)가 확장된 후 접촉 개구(122) 내에 성막된다. 전술한 바와 같이, 접촉 개구(122)를 확장하면 이후에 형성되는 소스/드레인 접촉부를 위한 랜딩 윈도우가 확대될 수 있다. 보호층(132)을 형성하기 전에 접촉 개구(122)를 확장하는 것은 확장 공정이 보호층(132)에 의해 차단되지 않도록 보장하고, 추가적으로 이후 설명되는 바와 같이, 보호층(132)을 형성하는 것은 후속 처리 중에 접촉 개구(122)의 추가 확장을 방지하는 데 도움이 된다.
도 17a-17b에서, 접촉 개구(122)는 보호층(132)을 통해 연장되어 에피택셜 소스/드레인 영역(88)을 노출시킨다. 접촉 개구(122)는 보호층(132)의 재료에 대해 선택적인(예, 에피택셜 소스/드레인 영역(88)의 재료(들)보다 빠른 속도로 보호층(132)의 재료를 선택적으로 에칭) 것과 같은 임의의 허용 가능한 에칭 공정을 이용하여 연장될 수 있다. 에칭 공정은 이방성일 수 있다.
일부 실시예에서, 접촉 개구(122)는 카르보닐 설파이드(COS)를 사용하는 건식 에칭에 의해 보호층(132)을 통해 연장된다. COS는 보호층(132)의 절연 재료(예, 실리콘 질화물)와 불순물 농도가 높은 반도체 재료 사이에 높은 에칭 선택비를 제공한다. 전술한 바와 같이, 에피택셜 소스/드레인 영역(88)은 주요층(88B) 및 마감층(88C)을 포함할 수 있으며, 주요층(88B)은 마감층(88C)보다 높은 불순물 농도를 가진다. COS를 사용한 건식 에칭을 수행하면 접촉 개구(122)가 보호층(132) 및 마감층(88C)을 통해 연장될 수 있으므로, 접촉 개구(122)는 실질적으로 주요층(88B)의 에칭없이 주요층(88B)을 노출시킨다. 따라서, 접촉 개구(122)에 후속으로 형성될 소스/드레인 접촉부는 에피택셜 소스/드레인 영역(88)의 주요층(88B)(예, 고농도로 도핑된 영역)과 접촉할 수 있다. 에피택셜 소스/드레인 영역(88)의 고도로 도핑된 영역에 소스/드레인 접촉부를 형성하면 디바이스의 접촉 저항이 감소된다. 또한, 주요층(88B)의 에칭을 회피하면 에피택셜 소스/드레인 영역(88)에서 사용 가능한 다수 캐리어의 양이 증가된다. 따라서, 디바이스 성능이 개선될 수 있다.
일부 실시예에서, 접촉 개구(122)는 접촉 개구(122)의 초기 형성에 대해 설명된 자체 정렬 공정과 유사한 자체 정렬 공정에 의해 보호층(132)을 통해 연장된다. 예를 들어, 슬롯 개구의 패턴을 가지는 마스크가 보호층(132) 위에 형성될 수 있고 보호층(132)을 통해 접촉 개구(122)를 연장하기 위한 에칭 마스크로서 사용될 수 있다. 따라서, 에피택셜 소스/드레인 영역(88)은 보호층(132)을 통해 노출되지만, 대부분의 게이트 마스크(116), 제1 ILD(94) 및 CESL(92)은 보호층(132)에 의해 덮힌 채로 남아있다.
도 18a-18b에서, 금속-반도체 합금 영역(134)이 접촉 개구(122) 내부와 접촉 개구(122)에 의해 노출된 에피택셜 소스/드레인 영역(88)의 부분 상에 형성된다. 예를 들어, 에피택셜 소스/드레인 영역(88)의 주요층(88B)이 노출되는 경우, 금속-반도체 합금 영역(134)은 해당 합금 영역이 주요층(88B) 상에 제공되고 마감층(88C)을 통해 연장되도록 형성된다(도 17a-17b 참조). 금속-반도체 합금 영역(134)은 금속 실리사이드(예, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 금속 게르마나이드로 형성된 게르마나이드 영역(예, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드 등), 금속 실리사이드 및 금속 게르마나이드로 형성된 실리콘-게르마나이드 영역 등일 수 있다. 금속-반도체 합금 영역(134)은 보호층(132) 위와 접촉 개구(122) 내에(예, 에피택셜 소스/드레인 영역(88) 상에) 금속(136)을 성막한 후 열 어닐링 공정을 수행하는 것에 의해 형성될 수 있다. 금속(136)은 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 이들의 합금과 같이 저 저항 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역(88)의 반도체 재료(예, 실리콘, 실리콘-게르마늄, 게르마늄 등)와 반응할 수 있는 임의의 금속일 수 있다. 금속(136)은 ALD, CVD, PVD 등과 같은 성막 공정에 의해 성막될 수 있다. 열 어닐링 공정 후, 예컨대, 금속-반도체 합금 영역(134) 및 보호층(132)의 표면으로부터 금속(136)의 임의의 잔류물을 제거하기 위해 세정 공정이 수행된다. 세정 공정은 희석된 불화수소(dHF) 산으로 수행되는 습식 에칭일 수 있다.
전술한 바와 같이, 보호층(132)은 대부분의 게이트 마스크(116), 제1 ILD(94) 및 CESL(92)이 보호층(132)에 의해 덮인 상태로 유지되도록 패턴화된다. 따라서, 금속(136)의 잔류물을 제거하기 위한 세정 공정 중에 게이트 마스크(116), 제1 ILD(94) 및 CESL(92)의 에칭이 회피됨으로써, 게이트 마스크(116), 제1 ILD(94) 또는 CESL(92)의 에칭이 일어나지 않는다. 보호층(132)으로 게이트 마스크(116), 제1 ILD(94) 및 CESL(92)을 보호하면 접촉 개구(122)로부터 금속(136)의 잔류물을 제거하는 동안 접촉 개구(122)의 원치 않는 확장이 방지될 수 있다. 따라서, 예컨대, 게이트 전극(114)에 대한 후속으로 형성되는 접촉부의 단락이 회피될 수 있다.
도 19a-19b에서, 소스/드레인 접촉부(142)가 접촉 개구(122)에 형성된다. 소스/드레인 접촉부(142)는 에피택셜 소스/드레인 영역(88)에 연결되고 금속-반도체 합금 영역(134)과 물리적으로 접촉한다. 소스/드레인 접촉부(142)를 형성하기 위한 예로서, 확산 장벽층, 접착층 등과 같은 라이너(별도로 도시되지 않음) 및 도전 재료가 접촉 개구(122) 내에(예, 금속-반도체 합금 영역(134) 상에) 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 도전 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 게이트 마스크(116)의 상부 표면으로부터 과잉의 재료를 제거하기 위해 제거 공정이 수행된다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 활용될 수 있다. 나머지 라이너 및 도전 재료는 접촉 개구(122) 내에 소스/드레인 접촉부(142)를 형성한다.
보호층(132)은 접촉 개구(122)의 세정 중에 게이트 마스크(116) 및 CESL(92)을 보호하기 때문에(도 18a-18b에 대해 설명됨), CESL(92) 및/또는 게이트 마스크(116)의 손실이 방지될 수 있다. 따라서, 도 19a의 단면을 참조하면, 소스/드레인 접촉부(142)는 접촉 개구(122)와 유사한 깔때기 형상을 가질 수 있으며(도 14a에 대해 설명됨), 여기서 소스/드레인 접촉부(142)의 상부 부분은 곡선형 측벽(예, 테이퍼진 측벽)을 가지며, 소스/드레인 접촉부(142)의 하부 부분은 실질적으로 직선형의 측벽(예, 테이퍼지지 않은 측벽)을 가진다.
소스/드레인 접촉부(142)의 과잉의 재료를 제거하기 위해 수행되는 제거 공정은 게이트 마스크(116)의 상부 표면으로부터 보호층(132)의 일부도 제거한다. 나머지 보호층(132)은 소스/드레인 접촉부(142) 주변의 접촉 개구(122) 내에 접촉 스페이서(144)를 형성한다. 소스/드레인 접촉부(142)의 상부를 따르는 접촉 스페이서(144)의 부분은 곡선형이고, 소스/드레인 접촉부(142)의 하부를 따르는 접촉 스페이서(144)의 부분은 직선형이다. 제거 공정의 선택비에 따라 게이트 마스크(116)의 일부 손실이 발생하므로 게이트 마스크(116)의 높이가 감소될 수 있다. 예시된 실시예에서, 접촉 스페이서(144)는 게이트 마스크(116)의 나머지 부분의 곡선형 측벽을 따라 연장되어 물리적으로 접촉한다. 다른 실시예(아래에서 더 상세히 설명됨)에서, 게이트 마스크(116)의 높이는 게이트 마스크(116) 및 CESL(92)의 상부 표면이 동일 평면이 될 때까지(공정 변화 내에서) 감소됨으로써, 접촉 스페이서(144)는 CESL(92)에 의해 게이트 마스크(116)의 측벽으로부터 물리적으로 분리된다.
도 20a-20b에서, 제1 ILD(94), 게이트 마스크(116), 소스/드레인 접촉부(142) 및 접촉 스페이서(144) 위에 제2 ILD(154)가 성막된다. 일부 실시예에서, 제2 ILD(154)는 유동성 CVD 방법에 의해 형성된 유동성 필름이다. 일부 실시예에서, 제2 ILD(154)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, 이는 CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다.
일부 실시예에서, 제2 ILD(154)와 제1 ILD(94), 게이트 마스크(116), 소스/드레인 접촉부(142) 및 접촉 스페이서(144) 사이에 에칭 정지층(ESL)(152)이 형성될 수 있다. ESL(152)은 제2 ILD(154)의 에칭으로부터 높은 에칭 선택비를 가지는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 21a-21b에서, 소스/드레인 접촉부(162) 및 게이트 접촉부(164)가 각각 소스/드레인 접촉부(142) 및 게이트 전극(114)과 접촉하도록 형성된다. 소스/드레인 접촉부(162)는 소스/드레인 접촉부(142)에 물리적으로 그리고 전기적으로 결합된다. 게이트 접촉부(164)는 게이트 전극(114)에 물리적으로 그리고 전기적으로 결합된다.
소스/드레인 접촉부(162) 및 게이트 접촉부(164)를 형성하는 예로서, 제2 ILD(154) 및 ESL(152)을 통해 개구가 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 확산 방지층, 접착층 등과 같은 라이너(별도로 도시되지 않음) 및 도전 재료가 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 도전 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(154)의 상부 표면으로부터 과잉의 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 도전 재료는 개구 내에 소스/드레인 접촉부(162) 및 게이트 접촉부(164)를 형성한다. 소스/드레인 접촉부(162) 및 게이트 접촉부(164)는 개별 공정으로 형성될 수 있거나, 동일한 공정으로 형성될 수 있다. 동일한 단면에 형성되는 것으로 도시되어 있지만, 소스/드레인 접촉부(162) 및 게이트 접촉부(164) 각각은 서로 다른 단면에 형성될 수 있으며, 이는 접촉부들의 단락을 방지할 수 있음을 이해해야 한다.
도 22a-22b는 일부 실시예에 따른 FinFET의 도면이다. 이 실시예는 접촉 스페이서(144)가 CESL(92)에 의해 게이트 마스크(116)의 측벽으로부터 물리적으로 분리된다는 점을 제외하고는 도 21a-21b의 실시예와 유사하다. 구체적으로, 소스/드레인 접촉부(142)의 과잉의 재료를 제거하기 위해 수행되는 제거 공정 중에 게이트 마스크(116) 및 CESL(92)의 상부 표면이 동일 평면이 될 때까지(공정 변화 내에서) 게이트 마스크(116)의 높이가 감소됨으로써 접촉 스페이서(144)는 CESL(92)에 의해 게이트 마스크(116)의 측벽으로부터 물리적으로 분리된다.
실시예는 여러 가지 장점을 얻을 수 있다. 접촉 개구(122)를 초기에 더 작은 폭으로 형성한 다음 더 큰 폭으로 확장하면 접촉 개구(122)를 더 큰 폭으로 초기에 형성하는 것과 비교하여 인접한 에피택셜 소스/드레인 영역(88)의 단락이 방지될 수 있다. 또한, 보호층(132)을 형성하면 게이트 마스크(116), 제1 ILD(94) 및 CESL(92)을 보호하는 데 도움이 되므로, 금속-반도체 합금 영역(134)을 형성하는 중에 접촉 개구(122)의 원치 않는 확장이 방지될 수 있다. 따라서, 인접한 도전 특징부에 대한 소스/드레인 접촉부(142)의 단락이 회피될 수 있다. 구체적으로, 도 18a의 단면에서 접촉 개구(122)의 확장을 피하면 소스/드레인 접촉부(142)와 게이트 전극(114) 또는 게이트 접촉부(164) 사이의 단락의 위험이 감소될 수 있다. 유사하게, 도 18b의 횡단면에서의 접촉 개구(122)의 확장의 회피는 인접한 소스/드레인 접촉부(142) 사이의 단락의 위험을 감소시킬 수 있다. 따라서, 제조 수율이 향상될 수 있다. 마지막으로, 카르보닐 설파이드(COS)와 같은 에칭제로 보호층(132)을 에칭하면 주요층(88B)의 에칭을 회피하면서 에피택셜 소스/드레인 영역(88)의 주요층(88B)(예, 고농도로 도핑된 영역)에 소스/드레인 접촉부(142)가 형성될 수 있다. 따라서, 디바이스 성능이 향상될 수 있다.
개시된 FinFET 실시예는 나노구조체(예, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계효과 트랜지스터(NSFET)와 같은 나노구조체 디바이스에도 적용될 수 있다. NSFET 실시예에서, 핀은 채널층과 희생층의 교대층들의 스택을 패턴화함으로써 형성된 나노구조체로 대체된다. 더미 게이트 구조체 및 소스/드레인 영역은 전술한 실시예와 유사한 방식으로 형성된다. 더미 게이트 구조체가 제거된 후, 희생층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조체는 전술한 실시예와 유사한 방식으로 형성되며, 대체 게이트 구조체는 희생층을 제거하는 것에 의해 남겨진 개구를 부분적으로 또는 완전히 채울 수 있으며, 대체 게이트 구조체는 NSFET 디바이스의 채널 영역의 채널층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조체 및 소스/드레인 영역에 대한 접촉부 및 ILD는 전술한 실시예와 유사한 방식으로 형성될 수 있다. 나노구조체 디바이스는 그 전체가 참조로 여기에 포함된 미국 특허 출원 공개 번호 제2016/0365414에 개시된 바와 같이 형성될 수 있다.
일 실시예에서, 방법은 소스/드레인 영역 및 게이트 마스크 상에 보호층을 성막하는 단계 - 상기 게이트 마스크는 게이트 구조체 상에 배치되고, 상기 게이트 구조체는 기판의 채널 영역 상에 배치되고 상기 채널 영역은 상기 소스/드레인 영역에 인접함 -; 상기 보호층을 통해 개구를 에칭하는 단계 - 상기 개구는 상기 소스/드레인 영역을 노출시킴 -; 상기 개구 내에 그리고 상기 보호층 상에 금속을 성막하는 단계; 상기 소스/드레인 영역 상에 금속-반도체 합금 영역을 형성하도록 상기 금속을 어닐링하는 단계; 및 세정 공정으로 상기 개구로부터 상기 금속의 잔류물을 제거하는 단계 - 상기 보호층은 상기 세정 공정 중에 상기 게이트 마스크를 덮음 -를 포함한다. 방법의 일부 실시예에서, 상기 세정 공정은 희석된 불화수소산을 사용하여 습식 에칭을 수행하는 단계를 포함하고, 상기 습식 에칭 중에 상기 게이트 마스크는 에칭이 발생하지 않는다. 방법의 일부 실시예에서, 상기 소스/드레인 영역은 주요층 및 마감층을 포함하고, 방법은 상기 소스/드레인 영역의 마감층을 통해 상기 개구를 에칭하는 단계를 더 포함하고, 상기 개구는 상기 소스/드레인 영역의 주요층을 노출시킨다. 방법의 일부 실시예에서, 상기 보호층은 실리콘 질화물을 포함하고, 상기 개구의 에칭은 카르보닐 설파이드를 사용하여 건식 에칭을 수행하는 단계를 포함한다. 방법의 일부 실시예에서, 건식 에칭 중에 상기 소스/드레인 영역의 주요층은 에칭이 발생하지 않는다. 방법의 일부 실시예에서, 상기 보호층은 1 nm 내지 3 nm 범위의 두께를 가진다. 일부 실시예에서, 방법은 상기 소스/드레인 영역 상에 접촉 에칭 정지층(CESL)을 성막하는 단계; 상기 CESL 상에 층간 유전체(ILD)를 형성하는 단계; 상기 ILD 및 CESL을 통해 상기 접촉 개구를 형성하는 단계; 및 상기 접촉 개구를 형성한 후, 상기 접촉 개구를 확장하는 단계 - 상기 보호층은 상기 접촉 개구를 확장한 후에 상기 접촉 개구 내에 성막됨 - 를 더 포함한다. 방법의 일부 실시예에서, 상기 접촉 개구의 확장은 실온에서 불화수소 및 암모니아로 상기 ILD를 에칭하는 단계를 포함한다.
일 실시예에서, 방법은 소스/드레인 영역 상에 접촉 에칭 정지층(CESL)을 성막하는 단계; 상기 CESL 상에 층간 유전체(ILD)를 형성하는 단계; 상기 ILD 및 CESL을 통해 접촉 개구를 형성하는 단계 - 상기 접촉 개구는 상기 소스/드레인 영역의 상부 표면 및 상기 CESL의 측벽을 노출시킴 -; 상기 접촉 개구를 형성한 후, 등방성 에칭 공정으로 상기 ILD를 에칭하는 것에 의해 상기 접촉 개구를 확장하는 단계; 및 상기 접촉 개구에 소스/드레인 접촉부를 형성하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 등방성 에칭 공정은 상기 접촉 개구에 에칭 가스 용액으로 건식 에칭을 수행하는 단계 - 상기 건식 에칭은 플라즈마없이 수행되고 상기 에칭 가스 용액은 상기 ILD를 고체상 부산물로 변환시킴 -; 상기 고체상 부산물을 기상 부산물로 승화시키도록 열처리를 수행하는 단계; 및 상기 접촉 개구로부터 상기 기상 부산물을 배출하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 에칭 가스 용액은 불화수소 및 암모니아를 포함하고, 상기 건식 에칭은 실온에서 수행된다. 방법의 일부 실시예에서, 상기 에칭 가스 용액은 불화수소를 포함하고, 상기 건식 에칭은 20 ℃ 내지 40 ℃ 범위의 온도에서 수행된다. 방법의 일부 실시예에서, 상기 건식 에칭은 제1 온도에서 수행되고, 상기 열처리는 상기 제1 온도보다 높은 제2 온도에서 수행된다. 방법의 일부 실시예에서, 상기 ILD는 실리콘 산화물을 포함하고, 상기 고체상 부산물은 암모늄 플루오로실리케이트를 포함한다. 일부 실시예에서, 방법은 : 기판의 채널 영역 상에 게이트 구조체를 형성하는 단계 - 상기 채널 영역은 상기 소스/드레인 영역에 인접함 -; 상기 게이트 구조체 상에 게이트 마스크를 형성하는 단계; 상기 접촉 개구를 확장한 후, 상기 게이트 마스크의 상부 및 상기 접촉 개구의 내부에 보호층을 성막하는 단계; 상기 보호층을 통해 상기 접촉 개구를 연장하는 단계; 및 상기 보호층이 상기 게이트 마스크를 덮는 동안 상기 접촉 개구 내에 금속-반도체 합금 영역을 형성하는 단계를 더 포함한다. 방법의 일부 실시예에서, 상기 금속-반도체 합금 영역의 형성은 세정 공정을 수행하는 단계를 포함하고, 상기 세정 공정 중에 상기 게이트 마스크는 에칭이 발생하지 않는다. 방법의 일부 실시예에서, 상기 보호층을 통해 상기 접촉 개구를 연장하는 것은 카르보닐 설파이드로 상기 접촉 개구를 에칭하는 단계를 포함한다.
일 실시예에서, 디바이스는: 기판의 채널 영역 상의 게이트 구조체; 상기 게이트 구조체 상의 게이트 마스크; 상기 채널 영역에 인접한 소스/드레인 영역; 상기 소스/드레인 영역에 연결된 소스/드레인 접촉부 - 상기 소스/드레인 접촉부는 곡선형 측벽을 갖는 상부 부분과 직선형 측벽을 갖는 하부 부분을 가짐 -; 및 상기 소스/드레인 접촉부 주위의 접촉 스페이서 - 상기 접촉 스페이서는 상기 게이트 마스크의 측벽과 접촉함 - 를 포함한다. 일부 실시예에서, 디바이스는 상기 게이트 구조체와 상기 소스/드레인 영역 사이의 게이트 스페이서; 및 상기 게이트 스페이서와 상기 접촉 스페이서 사이의 접촉 에칭 정지층(CESL) - 상기 CESL은 상기 게이트 마스크의 측벽에 접촉함 - 을 더 포함한다. 일부 실시예에서, 디바이스는 상기 소스/드레인 영역과 상기 소스/드레인 접촉부 사이의 금속-반도체 합금 영역을 더 포함하고, 상기 접촉 스페이서는 상기 금속-반도체 합금 영역의 측벽과 접촉한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
방법으로서,
소스/드레인 영역 및 게이트 마스크 상에 보호층을 성막하는 단계 - 상기 게이트 마스크는 게이트 구조체 상에 배치되고, 상기 게이트 구조체는 기판의 채널 영역 상에 배치되고, 상기 채널 영역은 상기 소스/드레인 영역에 인접함 -;
상기 보호층을 관통해 개구를 에칭하는 단계 - 상기 개구는 상기 소스/드레인 영역을 노출시킴 -;
상기 개구 내에 그리고 상기 보호층 상에 금속을 성막하는 단계;
상기 소스/드레인 영역 상에 금속-반도체 합금 영역을 형성하도록 상기 금속을 어닐링하는 단계; 및
세정 공정으로 상기 개구로부터 상기 금속의 잔류물을 제거하는 단계 - 상기 보호층은 상기 세정 공정 중에 상기 게이트 마스크를 덮음 -
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 세정 공정은 희석된 불화수소산을 사용하여 습식 에칭을 수행하는 단계를 포함하고, 상기 습식 에칭 중에 상기 게이트 마스크의 에칭이 발생하지 않는 것인, 방법.
[실시예 3]
실시예 1에 있어서,
상기 소스/드레인 영역은 주요층(main layer) 및 마감층(finishing layer)을 포함하고, 상기 방법은 상기 소스/드레인 영역의 마감층을 관통해 상기 개구를 에칭하는 단계를 더 포함하고, 상기 개구는 상기 소스/드레인 영역의 상기 주요층을 노출시키는 것인, 방법.
[실시예 4]
실시예 3에 있어서,
상기 보호층은 실리콘 질화물을 포함하고, 상기 개구를 에칭하는 단계는 카르보닐 설파이드를 사용하여 건식 에칭을 수행하는 단계를 포함하는 것인, 방법.
[실시예 5]
실시예 4에 있어서,
상기 건식 에칭 중에 상기 소스/드레인 영역의 상기 주요층의 에칭이 발생하지 않는 것인, 방법.
[실시예 6]
실시예 1에 있어서,
상기 보호층은 1 nm 내지 3 nm 범위의 두께를 가지는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 소스/드레인 영역 상에 접촉 에칭 정지층(contact etch stop layer; CESL)을 성막하는 단계;
상기 CESL 상에 층간 유전체(inter-layer dielectric; ILD)를 형성하는 단계;
상기 ILD 및 CESL을 관통해 접촉 개구를 형성하는 단계; 및
상기 접촉 개구를 형성한 후, 상기 접촉 개구를 확장하는 단계 - 상기 보호층은 상기 접촉 개구를 확장한 후에 상기 접촉 개구 내에 성막됨 -
를 더 포함하는, 방법.
[실시예 8]
실시예 7에 있어서,
상기 접촉 개구를 확장하는 단계는 실온에서 불화수소 및 암모니아로 상기 ILD를 에칭하는 단계를 포함하는 것인, 방법.
[실시예 9]
방법으로서,
소스/드레인 영역 상에 접촉 에칭 정지층(CESL)을 성막하는 단계;
상기 CESL 상에 층간 유전체(ILD)를 형성하는 단계;
상기 ILD 및 CESL을 관통해 접촉 개구를 형성하는 단계 - 상기 접촉 개구는 상기 소스/드레인 영역의 상부 표면 및 상기 CESL의 측벽을 노출시킴 -;
상기 접촉 개구를 형성한 후, 등방성 에칭 공정으로 상기 ILD를 에칭하는 것에 의해 상기 접촉 개구를 확장하는 단계; 및
상기 접촉 개구 내에 소스/드레인 접촉부를 형성하는 단계
를 포함하는, 방법.
[실시예 10]
실시예 9에 있어서,
상기 등방성 에칭 공정은,
상기 접촉 개구에 에칭 가스 용액으로 건식 에칭을 수행하는 단계 - 상기 건식 에칭은 플라즈마없이 수행되고 상기 에칭 가스 용액은 상기 ILD를 고체상 부산물로 변환시킴 -;
상기 고체상 부산물을 기상 부산물로 승화시키도록 열처리를 수행하는 단계; 및
상기 접촉 개구로부터 상기 기상 부산물을 배출하는 단계
를 포함하는 것인, 방법.
[실시예 11]
실시예 10에 있어서,
상기 에칭 가스 용액은 불화수소 및 암모니아를 포함하고, 상기 건식 에칭은 실온에서 수행되는 것인, 방법.
[실시예 12]
실시예 10에 있어서,
상기 에칭 가스 용액은 불화수소를 포함하고, 상기 건식 에칭은 20 ℃ 내지 40 ℃ 범위의 온도에서 수행되는 것인, 방법.
[실시예 13]
실시예 10에 있어서,
상기 건식 에칭은 제1 온도에서 수행되고, 상기 열처리는 상기 제1 온도보다 높은 제2 온도에서 수행되는 것인, 방법.
[실시예 14]
실시예 10에 있어서,
상기 ILD는 실리콘 산화물을 포함하고, 상기 고체상 부산물은 암모늄 플루오로실리케이트를 포함하는 것인, 방법.
[실시예 15]
실시예 9에 있어서,
기판의 채널 영역 상에 게이트 구조체를 형성하는 단계 - 상기 채널 영역은 상기 소스/드레인 영역에 인접함 -;
상기 게이트 구조체 상에 게이트 마스크를 형성하는 단계;
상기 접촉 개구를 확장한 후, 상기 게이트 마스크 상에 그리고 상기 접촉 개구 내에 보호층을 성막하는 단계;
상기 보호층을 관통해 상기 접촉 개구를 연장하는 단계; 및
상기 보호층이 상기 게이트 마스크를 덮는 동안 상기 접촉 개구 내에 금속-반도체 합금 영역을 형성하는 단계
를 더 포함하는, 방법.
[실시예 16]
실시예 15에 있어서,
상기 금속-반도체 합금 영역을 형성하는 단계는 세정 공정을 수행하는 단계를 포함하고, 상기 세정 공정 중에 상기 게이트 마스크의 에칭이 발생하지 않는 것인, 방법.
[실시예 17]
실시예 15에 있어서,
상기 보호층을 관통해 상기 접촉 개구를 연장하는 단계는 카르보닐 설파이드로 상기 접촉 개구를 에칭하는 단계를 포함하는 것인, 방법.
[실시예 18]
디바이스로서,
기판의 채널 영역 상의 게이트 구조체;
상기 게이트 구조체 상의 게이트 마스크;
상기 채널 영역에 인접한 소스/드레인 영역;
상기 소스/드레인 영역에 연결된 소스/드레인 접촉부 - 상기 소스/드레인 접촉부는 곡선형 측벽을 갖는 상부 부분과 직선형 측벽을 갖는 하부 부분을 가짐 -; 및
상기 소스/드레인 접촉부 주위의 접촉 스페이서 - 상기 접촉 스페이서는 상기 게이트 마스크의 측벽과 접촉함 -
를 포함하는, 디바이스.
[실시예 19]
실시예 18에 있어서,
상기 게이트 구조체와 상기 소스/드레인 영역 사이의 게이트 스페이서; 및
상기 게이트 스페이서와 상기 접촉 스페이서 사이의 접촉 에칭 정지층(CESL) - 상기 CESL은 상기 게이트 마스크의 측벽에 접촉함 -
을 더 포함하는, 디바이스.
[실시예 20]
실시예 18에 있어서,
상기 소스/드레인 영역과 상기 소스/드레인 접촉부 사이의 금속-반도체 합금 영역을 더 포함하고, 상기 접촉 스페이서는 상기 금속-반도체 합금 영역의 측벽과 접촉하는 것인, 디바이스.

Claims (10)

  1. 방법으로서,
    소스/드레인 영역 및 게이트 마스크 상에 보호층을 성막하는 단계 - 상기 게이트 마스크는 게이트 구조체 상에 배치되고, 상기 게이트 구조체는 기판의 채널 영역 상에 배치되고, 상기 채널 영역은 상기 소스/드레인 영역에 인접함 -;
    상기 보호층을 관통해 개구를 에칭하는 단계 - 상기 개구는 상기 소스/드레인 영역을 노출시킴 -;
    상기 개구 내에 그리고 상기 보호층 상에 금속을 성막하는 단계;
    상기 소스/드레인 영역 상에 금속-반도체 합금 영역을 형성하도록 상기 금속을 어닐링하는 단계; 및
    세정 공정으로 상기 개구로부터 상기 금속의 잔류물을 제거하는 단계 - 상기 보호층은 상기 세정 공정 중에 상기 게이트 마스크를 덮음 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 세정 공정은 희석된 불화수소산을 사용하여 습식 에칭을 수행하는 단계를 포함하고, 상기 습식 에칭 중에 상기 게이트 마스크의 에칭이 발생하지 않는 것인, 방법.
  3. 제1항에 있어서,
    상기 소스/드레인 영역은 주요층(main layer) 및 마감층(finishing layer)을 포함하고, 상기 방법은 상기 소스/드레인 영역의 마감층을 관통해 상기 개구를 에칭하는 단계를 더 포함하고, 상기 개구는 상기 소스/드레인 영역의 상기 주요층을 노출시키는 것인, 방법.
  4. 제3항에 있어서,
    상기 보호층은 실리콘 질화물을 포함하고, 상기 개구를 에칭하는 단계는 카르보닐 설파이드를 사용하여 건식 에칭을 수행하는 단계를 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 건식 에칭 중에 상기 소스/드레인 영역의 상기 주요층의 에칭이 발생하지 않는 것인, 방법.
  6. 제1항에 있어서,
    상기 보호층은 1 nm 내지 3 nm 범위의 두께를 가지는 것인, 방법.
  7. 제1항에 있어서,
    상기 소스/드레인 영역 상에 접촉 에칭 정지층(contact etch stop layer; CESL)을 성막하는 단계;
    상기 CESL 상에 층간 유전체(inter-layer dielectric; ILD)를 형성하는 단계;
    상기 ILD 및 CESL을 관통해 접촉 개구를 형성하는 단계; 및
    상기 접촉 개구를 형성한 후, 상기 접촉 개구를 확장하는 단계 - 상기 보호층은 상기 접촉 개구를 확장한 후에 상기 접촉 개구 내에 성막됨 -
    를 더 포함하는, 방법.
  8. 제7항에 있어서,
    상기 접촉 개구를 확장하는 단계는 실온에서 불화수소 및 암모니아로 상기 ILD를 에칭하는 단계를 포함하는 것인, 방법.
  9. 방법으로서,
    소스/드레인 영역 상에 접촉 에칭 정지층(CESL)을 성막하는 단계;
    상기 CESL 상에 층간 유전체(ILD)를 형성하는 단계;
    상기 ILD 및 CESL을 관통해 접촉 개구를 형성하는 단계 - 상기 접촉 개구는 상기 소스/드레인 영역의 상부 표면 및 상기 CESL의 측벽을 노출시킴 -;
    상기 접촉 개구를 형성한 후, 등방성 에칭 공정으로 상기 ILD를 에칭하는 것에 의해 상기 접촉 개구를 확장하는 단계; 및
    상기 접촉 개구 내에 소스/드레인 접촉부를 형성하는 단계
    를 포함하는, 방법.
  10. 디바이스로서,
    기판의 채널 영역 상의 게이트 구조체;
    상기 게이트 구조체 상의 게이트 마스크;
    상기 채널 영역에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역에 연결된 소스/드레인 접촉부 - 상기 소스/드레인 접촉부는 곡선형 측벽을 갖는 상부 부분과 직선형 측벽을 갖는 하부 부분을 가짐 -; 및
    상기 소스/드레인 접촉부 주위의 접촉 스페이서 - 상기 접촉 스페이서는 상기 게이트 마스크의 측벽과 접촉함 -
    를 포함하는, 디바이스.
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