CN114975611A - 形成半导体器件的方法及半导体器件 - Google Patents

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吴泱澄
陈筠桦
谢文国
林焕哲
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Abstract

在实施例中，一种形成半导体器件的方法包括：在源极/漏极区和栅极掩模上沉积保护层，栅极掩模设置在栅极结构上，栅极结构设置在衬底的沟道区上，沟道区邻接源极/漏极区；蚀刻穿过保护层的开口，开口暴露该源极/漏极区；在开口中和在保护层上沉积金属；对金属进行退火，以在源极/漏极区上形成金属半导体合金区；以及利用清洗工艺从开口去除金属的残留物，该保护层在清洗工艺期间覆盖栅极掩模。根据本申请的其他实施例，还提供了一种半导体器件。

Description

形成半导体器件的方法及半导体器件
技术领域
本申请的实施例涉及形成半导体器件的方法以及半导体器件。
背景技术
半导体器件用于各种电子应用中，诸如，例如，个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序地沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻法图案化各材料层以在这些材料层上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减少最小部件尺寸以不断提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而能让更多的组件集成到特定的区域内。然而，随着最小部件尺寸减小，出现了应解决的附加问题。
发明内容
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在源极/漏极区和栅极掩模上沉积保护层，栅极掩模设置在栅极结构上，栅极结构设置在衬底的沟道区上，沟道区邻接源极/漏极区；蚀刻穿过保护层的开口，开口暴露源极/漏极区；在开口中和在保护层上沉积金属；对金属进行退火，以在源极/漏极区上形成金属半导体合金区；以及利用清洗工艺从开口去除金属的残留物，保护层在清洗工艺期间覆盖栅极掩模。
根据本申请的另一个实施例，提供了一种形成半导体器件的方法，包括：在源极/漏极区上沉积接触蚀刻停止层(CESL)；在接触蚀刻停止层上形成层间电介质(ILD)；形成穿过层间电介质和接触蚀刻停止层的接触开口，接触开口暴露源极/漏极区的顶表面和接触蚀刻停止层的侧壁；在形成接触开口之后，通过用各向同性蚀刻工艺蚀刻层间电介质来扩展接触开口；以及在接触开口中形成源极/漏极接触件。
根据本申请的又一个实施例，提供了一种半导体器件，包括：栅极结构，在衬底的沟道区上；栅极掩模，在栅极结构上；源极/漏极区，邻接沟道区；源极/漏极接触件，连接到源极/漏极区，源极/漏极接触件具有带有弯曲侧壁的上部部分和带有直侧壁的下部部分；以及接触间隔件，围绕源极/漏极接触件，接触间隔件接触栅极掩模的侧壁。
本申请的实施例涉及晶体管源极/漏极接触件及其形成方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1以三维视图示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。
图2-图21B是根据一些实施例的FinFET的制造中的中间阶段的视图。
图22A-图22B是根据一些实施例的FinFET的视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各种实施例，到源极/漏极区的接触开口最初被形成为较小宽度，并且然后在单独的蚀刻工艺中扩展为较大宽度。可以更好地控制接触开口的宽度，从而可以避免相邻源极/漏极区的短路。另外，保护层形成在接触开口中，并且用于在源极/漏极区上形成金属半导体合金区期间保护周围部件。因此可以提高制造产量。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。图1是三维视图，其中为了说明清楚，省略了FinFET的一些部件。FinFET包括从衬底50(例如，半导体衬底)延伸的鳍52，鳍52充当FinFET的沟道区58。诸如浅槽隔离(STI)区的隔离区56设置在相邻的鳍52之间，鳍52可以从相邻的隔离区56之上和之间突出。尽管隔离区56被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区的组合。另外，尽管鳍52的底部部分被示出为与衬底50是单一的连续材料，但是鳍52和/或衬底50的底部部分可包括单一材料或多种材料。在本文中，鳍52是指从相邻隔离区56之间延伸的部分。
栅极电介质112沿着鳍52的侧壁并且在鳍52的顶表面上方。栅电极114在栅极电介质112上方。外延源极/漏极区88相对于栅极电介质112和栅电极114设置在鳍52的相对侧。外延源极/漏极区88可以在各个鳍52之间共享。例如，相邻的外延源极/漏极区88可以电连接，例如通过外延生长聚结外延源极/漏极区88，或者通过将外延源极/漏极区88与相同的源极/漏极接触件耦合。
图1还示出了在后面的附图中使用的参考截面。截面A-A’沿着鳍52的纵向轴线并且例如在FinFET的外延源极/漏极区88之间的电流流动方向上。截面B-B'垂直于截面A-A’并且延伸穿过FinFET的外延源极/漏极区88。为了清楚起见，随后的图涉及到这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的背景下进行讨论的。在其他实施例中，可使用先栅极工艺。同样地，一些实施例预期平面器件中使用的方面，例如平面FET。
图2-图21B是根据一些实施例的FinFET的制造中的中间阶段的视图。图2、3、和4是示出与图1三维视图相似的三维视图。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A和图21A是沿着与图1中的参考截面A-A’类似的截面示出的截面图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B和图21B是沿着与图1中的参考截面B-B'类似的截面示出的截面图。
在图2中，提供衬底50。衬底50可以是诸如体半导体、绝缘体上半导体(SOI)衬底等之类的半导体衬底，其可以是被掺杂(例如，用p型或n型杂质)或未掺杂的。衬底50可以是诸如硅晶圆的晶圆。一般来讲，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可为例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底(通常为硅衬底或玻璃衬底)上。也可使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合；等等。
衬底50具有n型区50N和p型区50P。n型区50N可以用于形成诸如NMOS晶体管的n型器件，例如n型FinFET，并且p型区50P可以用于形成诸如PMOS晶体管的p型器件，例如p型FinFET。n型区50N可与p型区50P物理分离(未单独示出)，并且任意数量的器件部件(例如，其它有源器件、掺杂区、隔离结构等)可设置在n型区50N与p型区50P之间。尽管示出一个n型区50N和一个p型区50P，但可提供任意数量的n型区50N和p型区50P。
在衬底50中形成鳍52。鳍52为半导体带。可通过在衬底50中蚀刻出沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性原子束蚀刻(NBE)等、或其组合。蚀刻工艺可以是各向异性的。
可以通过任何合适的方法来使鳍52图案化。例如，可使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来对鳍52进行图案化。通常，双重图案化或多重图案化工艺将光刻与自对准工艺相结合，从而允许创建具有例如节距小于可使用单种直接光刻工艺另外获得的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件作为掩模来对鳍52进行图案化。在一些实施例中，掩模(或其他层)可保留在鳍52上。
在衬底50上方和相邻鳍52之间形成STI区56。STI区56围绕鳍52的下部部分设置，使得鳍52的上部部分从相邻STI区56之间突出。换句话说，鳍52的上部部分在STI区56的顶表面上方延伸。STI区56使相邻器件的部件分离。
STI区56可通过任何合适的方法形成。例如，可以在衬底50上方和相邻鳍52之间形成绝缘材料。绝缘材料可以是氧化物(诸如氧化硅)、氮化物(诸如氮化硅)等或其组合，其可以通过化学气相沉积(CVD)工艺(例如高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等或其组合)形成。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，可以进行退火工艺。虽然STI区56各自被示出为单层，但一些实施例可利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，诸如先前描述的那些。在实施例中，绝缘材料形成为使得多余的绝缘材料覆盖鳍52。然后对绝缘材料进行去除工艺以去除鳍52上的多余绝缘材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等的平坦化工艺。在掩模保留在鳍52上的实施例中，平坦化工艺可暴露掩模或去除掩模。在平坦化工艺之后，绝缘材料和掩模(如果存在)或鳍52的顶表面共面(在工艺变化内)。因此，掩模(如果存在)或鳍52的顶表面通过绝缘材料暴露。在所示的实施例中，没有掩模保留在鳍52上。然后使绝缘材料凹陷以形成STI区56。绝缘材料是凹陷的，使得鳍52的上部部分从绝缘材料的相邻部分之间突出。此外，STI区56的顶表面可具有如图所示的平坦表面、凸表面、凹表面(例如凹陷)或其组合。STI区56的顶表面可通过适当的蚀刻形成为平坦的、凸起的和/或凹入的。可使用任何可接受的蚀刻工艺(例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料快的速率选择性地蚀刻STI区56的绝缘材料))来使绝缘材料凹陷。例如，可以使用稀氢氟酸(dHF)进行氧化物去除。
先前描述的工艺仅仅是如何形成鳍52和STI区56的一个示例。在一些实施例中，可以使用掩模和外延生长工艺形成鳍52。例如，可以在衬底50的顶表面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。外延结构可以在沟槽中外延生长，并且介电层可以凹陷，使得外延结构从介电层突出以形成鳍52。在其中外延结构外延生长的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免预先和/或随后注入，尽管原位掺杂和注入掺杂可以一起使用。
此外，在n型区50N中外延生长出与p型区50P中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部部分可由硅锗(SixGe1-x，其中x可在0至1的范围内)、碳化硅、纯锗或基本上纯锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、铟铝砷化物、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与随后将在n型区50N和p型区50P中的每一个中形成的源极/漏极区的导电类型相反的导电类型。在一些实施例中，在n型区50N中形成p型阱，并且在p型区50P中形成n型阱。在一些实施例中，p型阱或n型阱形成在n型区50N和p型区50P两者中。
在具有不同阱类型的实施例中，用于n型区50N和p型区50P的不同注入步骤可以使用诸如光刻胶的掩模(未单独示出)来实现。例如，可在n型区50N中在鳍52和STI区56上方形成光刻胶。对光刻胶进行图案化以暴露p型区50P。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，就在p型区50P中执行n型杂质注入，并且光刻胶可用作掩模以基本防止n型杂质被注入到n型区50N中。n型杂质可以是注入该区中的磷、砷、锑等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，诸如通过任何可接受的灰化工艺来去除光刻胶。
在注入p型区50P之后或之前，在p型区50P中的鳍52和STI区56上方形成诸如光刻胶的掩模(未单独示出)。对光刻胶进行图案化以暴露n型区50N。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，就可在n型区50N中进行p型杂质注入，并且光刻胶可用作掩模以基本防止p型杂质被注入到p型区50P中。p型杂质可以是注入该区的硼、氟化硼、铟等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，诸如通过任何可接受的灰化工艺来去除光刻胶。
在n型区50N和p型区50P的注入之后，可进行退火以修复注入损伤并激活被注入的p型和/或n型杂质。在其中外延结构外延生长用于鳍52的一些实施例中，生长的材料可以在生长期间原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以一起使用。
在图3中，在鳍52上形成伪介电层62。伪介电层62可以由诸如氧化硅、氮化硅或其组合等的介电材料形成，其可以根据可接受的技术进行沉积或者热生长。伪栅极层64形成在伪介电层62的上方，并且掩模层66形成在伪栅极层64的上方。伪栅极层64可沉积在伪介电层62的上方并且被平坦化，诸如通过CMP。掩模层66可沉积在伪栅极层64的上方。伪栅极层64可以由导电或非导电材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)、CVD等来沉积。伪栅极层64可以由对绝缘材料的蚀刻具有高蚀刻选择性的材料形成，例如，STI区56和/或伪介电层62。掩模层66可以由诸如氮化硅、氮氧化硅等的介电材料形成。在该示例中，单个伪栅极层64和单个掩模层66跨n型区50N和p型区50P形成。在所示的实施例中，伪介电层62覆盖鳍52和STI区56，使得伪介电层62在STI区56上方和在伪栅极层64与STI区56之间延伸。在另一实施例中，伪介电层62仅覆盖鳍52。
在图4中，使用可接受的光刻技术和蚀刻技术图案化掩模层66，以形成掩模76。然后将掩模76的图案通过任何可接受的蚀刻技术转印到伪栅极层64，以形成伪栅极74。掩模76的图案可以可选地通过任何可接受的蚀刻技术进一步转印到伪介电层62，以形成伪电介质72。伪栅极74覆盖鳍52的相应沟道区58。掩模76的图案可以用于物理分离相邻的伪栅极74。伪栅极74还可具有与鳍52的纵向方向基本垂直的长度方向(在工艺变化范围内)。可在伪栅极74的图案化期间去除掩模76，或可在随后处理期间去除掩模76。
图5A-图21B示出了实施例器件的制造中的各种附加步骤。图5A-图21B示出了n型区50N和p型区50P中任一个的部件。例如，所示结构可应用于n型区50N和p型区50P两者。n型区50N和p型区50P的结构上的差异(如果有的话)在每个附图所附的文本中进行了描述。
在图5A-图5B中，在鳍52上方，在掩模76(如果存在)、伪栅极74和伪电介质72的暴露侧壁上形成栅极间隔件82。栅极间隔件82可通过共形地沉积一种或多种介电材料并且随后蚀刻介电材料而形成。可接受的介电材料可包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，其可通过共形沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在所示的实施例中，栅极间隔件82各自包括多个层，例如第一间隔件层80A和第二间隔件层80B。在一些实施例中，第一间隔件层80A和第二间隔件层80B由碳氧氮化硅(例如，SiOxNyC1-x-y，其中x和y在0至1的范围内)形成，其中第一间隔件层80A由与第二间隔件层80B类似或不同的碳氧氮化硅组成形成。可进行任何可接受的蚀刻工艺，例如干法蚀刻、湿法蚀刻等，或其组合，以图案化介电材料。蚀刻可以是各向异性的。当蚀刻时，介电材料具有留在伪栅极74的侧壁上的部分(因此形成栅极间隔件82)。在一些实施例中，调整用于形成栅极间隔件82的蚀刻，使得介电材料在被蚀刻时还具有留在鳍52的侧壁上的部分(因此形成鳍间隔件84)。在蚀刻之后，鳍间隔件84(如果存在)和栅极间隔件82可具有直侧壁(如图所示)或可具有弯曲侧壁(未单独示出)。
此外，可以进行注入，以形成轻掺杂源极/漏极(LDD)区(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区50N上方形成诸如光刻胶的掩模(未单独示出)，同时暴露p型区50P，并且可以将适当类型(例如，p型)杂质注入在p型区50P中暴露的鳍52中。然后可以去除掩模。随后，可以在暴露n型区50N的同时在p型区50P上方形成诸如光刻胶的掩模(未单独示出)，并且可以将适当类型的杂质(例如，n型)注入暴露在n型区50N中的鳍52中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区58保持被伪栅极74覆盖，使得沟道区58保持基本上没有被注入以形成LDD区的杂质。LDD区的杂质浓度可以在1015cm-3至1019cm-3的范围内。退火可用于修复注入损伤并激活注入的杂质。
应注意，先前揭示内容总体上描述一种形成间隔件和LDD区的工艺。可以使用其它工艺和顺序。例如，可利用更少或附加的间隔件，可利用不同的步骤顺序，可形成和去除附加的间隔件，和/或诸如此类。此外，可以使用不同的结构和步骤形成n型器件和p型器件。
在图6A-图6B中，在鳍52中形成源极/漏极凹槽86。在所示的实施例中，源极/漏极凹槽86延伸到鳍52中。源极/漏极凹槽86也可以延伸到衬底50中。在各个实施例中，源极/漏极凹槽86可以延伸到衬底50的顶表面而不蚀刻衬底50；可蚀刻鳍52，使得源极/漏极凹槽86的底表面设置在STI区56的顶表面下方；等等。可通过使用各向异性蚀刻工艺(例如，RIE、NBE等)蚀刻鳍52来形成源极/漏极凹槽86。在用于形成源极/漏极凹槽86的蚀刻工艺期间，栅极间隔件82和伪栅极74共同掩蔽鳍52的部分。在源极/漏极凹槽86达到期望的深度之后，可以使用定时蚀刻工艺来停止对源极/漏极凹槽86的蚀刻。可在源极/漏极凹槽86的蚀刻期间或之后蚀刻鳍间隔件84(如果存在)，使得鳍间隔件84的高度减小并且鳍间隔件84覆盖鳍52的侧壁的一部分。随后将在源极/漏极凹槽86中形成的源极/漏极区的大小和尺寸可通过调整鳍间隔件84的高度来控制。
在图7A-图7B中，外延源极/漏极区88形成在源极/漏极凹槽86中。因此，外延源极/漏极区88设置在鳍52中，使得每个伪栅极74(和相应的沟道区58)在外延源极/漏极区88的相应相邻对之间。因此，外延源极/漏极区88邻接沟道区58。在一些实施例中，栅极间隔件82用于将外延源极/漏极区88与伪栅极74分离适当的横向距离，使得外延源极/漏极区88不会与随后形成的所得的FinFET的栅极短路。可以选择外延源极/漏极区88的材料以在各个沟道区58中施加应力，从而提高性能。
n型区50N中的外延源极/漏极区88可以通过掩蔽p型区50P来形成。然后，在n型区50N中的源极/漏极凹槽86中外延生长n型区50N中的外延源极/漏极区88。外延源极/漏极区88可以包括适合于n型器件的任何可接受的材料。例如，如果鳍52是硅，则n型区50N中的外延源极/漏极区88可以包括在沟道区58上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂碳化硅、磷化硅等。n型区50N中的外延源极/漏极区88可以被称为“n型源极/漏极区”。n型区50N中的外延源极/漏极区88可以具有从鳍52的各个表面凸起的表面，并且可以具有小面。
p型区50P中的外延源极/漏极区88可以通过掩蔽n型区50N形成。然后，在p型区50P中的源极/漏极凹槽86中外延生长p型区50P中的外延源极/漏极区88。外延源极/漏极区88可以包括适合于p型器件的任何可接受的材料。例如，如果鳍52是硅，则p型区50P中的外延源极/漏极区88可以包括在沟道区58上施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区50P中的外延源极/漏极区88可以被称为“p型源极/漏极区”。p型区50P中的外延源极/漏极区88可以具有从鳍52的各个表面凸起的表面，并且可以具有小面。
外延源极/漏极区88和/或鳍52注入杂质以形成源极/漏极区，类似于先前描述的用于形成LDD区的工艺，随后进行退火。源极/漏极区的杂质浓度可在1019cm-3至1021cm-3的范围内。用于源极/漏极区的n型和/或p型杂质可以是先前描述的任何杂质。在一些实施例中，外延源极/漏极区88可以在生长期间原位掺杂。
作为用于形成外延源极/漏极区88的外延工艺的结果，外延源极/漏极区的上表面具有横向向外扩展超过鳍52的侧壁的小面。在一些实施例中，这些小面使相邻的外延源极/漏极区88合并，如图7B所示。在一些实施例中，在外延工艺完成之后，相邻的外延源极/漏极区88保持分离(未单独示出)。在所示的实施例中，鳍间隔件84被形成以覆盖在STI区56上方延伸的鳍52的侧壁的一部分，从而阻挡外延生长。在另一实施例中，调整用于形成栅极间隔件82的间隔件蚀刻以不形成鳍间隔件84，以便允许外延源极/漏极区88延伸到STI区56的表面。
外延源极/漏极区88可包括一个或多个半导体材料层。例如，外延源极/漏极区88可各自包括衬垫层88A、主层88B和精整层88C(或更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。外延源极/漏极区88可以使用任意数量的半导体材料层。衬垫层88A、主层88B和精整层88C可以由不同的半导体材料形成，并且可以被掺杂到不同的杂质浓度。在一些实施例中，主层88B具有比精整层88C更大的杂质浓度，并且精整层88C具有比衬垫层88A更大的杂质浓度。在外延源极/漏极区88包括三个半导体材料层的实施例中，衬垫层88A可生长在源极/漏极凹槽86中，主层88B可生长在衬垫层88A上，并且精整层88C可生长在主层88B上。形成具有比主层88B更低浓度的杂质的衬垫层88A可增加源极/漏极凹槽86中的粘附力，并且形成具有比主层88B更低浓度的杂质的精整层88C可减少在随后处理期间掺杂剂从主层88B的向外扩散。
在图8A-图8B中，第一层间电介质(ILD)94沉积在外延源极/漏极区88、栅极间隔件82以及掩模76(如果存在)或伪栅极74上方。第一ILD 94可由介电材料形成，其可通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。
在一些实施例中，接触蚀刻停止层(CESL)92形成在第一ILD 94与外延源极/漏极区88、栅极间隔件82以及掩模76(如果存在)或伪栅极74之间。CESL 92可由介电材料形成，诸如氮化硅、氧化硅、氮氧化硅等，其对第一ILD 94的蚀刻具有高蚀刻选择性。CESL 92可以通过诸如如CVD、ALD等任何合适的方法形成。
在图9A-图9B中，进行去除工艺以使第一ILD 94的顶表面与掩模76(如果存在)或伪栅极74的顶表面齐平。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等的平坦化工艺。平坦化工艺还可以去除伪栅极74上的掩模76，以及沿着掩模76的侧壁的栅极间隔件82的部分。在平坦化工艺之后，第一ILD 94、CESL 92、栅极间隔件82和掩模76(如果存在)或伪栅极74的顶表面是共面的(在工艺变化内)。因此，掩模76(如果存在)或伪栅极74的顶表面通过第一ILD 94暴露。在所示的实施例中，保留掩模76，并且平坦化工艺使第一ILD 94的顶面与掩模76的顶面齐平。
在图10A-图10B中，在蚀刻工艺中去除掩模76(如果存在)和伪栅极74，从而形成凹槽96。也可以去除凹槽96中的伪电介质72的部分。在一些实施例中，仅去除伪栅极74，而伪电介质72保留并由凹槽96暴露。在一些实施例中，将伪电介质72从管芯的第一区(例如，核心逻辑区)中的凹槽96中去除，并且保留在管芯的第二区(例如，输入/输出区)中的凹槽96中。在一些实施例中，通过各向异性干法蚀刻工艺去除伪栅极74。例如，蚀刻工艺可以包括使用反应气体的干法蚀刻工艺，该反应气体以比蚀刻第一ILD 94或栅极间隔件82更快的速率选择性地蚀刻伪栅极74。在去除期间，当蚀刻伪栅极74时，伪电介质72可用作蚀刻停止层。然后，在去除伪栅极74之后，可选地去除伪电介质72。每个凹槽96均暴露相应鳍52的沟道区58和/或覆盖在该沟道区上。
在图11A-图11B中，在凹槽96中形成栅极介电层102。栅电极层104形成在栅极介电层102上。栅极介电层102和栅电极层104是用于替换栅极的层，并且每个都沿着沟道区58的侧壁并在顶表面上方延伸。
栅极介电层102设置在鳍52的侧壁和/或顶表面上以及在栅极间隔件82的侧壁上。栅极介电层102也可形成在第一ILD 94和栅极间隔件82的顶表面上。栅极介电层102可包括氧化物(诸如氧化硅或金属氧化物)、硅酸盐(诸如金属硅酸盐)，其组合，其多层等。栅极介电层102可包括高k介电材料(例如，k值大于大约7.0的介电材料)，例如铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极介电层102的形成方法可包括分子束沉积(MBD)、ALD、PECVD等。在伪电介质72的部分保留在凹槽96中的实施例中，栅极介电层102包括伪电介质72的材料(例如，氧化硅)。尽管示出了单层栅极介电层102，但是栅极介电层102可包括任意数量的界面层和任意数量的主层。例如，栅极介电层102可包括界面层和上方的高k介电层。
栅电极层104可包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝，其组合，其多层等。尽管示出了单层栅电极层104，但是栅电极层104可包括任意数量的功函数调谐层、任意数量的势垒层、任意数量的粘合层和填充材料。
在n型区50N和p型区50P中的栅极介电层102的形成可以同时发生，使得每个区中的栅极介电层102由相同的材料形成，并且栅电极层104的形成可以同时发生，使得每个区中的栅电极层104由相同的材料形成。在一些实施例中，每个区中的栅极介电层102可以通过不同的工艺形成，使得栅极介电层102可以是不同的材料和/或具有不同的层数，和/或每个区中的栅电极层104可以通过不同的工艺形成，使得栅电极层104可以是不同的材料和/或具有不同的层数。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适当的区。
在图12A-图12B中，进行去除工艺以去除栅极介电层102和栅电极层104的材料的多余部分，该多余部分在第一ILD 94、CESL 92和栅极间隔件82的顶表面上方，从而形成栅极电介质112和栅电极114。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等的平坦化工艺。当平坦化时，栅极介电层102具有留在凹槽96中的部分(因此形成栅极电介质112)。当平坦化时，栅电极层104具有留在凹槽96中的部分(因此形成栅电极114)。栅极间隔件82、CESL 92、第一ILD 94、栅极电介质112和栅电极114的顶表面是共面的(在工艺变化内)。栅极电介质112和栅电极114形成所得的FinFET的替换栅极。各对栅极电介质112和栅电极114可统称为“栅极结构”。每个栅极结构沿鳍52的沟道区58的顶表面、侧壁和底表面延伸。
在图13A-图13B中，栅极掩模116形成在栅极结构(包括栅极电介质112和栅电极114)和可选的栅极间隔件82上方。栅极掩模116由对第一ILD 94的蚀刻具有高蚀刻选择性的一种或多种介电材料形成。可接受的介电材料可包括氮化硅、碳氮化硅、氮氧化硅、氧碳氮化硅等，其可通过共形沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。
作为形成栅极掩模116的示例，可使用任何可接受的蚀刻工艺使栅极结构(包括栅极电介质112和栅电极114)和可选的栅极间隔件82凹陷。在所示的实施例中，栅极间隔件82和栅极结构凹陷到相同深度。在另一实施例中，栅极结构凹陷到比栅极间隔件82更大的深度。在又一实施例中，栅极结构是凹陷的，但栅极间隔件82不是凹陷的。然后将介电材料共形地沉积在凹槽中，并且也可以形成在第一ILD 94的顶表面上。进行去除工艺以去除介电材料的多余部分，该多余部分在第一ILD 94的顶表面上方，从而形成栅极掩模116。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等的平坦化工艺。当平坦化时，介电材料具有留在凹槽中的部分(因此形成栅极掩模116)。随后将形成栅极接触件，以穿过栅极掩模116来接触栅电极114的顶表面。
在图14A-图14B中，通过第一ILD 94和CESL 92形成接触开口122。接触开口122是通过自对准接触(SAC)工艺形成的源极/漏极接触件开口，使得基本上没有第一ILD 94的残留物保留在接触开口122的拐角区122C中。接触开口122的拐角区122C是在图14A的截面中由CESL 92的侧壁和外延源极/漏极区88的顶表面限定的拐角。
作为形成接触开口122的示例，可在第一ILD 94和栅极掩模116上方形成接触掩模124。接触掩模124被图案化为具有接触开口122的图案的槽开口126。接触掩模124可以是例如光刻胶，诸如单层光刻胶、双层光刻胶、三层光刻胶等，其可以使用可接受的光刻技术来图案化以形成槽开口126。可以使用通过任何可接受的工艺形成的其它类型的掩模。槽开口126是平行于鳍52的纵向方向延伸的带，与第一ILD 94和栅极掩模116重叠。然后可以使用接触掩模124作为蚀刻掩模并使用CESL 92作为蚀刻停止层来蚀刻第一ILD 94。蚀刻可以是任何可接受的蚀刻工艺，例如对第一ILD 94的材料具有选择性的蚀刻工艺(例如，以比CESL92和栅极掩模116的材料更快的速率选择性地蚀刻第一ILD 94的材料)。蚀刻工艺可以是各向异性的。第一ILD 94的未被接触掩模124覆盖(例如，被槽开口126暴露)的部分因此被蚀刻，以形成接触开口122。然后通过任何可接受的蚀刻工艺使接触开口122延伸穿过CESL 92以暴露外延源极/漏极区88。在蚀刻工艺之后，例如通过任何可接受的灰化工艺去除接触掩模124。
根据用于形成接触开口122的蚀刻工艺的选择性，可能会产生CESL 92和/或栅极掩模116的一些损失。参考图14A的截面，接触开口122可具有漏斗形状，其中接触开口122的上部部分具有弯曲侧壁(例如，锥形侧壁)，并且接触开口122的下部部分具有基本上直的侧壁(例如，非锥形侧壁)。CESL 92和/或栅极掩模116的尺寸可以减小。具体地，栅极掩模116和CESL 92的上部部分可以具有减小的宽度，使得栅极掩模116和CESL 92的上部部分具有弯曲侧壁，并且栅极掩模116和CESL 92的下部部分具有基本上直的侧壁。此外，栅极掩模116和CESL 92可以具有减小的高度，并且实际上，CESL 92的顶表面可以凹陷在栅极掩模116的顶表面之下，从而暴露栅极掩模116的弯曲侧壁。
在图15A-图15B中，扩展接触开口122以扩展随后将在接触开口122中形成的源极/漏极接触件的接合窗口。例如，在扩展之前，接触开口122可以具有在10nm至100nm范围内的初始宽度，并且在扩展之后，接触开口122可以具有在11nm至105nm范围内的最终宽度，其中最终宽度比初始宽度大1％至5％。可使用任何可接受的蚀刻工艺来扩展接触开口122，例如对第一ILD 94的材料具有选择性的蚀刻工艺(例如，以比栅极掩模116的材料更快的速率选择性地蚀刻第一ILD 94的材料)。蚀刻工艺可以是各向同性的，使得第一ILD 94的高度减小，并且通过蚀刻使第一ILD 94的拐角变圆。例如，在蚀刻之前，第一ILD 94可以具有在40nm至80nm范围内的初始高度，并且在蚀刻之后，第一ILD 94可以具有在20nm至60nm范围内的最终高度，其中最终高度比初始高度小25％至50％。接触开口122也可以通过CESL 92扩展。
在一些实施例中，蚀刻工艺是在没有等离子体的情况下进行的干法蚀刻。例如，当第一ILD 94由氧化硅形成时，可以用包括氟化氢(HF)和可选的氨(NH3)的蚀刻气体溶液进行干法蚀刻。蚀刻气体溶液可以流过第一ILD 94和接触开口122，同时不生成等离子体。在蚀刻气体溶液中包括氨(NH3)是可选的，并且其包括降低了蚀刻气体溶液与第一ILD 94的材料之间的反应的活化能，从而允许在低温下进行蚀刻。在一些实施例中，干法蚀刻在不低于室温的低温下进行。例如，当蚀刻气体溶液不包括氨(NH3)时，可在20℃至40℃范围内的温度下进行干法蚀刻，并且当蚀刻气体溶液包括氨(NH3)时，可在室温(例如20℃至40℃范围内的温度)下进行干法蚀刻。蚀刻气体溶液与第一ILD 94的材料之间的反应是放热的，并且因此在低温下进行该反应可以提高反应的效率。在蚀刻气体溶液包括氟化氢(HF)和氨(NH3)的实施例中，蚀刻气体溶液与第一ILD 94的材料之间的反应包括两个扩散(例如，气相扩散和表面扩散)和两个吸附(例如，物理吸附和化学吸附)，并且因此反应可具有增加干法蚀刻持续时间的培育期。例如，干法蚀刻可以进行3秒至20秒的持续时间。干法蚀刻将第一ILD 94的材料转化成一种或多种副产物。副产物可以包括气相副产物(例如，四氟化硅)和/或固相副产物(例如，氟硅酸铵)。在干法蚀刻之后，可以在足够高的温度和持续时间下进行热处理以升华固相副产物并产生附外的气相副产物。例如，热处理可以在100℃至180℃范围内的温度下进行60秒至240秒范围内的持续时间。热处理可以在高于干法蚀刻的温度下进行，特别是在蚀刻气体溶液包括氨(NH3)的实施例中。一旦固相副产物升华为气相副产物，它们可以通过例如真空从接触开口122排出。在一些实施例中，蚀刻工艺包括干法蚀刻和热处理的多个循环。可以进行这些循环直到接触开口122扩展所需的量。例如，可以进行1至10个循环的干法蚀刻和热处理。
如上所述，接触开口122的最终宽度大于接触开口122的初始宽度。用于扩展接触开口122的各向同性蚀刻工艺(针对图15A-图15B描述)可以比用于初始形成接触开口122的各向异性蚀刻工艺(针对图14A-图14B描述)更受最终控制。与最初将接触开口122形成为较大的宽度相比，最初将接触开口122形成为较小的宽度且接着用高度可控的蚀刻工艺将它们扩展为较大的宽度可以避免相邻外延源极/漏极区88的短路。此外，用于扩展接触开口122的各向同性蚀刻工艺对于第一ILD 94是选择性的，使得栅极掩模116基本上不被蚀刻工艺蚀刻。如此，图14B的截面中的接触开口122的宽度增加，但图14A的截面中的接触开口122的宽度基本上保持不变。因此可以避免随后形成的接触件与例如栅电极114的短路。
在图16A-图16B中，保护层132共形地沉积在接触开口122中和栅极掩模116上。保护层132设置在外延源极/漏极区88、CESL 92、第一ILD 94和栅极掩模116的侧壁和/或顶表面上。注意，保护层132形成为与栅极掩模116和CESL 92的弯曲侧壁接触，栅极掩模116和CESL 92通过用于初始形成接触开口122(针对图14A-图14B描述)的蚀刻工艺暴露。保护层132由对外延源极/漏极区88的蚀刻具有高蚀刻选择性的介一种或多种介电材料形成。可接受的介电材料可包括氮化硅、碳氮化硅、氮氧化硅、氧碳氮化硅等，其可通过共形沉积工艺形成，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，保护层132由氮化硅通过ALD形成。保护层132可以形成为在1nm至3nm范围内的厚度。这样的厚度在随后的处理中为下面的部件提供足够的保护。
值得注意的是，保护层132在接触开口122扩展之后沉积在接触开口122中。如上所述，扩展接触开口122允许扩大用于随后形成的源极/漏极接触件的接合窗口。在形成保护层132之前扩展接触开口122确保扩展工艺不会被保护层132阻挡。另外，如随后将描述的，形成保护层132有助于避免在随后处理期间接触开口122的进一步扩展。
在图17A-图17B中，接触开口122延伸穿过保护层132以暴露外延源极/漏极区88。接触开口122可使用任何可接受的蚀刻工艺来延伸，例如对保护层132的材料具有选择性的蚀刻工艺(例如，以比外延源极/漏极区88的材料更快的速率选择性地蚀刻保护层132的材料)。蚀刻工艺可以是各向异性的。
在一些实施例中，接触开口122通过使用硫化羰(COS)的干法蚀刻延伸穿过保护层132。COS在保护层132的绝缘材料(例如，氮化硅)与具有高杂质浓度的半导体材料之间提供高蚀刻选择性。如上所述，外延源极/漏极区88可包括主层88B和精整层88C，其中，主层88B的杂质浓度比精整层88C的杂质浓度大。用COS执行干法蚀刻允许接触开口122延伸穿过保护层132和精整层88C，使得接触开口122暴露主层88B，而基本上不蚀刻主层88B。随后将在接触开口122中形成的源极/漏极接触件因此可接触外延源极/漏极区88的主层88B(例如，高掺杂区)。形成到外延源极/漏极区88的高掺杂区的源极/漏极接触件降低了器件的接触电阻。此外，避免主层88B的蚀刻增加了外延源极/漏极区88中可用的多数载流子的量。因此可以提高器件性能。
在一些实施例中，接触开口122通过自对准工艺延伸穿过保护层132，该自对准工艺类似于针对接触开口122的初始形成所描述的自对准工艺。例如，可在保护层132上方形成具有槽开口图案的掩模，并将其用作蚀刻掩模以使接触开口122延伸穿过保护层132。如此，外延源极/漏极区88通过保护层132暴露，但是栅极掩模116、第一ILD 94和CESL 92的大部分保持被保护层132覆盖。
在图18A-图18B中，金属半导体合金区134形成在接触开口122中和由接触开口122暴露的外延源极/漏极区88的部分上。例如，当暴露外延源极/漏极区88的主层88B时，形成金属半导体合金区134，使得它们在主层88B上并且延伸通过精整层88C(见图17A-图17B)。金属半导体合金区134可以是由金属硅化物(例如硅化钛、硅化钴、硅化镍等)形成的硅化物区，由金属锗化物(例如锗化钛、锗化钴、锗化镍等)形成的锗化物区，由金属硅化物和金属锗化物两者形成的硅锗区等。金属半导体合金区134可以通过在保护层132上和接触开口122中(例如，在外延源极/漏极区88上)沉积金属136，然后进行热退火工艺来形成。金属136可以是能够与外延源极/漏极区88的半导体材料(例如硅、硅锗、锗等)反应以形成低电阻金属半导体合金的任何金属，例如镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金。可以通过诸如ALD、CVD、PVD等的沉积工艺来沉积金属136。在热退火工艺之后，进行清洗工艺，以例如从金属半导体合金区134和保护层132的表面去除金属136的任何残留物。清洗工艺可以是用稀氢氟酸(dHF)进行的湿法蚀刻。
如上所述，保护层132被图案化，使得栅极掩模116、第一ILD 94和CESL 92的大部分保持被保护层132覆盖。因此，在用于去除金属136的残留物的清洗工艺期间，可以避免栅极掩模116、第一ILD 94和CESL 92的蚀刻，使得不发生栅极掩模116、第一ILD 94或CESL 92的蚀刻。用保护层132保护栅极掩模116、第一ILD 94和CESL 92可以避免在从接触开口122去除金属136的残留物期间接触开口122的不期望的扩展。因此可以避免随后形成的接触件与例如栅电极114的短路。
在图19A-图19B中，源极/漏极接触件142形成在接触开口122中。源极/漏极接触件142连接到外延源极/漏极区88，并且物理接触金属半导体合金区134。作为形成源极/漏极接触件142的示例，可以在接触开口122中(例如，在金属半导体合金区134上)形成衬垫(未单独示出)(诸如扩散势垒层、粘附层等)以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。进行去除工艺以从栅极掩模116的顶表面去除多余的材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等的平坦化工艺。剩余的衬垫和导电材料形成接触开口122中的源极/漏极接触件142。
因为保护层132在接触开口122的清洁期间保护栅极掩模116和CESL 92(针对图18A-图18B描述)，所以可以避免CESL 92和/或栅极掩模116的损失。参考图19A的截面，源极/漏极接触件142可因此具有与接触开口122(针对图14A所描述)类似的漏斗形状，其中源极/漏极接触件142的上部部分具有弯曲侧壁(例如，锥形侧壁)，并且源极/漏极接触件142的下部部分具有基本上直的侧壁(例如，非锥形侧壁)。
为去除源极/漏极接触件142的多余材料而进行的去除工艺还从栅极掩模116的顶表面去除保护层132的部分。剩余的保护层132在接触开口122中围绕源极/漏极接触件142形成接触间隔件144。接触间隔件144沿着源极/漏极接触件142的上部部分是弯曲的，而接触间隔件144沿着源极/漏极接触件142的下部部分是直的。根据去除工艺的选择性，可能会产生栅极掩模116的一些损失，使得栅极掩模116具有减小的高度。在所示的实施例中，接触间隔件144沿着栅极掩模116的剩余部分的弯曲侧壁和CESL 92的弯曲侧壁延伸并与其物理接触。在另一实施例中(下面更详细地描述)，栅极掩模116的高度减小，直到栅极掩模116和CESL 92的顶表面共面(在工艺变化内)，使得接触间隔件144通过CESL 92与栅极掩模116的侧壁物理分离。
在图20A-图20B中，第二ILD 154沉积在第一ILD 94、栅极掩模116、源极/漏极接触件142和接触间隔件144上方。在一些实施例中，第二ILD 154是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 154由诸如PSG、BSG、BPSG、USG等的介电材料形成，其可以通过诸如CVD、PECVD等的任何合适的方法沉积。
在一些实施例中，蚀刻停止层(ESL)152形成在第二ILD 154与第一ILD 94、栅极掩模116、源极/漏极接触件142和接触间隔件144之间。ESL 152可包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，其对第二ILD 154的蚀刻具有高蚀刻选择性。
在图21A-图21B中，形成源极/漏极接触件162和栅极接触件164以分别接触源极/漏极接触件142和栅电极114。源极/漏极接触件162物理且电耦合到源极/漏极接触件142。栅极接触件164物理和电耦合至栅电极114。
作为形成源极/漏极接触件162和栅极接触件164的示例，形成穿过第二ILD 154和ESL 152的开口。可以使用可接受的光刻技术和蚀刻技术形成开口。在开口中形成诸如扩散势垒层、粘附层等的衬垫(未单独示出)和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD 154的顶面去除多余的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件162和栅极接触件164。源极/漏极接触件162和栅极接触件164可在不同工艺中形成，或可在相同工艺中形成。尽管示出为以相同的截面形成，但应当理解，源极/漏极接触件162和栅极接触件164中的每一个都可以不同的截面形成，这可避免接触件发生短路。
图22A-图22B是根据一些实施例的FinFET的视图。该实施例类似于图21A-图21B的实施例，除了接触间隔件144通过CESL 92与栅极掩模116的侧壁物理分离。具体地，在进行去除源极/漏极接触件142的多余材料的去除工艺期间，栅极掩模116的高度减小，直到栅极掩模116和CESL 92的顶表面共面(在工艺变化内)，使得接触间隔件144通过CESL 92与栅极掩模116的侧壁物理分离。
实施例可以实现优点。与最初将接触开口122形成为较大宽度相比，最初将接触开口122形成为较小宽度且接着将其扩展为较大宽度可以避免相邻外延源极/漏极区88的短路。此外，形成保护层132有助于保护栅极掩模116、第一ILD 94和CESL 92，使得在形成金属半导体合金区134期间可以避免接触开口122的不期望的扩展。因此可避免源极/漏极接触件142与相邻导电部件的短路。具体地，避免接触开口122在图18A的截面中的扩展可以降低源极/漏极接触件142和栅电极114或栅极接触件164之间短路的风险。同样，避免接触开口122在图18B的截面中的扩展可降低相邻源极/漏极接触件142之间短路的风险。因此可以提高制造产量。最后，用诸如硫化羰(COS)的蚀刻剂蚀刻保护层132允许源极/漏极接触件142形成到外延源极/漏极区88的主层88B(例如，高掺杂区)，同时避免主层88B的蚀刻。因此可以提高器件性能。
所公开的FinFET实施例还可应用于纳米结构器件，诸如纳米结构(例如，纳米片、纳米线、全环绕栅极等)场效应晶体管(NSFET)。在NSFET实施例中，鳍由通过图案化沟道层和牺牲层的交替层的堆叠而形成的纳米结构代替。伪栅极结构和源极/漏极区以类似于上述实施例的方式形成。在去除伪栅极结构之后，可在沟道区中部分或完全去除牺牲层。以类似于上述实施例的方式形成替换栅极结构，替换栅极结构可部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可部分或完全围绕NSFET器件的沟道区中的沟道层。可以以类似于上述实施例的方式形成到替换栅极结构和源极/漏极区的ILD和接触件。可以如美国专利申请公开第2016/0365414号中所公开的那样形成纳米结构器件，其全部内容通过引用并入本文。参见美国专利第2016/0365414号，在一个实施例中，以下将对纳米结构器件的形成进行描述。形成包括超晶格的鳍，超晶格包括交替的第一层和第二层；在形成鳍之后，选择性地蚀刻第一层，在选择性地蚀刻第一层之后，在第二层上形成栅极电介质；以及在栅极电介质上形成栅电极，第一层和第二层在源极区域与漏极区域之间延伸。在一些实施例中，其中，选择性地蚀刻是各向异性蚀刻。在一些实施例中，其中，选择性地蚀刻是各向同性蚀刻。在一些实施例中，其中，第一层是压缩应变的，并且第二层是拉伸应变的。在一些实施例中，其中，第一层是拉伸应变的，并且第二层是压缩应变的。在一些实施例中，形成半导体结构的方法还包括：在超晶格上形成伪栅极堆叠件；在伪栅极堆叠件周围形成电介质；以及去除伪栅极堆叠件，在去除伪栅极堆叠件之后实施选择性蚀刻。在一些实施例中，其中，在第二层上形成栅极电介质包括至少部分地在第一层的第一横向表面和第一层的第二横向表面之间形成栅极电介质。在一些实施例中，其中，选择性蚀刻第一层包括选择性地蚀刻第一层的第一侧上的第一层的侧壁，以从第一侧上的第二层的侧壁向内偏移。在一些实施例中，其中，第一层的最上层第一层插在栅极电介质与第二层的最上层第二层之间。在另一个实施例中，对纳米结构器件的形成进行描述。形成从半导体衬底向上延伸的鳍，其中鳍包括：第一层；在第一层上的第二层，其中，第一层和第二层包括不同应变类型；以及在第二层上的第三层，其中，第三层和第一层包括相同应变类型；通过以与第一层和第三层不同的速率蚀刻第二层来选择性地蚀刻鳍；在鳍的第一层、第二层和第三层的侧壁上方形成栅极电介质并且沿着鳍的第一层、第二层和第三层的侧壁连续地延伸；以及在栅极电介质上方形成导电栅极。在一些实施例中，其中，选择性的蚀刻鳍包括以比第一层和第三层更快的速度选择性地蚀刻第二层。在一些实施例中，其中，选择地蚀刻鳍包括以比第一层和第三层慢的速度选择性地蚀刻第二层。在一些实施例中，其中第三层是鳍的最上层半导体层。在一些实施例中，其中，选择性蚀刻鳍包括将第二层的侧壁从第一层和第三层的侧壁偏移，其中第二层的侧壁以及第一层和第三层的侧壁设置在鳍的相同侧。在一些实施例中，其中，形成栅极电介质包括至少部分地在第一层与第三层之间形成栅极电介质。在一些实施例中，形成半导体器件的方法还包括，在鳍的沟道区域的侧壁上方并且沿鳍的沟道区域的侧壁延伸形成伪栅极结构；用外延源极/漏极区域替换与伪栅极结构相邻的鳍的第一源极/漏极区域；在外延源极/漏极区域的侧壁上方并且沿着外延源极/漏极区域的侧壁形成介电层；以及移除伪栅极结构以暴露沟道区域，其中选择性地蚀刻鳍包括在移除伪栅极结构之后选择性地蚀刻鳍的沟道区域。在又一个实施例中，对纳米结构器件的形成进行描述。形成从衬底向上延伸的超晶格，其中超晶格包括具有不同应变类型的交替第一层和第二层；形成覆盖超晶格的第一区域的伪栅极结构，其中超晶格的第二区域暴露；将超晶格的第二区域替换为源极/漏极区域；移除伪栅极结构以暴露超晶格的第一区域；在移除伪栅极结构之后，以比超晶格的第二层更高的速率选择性地蚀刻超晶格的第一层；在超晶格的第一区域的侧壁上方并且沿着超晶格的第一区域的侧壁沉积栅极电介质；以及在栅极电介质上方形成导电栅极，其中导电栅极不完全分离第一区域中的第二层的相邻层。在一些实施例中，其中，第一层是松弛的，拉伸应变的或者压缩应变的，并且其中第二层是松弛的，拉伸应变的或者压缩应变的。在一些实施例中，其中，选择性地蚀刻超晶格的第一层包括移除超晶格的第一层。在一些实施例中，其中，沉积栅极电介质包括在连续的第二层之间沉积至少一部分栅极电介质。
在实施例中，一种方法包括：在源极/漏极区和栅极掩模上沉积保护层，栅极掩模设置在栅极结构上，栅极结构设置在衬底的沟道区上，沟道区邻接源极/漏极区；蚀刻穿过保护层的开口，开口暴露该源极/漏极区；在开口中和在保护层上沉积金属；对金属进行退火，以在源极/漏极区上形成金属半导体合金区；以及利用清洗工艺从开口去除金属的残留物，该保护层在清洗工艺期间覆盖栅极掩模。在该方法的一些实施例中，清洗工艺包括使用稀氢氟酸进行湿法蚀刻，并且在湿法蚀刻期间不发生栅极掩模的蚀刻。在该方法的一些实施例中，源极/漏极区包括主层和精整层，该方法还包括：蚀刻穿过源极/漏极区的精整层的开口，该开口暴露源极/漏极区的主层。在该方法的一些实施例中，保护层包括氮化硅，并且蚀刻开口包括使用硫化羰进行干法蚀刻。在该方法的一些实施例中，在干法蚀刻期间不发生对源极/漏极区的主层的蚀刻。在该方法的一些实施例中，保护层具有在1nm至3nm范围内的厚度。在一些实施例中，该方法进一步包括：在源极/漏极区上沉积接触蚀刻停止层(CESL)；在CESL上形成层间电介质(ILD)；形成穿过ILD和CESL的接触开口；以及在形成接触开口之后，扩展接触开口，该保护层在扩展接触开口之后沉积在该接触开口中。在该方法的一些实施例中，扩展接触开口包括在室温下用氟化氢和氨蚀刻ILD。
在实施例中，一种方法包括：在源极/漏极区上沉积接触蚀刻停止层(CESL)；在CESL上形成层间电介质(ILD)；形成穿过ILD和CESL的接触开口，接触开口暴露源极/漏极区的顶表面和CESL的侧壁；在形成接触开口之后，通过用各向同性蚀刻工艺蚀刻ILD来扩展接触开口；以及在接触开口中形成源极/漏极接触件。在该方法的一些实施例中，各向同性蚀刻工艺包括：在接触开口中用蚀刻气体溶液进行干法蚀刻，该干法蚀刻在没有等离子体的情况下进行，蚀刻气体溶液将ILD转化成固相副产物；进行热处理以使固相副产物升华成气相副产物；以及从接触开口排出气相副产物。在该方法的一些实施例中，蚀刻气体溶液包括氟化氢和氨，并且在室温下进行干法蚀刻。在该方法的一些实施例中，蚀刻气体溶液包括氟化氢，并且在20℃至40℃范围内的温度下进行干法蚀刻。在该方法的一些实施例中，在第一温度下进行干法蚀刻，并且在第二温度下进行热处理，第二温度大于第一温度。在该方法的一些实施例中，ILD包括氧化硅，并且固相副产物包括氟硅酸铵。在一些实施例中，该方法还包括：在衬底的沟道区上形成栅极结构，沟道区邻接源极/漏极区；在栅极结构上形成栅极掩模；扩展接触开口后，在栅极掩膜上和接触开口内沉积保护层；使接触开口延伸穿过保护层；以及在保护层覆盖栅极掩模的同时在接触开口中形成金属半导体合金区。在该方法的一些实施例中，形成金属半导体合金区包括进行清洗工艺，并且在清洗工艺期间不发生栅极掩模的蚀刻。在该方法的一些实施例中，使接触开口延伸穿过保护层包括用硫化羰蚀刻接触开口。
在实施例中，一种器件包括：衬底的沟道区上的栅极结构；栅极结构上的栅极掩模；邻接沟道区的源极/漏极区；连接到源极/漏极区的源极/漏极接触件，源极/漏极接触件具有带有弯曲侧壁的上部部分和带有直侧壁的下部部分；以及围绕源极/漏极接触件的接触间隔件，接触间隔件接触栅极掩模的侧壁。在一些实施例中，该器件还包括：在栅极结构与源极/漏极区之间的栅极间隔件；以及在栅极间隔件与接触间隔件之间的接触蚀刻停止层(CESL)，CESL接触栅极掩模的侧壁。在一些实施例中，该器件还包括：在源极/漏极区与源极/漏极接触件之间的金属半导体合金区，接触间隔件接触金属半导体合金区的侧壁。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在源极/漏极区和栅极掩模上沉积保护层，栅极掩模设置在栅极结构上，栅极结构设置在衬底的沟道区上，沟道区邻接源极/漏极区；蚀刻穿过保护层的开口，开口暴露源极/漏极区；在开口中和在保护层上沉积金属；对金属进行退火，以在源极/漏极区上形成金属半导体合金区；以及利用清洗工艺从开口去除金属的残留物，保护层在清洗工艺期间覆盖栅极掩模。在一些实施例中，其中，清洗工艺包括使用稀氢氟酸执行湿法蚀刻，并且在湿法蚀刻期间不发生栅极掩模的蚀刻。在一些实施例中，其中，源极/漏极区包括主层和精整层，方法还包括：蚀刻穿过源极/漏极区的精整层的开口，开口暴露源极/漏极区的主层。在一些实施例中，其中，保护层包括氮化硅，并且蚀刻开口包括使用硫化羰执行干法蚀刻。在一些实施例中，其中，在干法蚀刻期间不发生对源极/漏极区的主层的蚀刻。在一些实施例中，其中，保护层的厚度在1nm至3nm的范围内。在一些实施例中，形成半导体器件的方法还包括：在源极/漏极区上沉积接触蚀刻停止层(CESL)；在接触蚀刻停止层上形成层间电介质(ILD)；形成穿过层间电介质和接触蚀刻停止层的接触开口；以及在形成接触开口之后，扩展接触开口，保护层在扩展接触开口之后沉积在接触开口中。在一些实施例中，其中，扩展接触开口包括在室温下用氟化氢和氨蚀刻层间电介质。
根据本申请的另一个实施例，提供了一种形成半导体器件的方法，包括：在源极/漏极区上沉积接触蚀刻停止层(CESL)；在接触蚀刻停止层上形成层间电介质(ILD)；形成穿过层间电介质和接触蚀刻停止层的接触开口，接触开口暴露源极/漏极区的顶表面和接触蚀刻停止层的侧壁；在形成接触开口之后，通过用各向同性蚀刻工艺蚀刻层间电介质来扩展接触开口；以及在接触开口中形成源极/漏极接触件。在一些实施例中，其中，各向同性蚀刻工艺包括：在接触开口中用蚀刻气体溶液执行干法蚀刻，干法蚀刻在没有等离子体的情况下进行，蚀刻气体溶液将层间电介质转化成固相副产物；执行热处理以使固相副产物升华成气相副产物；以及从接触开口排出气相副产物。在一些实施例中，其中，蚀刻气体溶液包括氟化氢和氨，并且在室温下执行干法蚀刻。在一些实施例中，其中，蚀刻气体溶液包括氟化氢，并且在20℃至40℃范围内的温度下执行干法蚀刻。在一些实施例中，其中，干法蚀刻在第一温度下执行，并且热处理在第二温度下执行，第二温度大于第一温度。在一些实施例中，其中，层间电介质包括氧化硅，并且固相副产物包括氟硅酸铵。在一些实施例中，形成半导体器件的方法还包括：在衬底的沟道区上形成栅极结构，沟道区邻接源极/漏极区；在栅极结构上形成栅极掩模；在扩展接触开口后，在栅极掩膜上和接触开口内沉积保护层；使接触开口延伸穿过保护层；以及当保护层覆盖栅极掩模时，在接触开口中形成金属半导体合金区。在一些实施例中，其中，形成金属半导体合金区包括执行清洗工艺，并且在清洗工艺期间不发生栅极掩模的蚀刻。在一些实施例中，其中，使接触开口延伸穿过保护层包括用硫化羰蚀刻接触开口。
根据本申请的又一个实施例，提供了一种半导体器件，包括：栅极结构，在衬底的沟道区上；栅极掩模，在栅极结构上；源极/漏极区，邻接沟道区；源极/漏极接触件，连接到源极/漏极区，源极/漏极接触件具有带有弯曲侧壁的上部部分和带有直侧壁的下部部分；以及接触间隔件，围绕源极/漏极接触件，接触间隔件接触栅极掩模的侧壁。在一些实施例中，半导体器件还包括：栅极间隔件，在栅极结构与源极/漏极区之间；以及接触蚀刻停止层(CESL)，在栅极间隔件与接触间隔件之间，CESL接触栅极掩模的侧壁。在一些实施例中，半导体器件还包括：金属半导体合金区，在源极/漏极区与源极/漏极接触件之间，接触间隔件接触金属半导体合金区的侧壁。
前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在源极/漏极区和栅极掩模上沉积保护层，所述栅极掩模设置在栅极结构上，所述栅极结构设置在衬底的沟道区上，所述沟道区邻接所述源极/漏极区；
蚀刻穿过所述保护层的开口，所述开口暴露所述源极/漏极区；
在所述开口中和在所述保护层上沉积金属；
对所述金属进行退火，以在所述源极/漏极区上形成金属半导体合金区；以及
利用清洗工艺从所述开口去除所述金属的残留物，所述保护层在所述清洗工艺期间覆盖所述栅极掩模。
2.根据权利要求1所述的方法，其中，所述清洗工艺包括使用稀氢氟酸执行湿法蚀刻，并且在所述湿法蚀刻期间不发生所述栅极掩模的蚀刻。
3.根据权利要求1所述的方法，其中，所述源极/漏极区包括主层和精整层，所述方法还包括：
蚀刻穿过所述源极/漏极区的所述精整层的所述开口，所述开口暴露所述源极/漏极区的所述主层。
4.根据权利要求3所述的方法，其中，所述保护层包括氮化硅，并且蚀刻所述开口包括使用硫化羰执行干法蚀刻。
5.根据权利要求4所述的方法，其中，在所述干法蚀刻期间不发生对所述源极/漏极区的所述主层的蚀刻。
6.根据权利要求1所述的方法，其中，所述保护层的厚度在1nm至3nm的范围内。
7.根据权利要求1所述的方法，还包括：
在所述源极/漏极区上沉积接触蚀刻停止层(CESL)；
在所述接触蚀刻停止层上形成层间电介质(ILD)；
形成穿过所述层间电介质和所述接触蚀刻停止层的接触开口；以及
在形成所述接触开口之后，扩展所述接触开口，所述保护层在扩展所述接触开口之后沉积在所述接触开口中。
8.根据权利要求7所述的方法，其中，扩展所述接触开口包括在室温下用氟化氢和氨蚀刻所述层间电介质。
9.一种形成半导体器件的方法，包括：
在源极/漏极区上沉积接触蚀刻停止层(CESL)；
在所述接触蚀刻停止层上形成层间电介质(ILD)；
形成穿过所述层间电介质和所述接触蚀刻停止层的接触开口，所述接触开口暴露所述源极/漏极区的顶表面和所述接触蚀刻停止层的侧壁；
在形成所述接触开口之后，通过用各向同性蚀刻工艺蚀刻所述层间电介质来扩展所述接触开口；以及
在所述接触开口中形成源极/漏极接触件。
10.一种半导体器件，包括：
栅极结构，在衬底的沟道区上；
栅极掩模，在所述栅极结构上；
源极/漏极区，邻接所述沟道区；
源极/漏极接触件，连接到所述源极/漏极区，所述源极/漏极接触件具有带有弯曲侧壁的上部部分和带有直侧壁的下部部分；以及
接触间隔件，围绕所述源极/漏极接触件，所述接触间隔件接触所述栅极掩模的侧壁。
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