CN113451212A - 半导体器件及其形成方法 - Google Patents

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萧茹雄
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Abstract

提供了一种半导体器件及其形成方法。方法包括形成从衬底延伸的鳍。沿着该鳍的侧壁和顶面形成牺牲栅极电极层。在该牺牲栅极电极层上执行图案化工艺以形成牺牲栅极电极。在该牺牲栅极电极上执行再成型工艺以形成再成型的牺牲栅极电极。该再成型的牺牲栅极电极包括沿着鳍的顶面的第一部分和沿着鳍的侧壁的第二部分。该第一部分的宽度随着第一部分从第一部分的顶面朝向鳍的顶面延伸而减小。该第二部分的宽度随着第二部分从鳍的顶面朝向衬底延伸而减小。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于多种电子应用，诸如，例如，个人计算机、手机、数字相机和其他电子设备。通常通过在半导体衬底上方顺序地沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻法图案化各材料层以在这些材料层上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减小最小部件尺寸来提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。
发明内容
在一些实施例中，一种方法，包括：形成从衬底延伸的鳍；沿着所述鳍的侧壁和顶面形成牺牲栅极电极层；在所述牺牲栅极电极层上执行图案化工艺以形成牺牲栅极电极；以及在所述牺牲栅极电极上执行再成型工艺以形成再成型的牺牲栅极电极，其中，所述再成型的牺牲栅极电极包括：第一部分，沿着所述鳍的所述顶面，其中，所述第一部分的宽度随着所述第一部分从所述第一部分的顶面朝向所述鳍的所述顶面延伸而减小；以及第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分的宽度随着所述第二部分从所述鳍的所述顶面朝向所述衬底延伸而减小。
在一些实施例中，一种方法，包括：形成从衬底延伸的鳍；在所述衬底上方并且邻近所述鳍形成隔离区，其中，所述鳍在所述隔离区的顶面上方延伸；沿着所述鳍的侧壁和顶面以及沿着所述隔离区的顶面沉积牺牲栅极电极层；在所述牺牲栅极电极层上执行第一蚀刻工艺以形成牺牲栅极电极；以及在所述牺牲栅极电极上进行第二蚀刻工艺以形成再成型的牺牲栅极电极，其中，所述第二蚀刻工艺不同于所述第一蚀刻工艺，并且其中，所述再成型的牺牲栅极电极包括：第一部分，沿着所述鳍的所述顶面，其中，所述第一部分在所述第一部分的顶面处的第一宽度大于所述第一部分在所述鳍的所述顶面处的第二宽度；以及第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分在所述鳍的所述顶面处的第三宽度大于所述第二部分在所述隔离区的所述顶面处的第四宽度。
在一些实施例中，一种半导体器件，包括：鳍，从衬底延伸；以及栅极堆叠件，沿着所述鳍的侧壁和顶面，其中，所述栅极堆叠件包括：第一部分，沿着所述鳍的所述顶面，其中，所述第一部分的宽度随着所述第一部分从所述第一部分的顶面朝向所述鳍的所述顶面延伸而减小；以及第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分的宽度随着所述第二部分从所述鳍的所述顶面朝向所述衬底延伸而减小。
本申请的实施例提供了半导体器件的栅极结构及其形成方法。
附图说明
当结合附图进行阅读时，根据以下详细描述可以最佳理解本发明的各方面。需注意，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了论述清楚，各种部件的尺寸可以任意增大或减小。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的实例的三维视图。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图13C、图13D、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图20A、图20B和图20C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。
图21是示出根据一些实施例的形成栅极结构的方法的流程图。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可包括在第一部件和第二部件之间可形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语来描述如图所示的一个元件或部件与另一元件或部件的关系。除了附图所示的方向之外，空间相对术语旨在涵盖在使用或操作中的器件的不同方向。装置可以以其他方式进行定向(旋转90度或者处于其他方向)，而其中所使用的空间相对描述符可做相应解释。
将关于特定上下文，即半导体器件的栅极结构及其形成方法来描述实施例。本文呈现的一些实施例是在使用后栅极工艺形成的FinFET器件的背景下进行讨论的。本文讨论的各种实施例允许形成和再成型牺牲栅极。在一些实施例中，再成型方法允许减少或消除牺牲栅极的基脚处的聚合物残余物，并使牺牲栅极再成型为具有顶部比下部宽的轮廓。在一些实施例中，此类轮廓改善了间隙填充特性，诸如在形成替换栅极来代替牺牲栅极时的间隙填充率，这避免了在替换栅极与随后形成的源极/漏极接触件之间发生短路，减小了栅极电阻，提高了器件速度，并且提高了器件良率。
图1示出了根据一些实施例的FinFET的实例的三维视图。FinFET在衬底50(例如，半导体衬底)上包括鳍52。隔离区56设置在衬底50中，并且鳍52在相邻隔离区56上方以及在它们之间突出。尽管隔离区56被描述/示出为与衬底50分开，但如本文使用，术语“衬底”可用于仅指半导体衬底或包括隔离区在内的半导体衬底。另外，尽管鳍52被示为是与衬底50的单一连续材料，但鳍52和/或衬底50可包含单一材料或多种材料。在这个背景下，鳍52是指在相邻隔离区56之间延伸的部分。
栅极介电层92是沿着侧壁的并且在鳍52的顶面上方，并且栅极电极94在栅极介电层92上方。源极/漏极区82相对于栅极介电层92和栅极电极94设置在鳍52的相对侧。图1进一步示出了在后面的图中使用的参考截面。截面A-A是沿着栅极电极94的纵向轴线的，并且在例如垂直于FinFET的源极/漏极区82之间的电流流动方向的方向上。截面B-B垂直于截面A-A并且是沿着鳍52的纵向轴线的，并且在例如FinFET的源极/漏极区82之间的电流流动的方向上。截面C-C平行于截面A-A，并且延伸穿过FinFET的源极/漏极区82。为了清楚起见，后续附图参考这些参考截面。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图13C、图13D、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图20A、图20B和图20C是根据一些实施例的FinFET器件的制造中的中间阶段的截面图。图2至图7示出沿着图1所示的参考截面A-A的截面图，多个鳍/FinFET除外。图8A至图20A是沿着图1所示的参考截面A-A示出的。图8B至图20B、图10C、图11C、图17C和图20C是沿着图1所示的参考截面B-B示出的，多个鳍/FinFET除外。图13C和图13D是沿着图1所示的参考截面C-C示出的，多个鳍/FinFET除外。
在图2中，提供了衬底50。衬底50可为半导体衬底，诸如体半导体、绝缘体上半导体(SOI)衬底等，这些半导体衬底可以是掺杂的(例如，掺杂有p型掺杂物或n型掺杂物)或未掺杂的。衬底50可为晶圆，诸如硅晶圆。一般来讲，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可为例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底(通常为硅衬底或玻璃衬底)上。也可使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可包括：硅；锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
衬底50具有区50N和区50P。区50N可用于形成n型器件诸如NMOS晶体管，例如，n型FinFET。区50P可用于形成p型器件诸如PMOS晶体管，例如，p型FinFET。区50N可与区50P物理地分开(如分隔物51所示)，可在区50N和区50P之间设置任何数量的器件部件(例如，其他有源器件、掺杂沟道区、隔离结构等)。
在图3中，在衬底50中形成鳍52。鳍52为半导体带。在一些实施例中，可通过在衬底50中蚀刻出沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、它们的组合等。蚀刻工艺可以是各向异性的。
可通过任何合适的方法来形成鳍。例如，可使用一种或多种光刻工艺来形成鳍，包括双重图案化工艺或多重图案化工艺。一般来讲，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许形成例如间距小于使用单一直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后移除牺牲层，然后可将剩余的间隔件用作掩模以形成鳍。
在图4中，在衬底50上方以及在相邻鳍52之间形成绝缘材料54。绝缘材料54可为氧化物，诸如氧化硅、氮化物、其组合等，并且可通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中进行基于CVD的材料沉积，并进行后固化以使其转换为另一种材料(诸如氧化物))、其组合等来形成。可使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可执行退火工艺。在一个实施例中，绝缘材料54形成为使得多余绝缘材料54覆盖鳍52。尽管绝缘材料54被示为单层，但一些实施例可利用多个层。例如，在一些实施例中，可首先沿着衬底50和鳍52的表面形成衬垫(未示出)。其后，可在衬垫上方形成诸如上文所讨论的填充材料。
在图5中，对绝缘材料54应用移除工艺，以移除绝缘材料54的在鳍52上方的多余部分。在一些实施例中，可利用平坦化工艺，诸如化学机械抛光(CMP)工艺、回蚀刻工艺或其组合等。平坦化工艺暴露鳍52，使得在平坦化工艺完成后，鳍52的顶面和绝缘材料54的顶面齐平。
在图6中，绝缘材料54(参见图5)凹入以形成浅沟槽隔离(STI)区56。绝缘材料54凹入，使得区50N和50P中的鳍52的上部从相邻STI区56之间突出。此外，STI区56的顶面可具有如图所示的平面、凸面、凹面(诸如凹陷)或其组合。通过合适的蚀刻，STI区56的顶面可形成为平的、凸的和/或凹的。STI区56可使用可接受的蚀刻工艺来凹入，该可接受的蚀刻工艺诸如是对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可使用化学氧化物移除，该化学氧化物移除使用例如稀氟氢酸(dHF)利用合适的蚀刻工艺来进行。
关于图2至图6所描述的工艺仅仅是可如何形成鳍52的一个实例。在一些实施例中，可通过外延生长工艺来形成鳍。例如，可在衬底50的顶面上方形成介电层，并且可穿过该介电层蚀刻出沟槽以暴露下面的衬底50。可在沟槽中外延生长出同质外延结构，并且介电层可凹入，使得同质外延结构从介电层突出以形成鳍。另外，在一些实施例中，异质外延结构可用于鳍。例如，在图5中，鳍52可凹入，并且可以在凹入的鳍52上方外延生长出与鳍52不同的材料。在此类实施例中，鳍包括凹入材料以及设置在凹入材料上方的外延生长的材料。在另一个实施例中，可在衬底50的顶面上方形成介电层，并且可穿过该介电层蚀刻出沟槽。然后，可使用与衬底50不同的材料在沟槽中外延生长出异质外延结构，并且介电层可凹入，使得异质外延结构从介电层突出以形成鳍。在其中外延生长出同质外延结构或异质外延结构的一些实施例中，外延生长的材料可在生长期间被原位掺杂，这可避免先前和随后的注入，尽管原位掺杂和注入掺杂可一起使用。
更进一步，在区50N中外延生长出与区50P中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可由硅锗(SixGe1-x，其中x可在0至1的范围内)、碳化硅、纯锗或基本上纯锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
进一步在图6中，可在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可在区50N中形成p阱，并且可在区50P中形成n阱。在一些实施例中，在区50N和区50P两者中形成P阱或N阱。在具有不同阱类型的实施例中，可使用光刻胶或其他掩模(未示出)来实现针对区50N和区50P的不同注入步骤。例如，可在区50N和区50P两者中在鳍52和STI区56上方形成第一光刻胶。将第一光刻胶图案化以暴露衬底50的区50P。可通过使用旋涂技术来形成第一光刻胶，并且可使用可接受的光刻技术来将第一光刻胶图案化。一旦光刻胶被图案化，就在区50P中执行n型杂质注入，而第一光刻胶的其余部分用作掩模以基本上防止n型杂质被注入到区50N中。n型杂质可以是注入该区中的磷、砷、锑等，其剂量等于或小于1015cm-2，诸如介于约1012cm-2和约1015cm-2之间。在一些实施例中，可以约1keV至约10keV的注入能量来注入n型杂质。在注入之后，诸如通过可接受的灰化工艺，之后进行湿法清洁工艺来移除第一光刻胶。
在对区50P进行注入之后，在区50P和区50N两者中在鳍52和STI区56上方形成第二光刻胶。将第二光刻胶图案化以暴露衬底50的区50N。可通过使用旋涂技术来形成第二光刻胶，并且可使用可接受的光刻技术来将第二光刻胶图案化。一旦第二光刻胶被图案化，就可在区50N中执行p型杂质注入，而第二光刻胶的其余部分用作掩模以基本上防止p型杂质被注入到区50P中。p型杂质可以是注入该区中的硼、BF2、铟等，其剂量等于或小于1015cm-2，诸如介于约1012cm-2和约1015cm-2之间。在一些实施例中，可以约1keV至约10keV的注入能量来注入p型杂质。在注入之后，可诸如通过可接受的灰化工艺，之后进行湿法清洁工艺来移除第二光刻胶。
在对区50N和区50P执行注入之后，可执行退火以激活被注入的p型杂质和/或n型杂质。在一些实施例中，外延鳍的生长材料可在生长期间被原位掺杂，这可避免注入，尽管原位掺杂和注入掺杂可一起使用。
在图7中，在鳍52上形成伪介电层60。伪介电层60可为例如氧化硅、氮化硅或其组合等，并且可根据可接受的技术进行沉积或者热生长。伪栅极层62形成在伪介电层60的上方，并且掩模层64形成在伪栅极层62的上方。伪栅极层62可沉积在伪介电层60的上方，然后使用例如CMP工艺将其平坦化。掩模层64可沉积在伪栅极层62的上方。伪栅极层62可为导电材料，并且可选自包括非晶硅、多晶硅(polycrystalline-silicon/polysilicon)、多晶硅锗(poly-crystalline silicon-germanium/poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层62可通过物理气相沉积(PVD)、CVD、溅射沉积或本领域中已知的和用于沉积导电材料的其他技术来沉积。伪栅极层62可由蚀刻选择性比STI区56的材料高的其他材料制成。掩模层64可包括例如氧化硅、SiN、SiON、其组合等的一个或多个层。在一些实施例中，掩模层64可包括氮化硅层和在氮化硅层上方的氧化硅层。在一些实施例中，跨区50N和区50P形成单个伪栅极层62和单个掩模层64。需注意，仅出于说明的目的，伪介电层60被示出为仅覆盖鳍52。在一些实施例中，可沉积伪介电层60，使得伪介电层60覆盖STI区56，从而在伪栅极层62和STI区56之间延伸。
图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图13C、图13D、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图20A、图20B和图20C示出了根据一些实施例的FinFET器件的制造中的各种附加步骤。图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图13C、图13D、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图20A、图20B和图20C示出了区50N和区50P中的任一个中的部件。例如，图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图13C、图13D、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图20A、图20B和20C所示的结构可适用于区50N和区50P两者。在每个附图的正文中描述了区50N和区50P的结构上的差异(如果有的话)。
在图8A和图8B中，可使用可接受的光刻技术和蚀刻技术将掩模层64(参见图7)图案化以形成掩模74。在一些实施例中，蚀刻技术可包括一种或多种各向异性蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、其组合等。在一些实施例中，图案化工艺包括利用蚀刻剂混合物执行的干法蚀刻工艺，该蚀刻剂混合物包含含Br气体、含Cl气体、含N气体、含F气体、含O气体、其组合等。在一些实施例中，可改变蚀刻剂混合物的含量以增加掩模层64的蚀刻速率与伪栅极层62的蚀刻速率的比率。在一些实施例中，执行干法蚀刻工艺约50秒至约240秒之间的时间。
在图9A和图9B中，掩模74的图案被转印到伪栅极层62(参见图8A和图8B)以形成伪栅极72。在一些实施例中(未示出)，也可通过可接受的蚀刻技术将掩模74的图案转印到伪介电层60。可接受的蚀刻技术可包括一种或多种各向异性蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)、其组合等。蚀刻工艺可以是各向异性的。在一些实施例中，图案化工艺包括利用蚀刻剂混合物执行的干法蚀刻工艺，该蚀刻剂混合物包含含Br气体、含Cl气体、含N气体、含F气体、含O气体、其组合等。在一些实施例中，执行干法蚀刻工艺约400秒至约1200秒之间的时间。在一些实施例中，用于蚀刻伪栅极层62的蚀刻剂混合物的含量不同于用于蚀刻掩模层64的蚀刻剂混合物的含量(参见图7)。
在一些实施例中，伪栅极72覆盖鳍52的相应沟道区58。掩模74的图案可用于将伪栅极72中的每一个与相邻伪栅极物理地分开。伪栅极72还可具有基本上垂直于相应鳍52的纵长方向的纵长方向。伪栅极72中的每一个均包括在相应鳍52的顶面上方的上部72A和在相应鳍52的顶面下方且在隔离区56的顶面上方的下部72B。伪栅极72的下部72B在图9B中由虚线示出，因为下部72B在示出的截面中不可见。在一些实施例中，上部72A的宽度与下部72B的宽度基本上相同。在一些实施例中，伪栅极72可具有一个或多个平坦侧壁。
在一些实施例中，用于形成伪栅极72的蚀刻工艺可在鳍52和相应伪栅极72之间的界面处形成一个或多个基脚部分75。在示出的实施例中，作为示例，在鳍52和伪栅极72之间的界面中的一个示出单个基脚部分75。在其他实施例中，也可在鳍52和伪栅极72之间的其他界面处形成基脚部分。基脚部分75在图9A和图9B中由虚线示出，因为基脚部分75在示出的截面中不可见。在一些实施例中，基脚部分75的第一部分沿着鳍52的侧壁延伸，如图9A所示，并且基脚部分75的第二部分沿着伪栅极72的下部72B的侧壁延伸，如图9B所示。
在图10A和图10B中，伪栅极72被再成型。图10C示出了图10B的区73的详细视图。在一些实施例中，再成型工艺包括使用由包含氯气(Cl2)的气体混合物生成的等离子体执行的等离子体蚀刻工艺。在一些实施例中，除氯气(Cl2)之外，气体混合物还可包含另外的气体，诸如O2、H2、Ar、F2、Br2、N2、Xe、Kr、其组合等。在一些实施例中，在介于约30℃和约150℃之间的温度下执行等离子体蚀刻工艺。在一些实施例中，在介于约10-8atm和约10-3atm之间的压力下执行等离子体蚀刻工艺。在一些实施例中，等离子体蚀刻工艺执行介于约20秒和约100秒之间的时间。
参考图10C，在一些实施例中，再成型工艺改变伪栅极72的轮廓，并且移除基脚部分75(参见图9A和图9B)(如果存在的话)。在执行再成型工艺之后，伪栅极72的上部72A具有倾斜侧壁。伪栅极72的上部72A的侧壁可以是基本上平坦的。在一些实施例中，伪栅极72的上部72A具有介于约50nm和约120nm之间的高度H1。在一些实施例中，伪栅极72的上部72A的最顶部具有宽度W1，伪栅极72的上部72A的中间部分在伪栅极72的上部72A的一半高度处具有宽度W2，并且伪栅极72的上部72A的最底部具有宽度W3。在一些实施例中，宽度W1大于或等于宽度W2。在一些实施例中，宽度W1大于或等于宽度W3。在一些实施例中，宽度W2大于或等于宽度W3。在一些实施例中，宽度W1大于或等于宽度W2，并且宽度W2大于或等于宽度W3。在一些实施例中，宽度W1介于约20nm和约35nm之间。在一些实施例中，宽度W2介于约20nm和约35nm之间。在一些实施例中，宽度W3介于约20nm和约35nm之间。
在一些实施例中，在执行再成型工艺之后，伪栅极72的下部72B具有弯曲侧壁。在一些实施例中，伪栅极72的下部72B具有凹侧壁。在一些实施例中，伪栅极72的下部72B具有介于约20nm和约40nm之间的高度H2。在一些实施例中，伪栅极72的下部72B的最顶部具有宽度W4，伪栅极72的下部72B的中间部分在伪栅极72的下部72B的一半高度处具有宽度W5，并且伪栅极72的下部72B的最底部具有宽度W6。在一些实施例中，宽度W3大于或等于宽度W4。在一些实施例中，宽度W4大于宽度W5。在一些实施例中，宽度W4大于或等于宽度W6。在一些实施例中，宽度W5小于宽度W6。在一些实施例中，宽度W4大于宽度W5，宽度W4大于或等于宽度W6，并且宽度W5小于宽度W6。在一些实施例中，宽度W4介于约10nm和约29nm之间。在一些实施例中，宽度W5介于约10nm和约29nm之间。在一些实施例中，宽度W6介于约10nm和约29nm之间。
在图11A和图11B中，在一些实施例中，伪栅极72被进一步再成型。图11C示出了图11B的区76的详细视图。在一些实施例中，在形成图10A、图10B和图10C的结构之后，进一步继续进行以上参考图10A、图10B和图10C描述的再成型工艺以使伪栅极72进一步再成型。在一些实施例中，当再成型工艺包括以上参考图10A、图10B和图10C描述的等离子体蚀刻工艺时，等离子体蚀刻工艺执行介于约20秒和约100秒之间的总时间。
参考图11C，在一些实施例中，在执行再成型工艺之后，伪栅极72的上部72A具有倾斜侧壁。伪栅极72的上部72A的侧壁可以是基本上平坦的。在一些实施例中，伪栅极72的上部72A的最顶部具有宽度W7，伪栅极72的上部72A的中间部分在伪栅极72的上部72A的一半高度处具有宽度W8，并且伪栅极72的上部72A的最底部具有宽度W9。在一些实施例中，宽度W7大于或等于宽度W8。在一些实施例中，宽度W7大于或等于宽度W9。在一些实施例中，宽度W8大于或等于宽度W9。在一些实施例中，宽度W7大于或等于宽度W8，并且宽度W8大于或等于宽度W9。在一些实施例中，宽度W7介于约28nm和约35nm之间。在一些实施例中，宽度W8介于约25nm和约30nm之间。在一些实施例中，宽度W9介于约20nm和28nm之间。
在一些实施例中，在执行再成型工艺之后，伪栅极72的下部72B具有倾斜侧壁。伪栅极72的下部72B的侧壁可以是基本上平坦的。在一些实施例中，伪栅极72的下部72B的最顶部具有宽度W10，伪栅极72的下部72B的中间部分在伪栅极72的下部72B的一半高度处具有宽度W11，并且伪栅极72的下部72B的最底部具有宽度W12。在一些实施例中，宽度W9大于或等于宽度W10。在一些实施例中，宽度W10大于或等于宽度W11。在一些实施例中，宽度W10大于或等于宽度W12。在一些实施例中，宽度W11大于或等于宽度W12。在一些实施例中，宽度W10大于或等于宽度W11，并且宽度W11大于或等于宽度W12。在一些实施例中，宽度W10介于约20nm和约28nm之间。在一些实施例中，宽度W11介于约15nm和约23nm之间。在一些实施例中，宽度W12介于约10nm和18nm之间。
在图12A和图12B中，在形成图11A、图11B和图11C的结构之后，可在伪栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件80。进行热氧化或沉积，之后进行各向异性蚀刻，可形成栅极密封间隔件80。栅极密封间隔件80可包含氧化硅、氮化硅、SiCN、SiOC、SiOCN、其组合等。在形成栅极密封间隔件80之后，可执行针对轻掺杂的源极/漏极(LDD)区(未明确示出)的注入。在具有不同器件类型的实施例中，与以上在图6中讨论的注入类似，可在区50N上方形成掩模(诸如光刻胶)，同时暴露区50P，并且可将适当类型(例如，p型)的杂质注入到区50P中的暴露的鳍52中。然后可移除掩模。随后，可在区50P上方形成掩模(诸如光刻胶)，同时暴露区50N，并且可将适当类型(例如，n型)的杂质注入到区50N中的暴露的鳍52中。然后可移除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区可具有介于约1012cm-2至约1016cm-2的范围内的杂质浓度。在一些实施例中，可以约1keV至约10keV的注入能量来注入合适的杂质。可使用退火来激活注入的杂质。
进一步在图12A和图12B中，在栅极密封间隔件80上沿着伪栅极72和掩模74的侧壁形成栅极间隔件86。可通过共形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可包括氧化硅、氮化硅、SiCN、SiOC、SiOCN、其组合等。在一些实施例中，栅极间隔件86可包括多个层(未示出)，使得这些层包含不同的材料。
需注意，以上公开内容总体上描述了形成间隔件和LDD区的工艺。可使用其他工艺和序列。例如，可利用更少或额外的间隔件，可利用不同的步骤序列(例如，在形成栅极间隔件86之前可不蚀刻栅极密封间隔件80，从而产生“L形”栅极密封间隔件，可形成并移除间隔件等)。此外，可使用不同的结构和步骤来形成n型器件和p型器件。例如，可在形成栅极密封间隔件80之前形成用于n型器件的LDD区，而可在形成栅极密封间隔件80之后形成用于p型器件的LDD区。
在图13A和图13B中，在鳍52中形成外延源极/漏极区82以在相应的沟道区58中施加应力，从而改善器件性能。外延源极/漏极区82在鳍52中形成为使得每个伪栅极72都设置在外延源极/漏极区82的相应的相邻对之间。在一些实施例中，外延源极/漏极区82可延伸到鳍52中并且也可穿透鳍。在一些实施例中，栅极间隔件86用于将外延源极/漏极区82与伪栅极72分开适当的横向距离，使得外延源极/漏极区82不会使所得FinFET器件的随后形成的栅极短路。
区50N中的外延源极/漏极区82可通过掩蔽区50P并且蚀刻区50N中的鳍52的源极/漏极区以在鳍52中形成凹槽来形成。然后，在凹槽中外延生长出区50N中的外延源极/漏极区82。外延源极/漏极区82可包含任何可接受的材料，诸如适合于n型FinFET的材料。例如，如果鳍52为硅，则区50N中的外延源极/漏极区82可包含在沟道区58中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP、其组合等。区50N中的外延源极/漏极区82可具有从鳍52的相应表面凸起的表面，并且可具有小平面。
区50P中的外延源极/漏极区82可通过掩蔽区50N并且蚀刻区50P中的鳍52的源极/漏极区以在鳍52中形成凹槽来形成。然后，在凹槽中外延生长出区50P中的外延源极/漏极区82。外延源极/漏极区82可包含任何可接受的材料，诸如适合于p型FinFET的材料。例如，如果鳍52为硅，则区50P中的外延源极/漏极区82可包含在沟道区58中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn、其组合等。区50P中的外延源极/漏极区82还可具有从鳍52的相应表面凸起的表面，并且可具有小平面。
外延源极/漏极区82和/或鳍52可注入有掺杂物以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂的源极/漏极区，之后进行退火的工艺。源极/漏极区82可具有介于约1019cm-3和约1021cm-3之间的杂质浓度。源极/漏极区82的n型杂质和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区82可在生长期间被原位掺杂。
由于用于在区50N和区50P中形成外延源极/漏极区82的外延工艺，外延源极/漏极区的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面导致同一FinFET的相邻外延源极/漏极区82合并，如图13C所示。在其他实施例中，在外延工艺完成后，相邻外延源极/漏极区82保持分开，如图13D所示。在图13C和图13D所示的实施例中，形成覆盖鳍52的侧壁的部分的栅极间隔件86，这些栅极间隔件在STI区56上方延伸，从而阻止了外延生长。在一些其他实施例中，可调整用于形成栅极间隔件86的间隔件蚀刻，以从鳍的侧壁移除间隔件材料，以允许外延生长区延伸到STI区56的表面。
在图14A和图14B中，第一ILD 88沉积在图13A和图13B所示的结构上方。第一ILD88可由介电材料形成，并且可通过任何合适的方法(诸如CVD、等离子体增强CVD(PECVD)、FCVD、其组合等)来沉积。介电材料可包括硅酸磷玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。也可使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87设置在第一ILD 88与外延源极/漏极区82、掩模74和栅极间隔件86之间。CESL 87可包含介电材料，诸如氮化硅、氧化硅、氮氧化硅、其组合等，其蚀刻速率与上覆第一ILD 88的材料的蚀刻速率不同。
在图15A和图15B中，可执行诸如CMP工艺的平坦化工艺，以使第一ILD 88的顶面与伪栅极72或掩模74的顶面齐平(参见图14A和图14B)。平坦化工艺还可移除伪栅极72上的掩模74，以及栅极密封间隔件80和栅极间隔件86的沿着掩模74的侧壁的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔件80、栅极间隔件86和第一ILD 88的顶面彼此齐平。因此，伪栅极72的顶面通过第一ILD 88暴露。在一些实施例中，掩模74可保留，在这种情况下，平坦化工艺使第一ILD 88的顶面与掩模74的顶面齐平。
在图16A和图16B中，伪栅极72和掩模74(如果存在的话)在蚀刻步骤中被移除，以便形成开口90。伪介电层60的在开口90中的部分也可被移除。在一些实施例中，仅伪栅极72被移除，而伪介电层60保留并通过开口90暴露。在一些实施例中，开口90的部分(在图16B中由虚线示出)在鳍52的顶面下方延伸。在一些实施例中，伪介电层60被从管芯的第一区(例如，芯逻辑区)中的开口90移除，并且保留在管芯的第二区(例如，输入/输出区)中的开口90中。在一些实施例中，伪栅极72被通过各向异性干法蚀刻工艺移除。例如，蚀刻工艺可包括使用了反应气体的干法蚀刻工艺，这些反应气体选择性地蚀刻伪栅极72而不蚀刻第一ILD88或栅极间隔件86。每个开口90均暴露相应鳍52的沟道区58。每个沟道区58均设置在外延源极/漏极区82的相邻对之间。在移除期间，当蚀刻伪栅极72时，伪介电层60可用作蚀刻停止层。然后可在移除伪栅极72之后任选地移除伪介电层60。
如下面更详细描述的，在开口90中形成替换栅极。由于开口90是通过移除相应伪栅极72而形成的，因此开口90可具有与伪栅极72相似的轮廓。在一些实施例中，开口90的此类轮廓改善了开口90的间隙填充特性，诸如在开口90中形成替换栅极时，各种材料的间隙填充率。此外，通过使用以上参考图10A、图10B和图10C和/或图11A、图11B和图11C描述的再成型工艺来移除伪栅极72的基脚部分75(参见图9A和图9B)，形成替换栅极，这些替换栅极不具有代替基脚部分75而形成的部分。因此，避免了在替换栅极与随后形成的相邻源极/漏极接触件之间发生短路。
在图17A和图17B中，形成用于替换栅极的栅极介电层92和栅极电极94。图17C示出了图17B的区89的详细视图。栅极介电层92共形地沉积在开口90中，诸如沉积在鳍52的顶面和侧壁上以及沉积在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极介电层92也可形成在第一ILD 88的顶面上。根据一些实施例，栅极介电层92包含氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层92包含高k介电材料，并且在这些实施例中，栅极介电层92可具有大于约7.0的k值，并且可包含铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐及其组合。栅极介电层92的形成方法可包括分子束沉积(MBD)、ALD、PECVD、其组合等。在其中伪介电层60的部分保留在开口90中的实施例中，栅极介电层92包含伪栅极介电层60的材料(例如，氧化硅)。
栅极电极94沉积在栅极介电层92上方，并填充开口90的其余部分。尽管在图17B中示出了单层栅极电极94，但栅极电极94可包括任何数量的衬垫层94A、任何数量的功函数调控层94B和导电填充层94C，如图17C所示。衬垫层94A可包含TiN、TiO、TaN、TaC、其组合、其多层等，并且可使用PVD、CVD、ALD、其组合等来形成。在区50N中，功函数调控层94B可包含Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其组合、其多层等，并且可使用PVD、CVD、ALD、其组合等来形成。在区50P中，功函数调控层94B可包含TiN、WN、TaN、Ru、Co、其组合、其多层等，并且可使用PVD、CVD、ALD、其组合等来形成。在一些实施例中，导电填充层94C可包含Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其合金、其组合、其多层等，并且可使用PVD、CVD、ALD、电镀、其组合等来形成。
在填充开口90之后，可执行诸如CMP的平坦化工艺以移除栅极介电层92和栅极电极94的多余部分，这些多余部分在ILD 88的顶面上方。栅极电极94和栅极介电层92的其余部分因此形成所得FinFET的替换栅极。栅极电极94和栅极介电层92可被统称为“栅极堆叠件”。如图17B和图17C中的虚线所示，栅极堆叠件可沿着鳍52的沟道区58的侧壁延伸。在一些实施例中，栅极堆叠件92/94(包括栅极介电层92和对应的上覆栅极电极94)可具有与图11A、图11B和图11C所示的伪栅极72相似的轮廓，并且在这里不再重复描述。
区50N和区50P中的栅极介电层92的形成可同时发生，使得每个区中的栅极介电层92都由相同的材料形成。在其他实施例中，每个区中的栅极介电层92都可通过不同的工艺来形成，使得不同区中的栅极介电层92可由不同的材料形成。区50N和区50P中的导电填充层94C的形成可同时发生，使得每个区中的导电填充层94C都由相同的材料形成。在其他实施例中，每个区中的导电填充层94C都可通过不同的工艺形成，使得不同区中的导电填充层94C可由不同的材料形成。当使用不同的工艺时，可使用各种掩蔽步骤来掩蔽和暴露适当的区。
在图18A和图18B中，在执行平坦化工艺之后，第二ILD 108沉积在第一ILD 88和栅极堆叠件92/94(包括栅极介电层92和对应的上覆栅极电极94)上方。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG、其组合等的介电材料形成，并且可通过诸如CVD、PECVD、其组合等的任何合适的方法来沉积。在一些实施例中，第一ILD 88和第二ILD 108包含相同的材料。在其他实施例中，第一ILD 88和第二ILD 108包含不同的材料。
在一些实施例中，在形成第二ILD 108之前，栅极堆叠件92/94凹入，使得在栅极堆叠件92/94的正上方以及在栅极间隔件86的相对部分之间形成凹槽。将栅极掩模96(包括诸如氮化硅、氮氧化硅、其组合等的介电材料的一个或多个层)填充在凹槽中，之后进行平坦化工艺，以移除在第一ILD 88上方延伸的介电材料的多余部分。随后形成的栅极接触件110(参见图19A和图19B)穿透相应的栅极掩模96，以接触相应的凹入栅极电极94的顶面。
在图19A和图19B中，根据一些实施例，穿过第二ILD 108和第一ILD 88形成栅极接触件110和源极/漏极接触件112。穿过第一ILD 88和第二ILD 108形成用于源极/漏极接触件112的开口，并且穿过第二ILD 108和栅极掩模96形成用于栅极接触件110的开口。这些开口可使用可接受的光刻技术和蚀刻技术来形成。在形成用于源极/漏极接触件112的开口之后，穿过用于源极/漏极接触件112的开口形成硅化物层114。在一些实施例中，金属材料沉积在用于源极/漏极接触件112的开口中。金属材料可包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其组合等，并且可使用PVD、溅射、其组合等来形成。随后，执行退火工艺以形成硅化物层114。在其中外延源极/漏极区82包含硅的一些实施例中，退火工艺导致金属材料与硅反应，以在金属材料与外延源极/漏极区82之间的界面处形成金属材料的硅化物。在形成硅化物层114之后，使用合适的移除工艺来移除金属材料的未反应部分。
随后，在用于源极/漏极接触件112的开口中和用于栅极接触件110的开口中形成诸如扩散势垒层、粘附层等的衬垫以及导电材料。该衬垫可包含钛、氮化钛、钽、氮化钽、其组合等。该导电材料可包括铜、铜合金、银、金、钨、钴、铝、镍、其组合等。可执行诸如CMP工艺的平坦化工艺以从第二ILD 108的表面移除多余的材料。衬垫的其余部分以及导电材料在开口中形成源极/漏极接触件112和栅极接触件110。源极/漏极接触件112物理和电耦合到相应的外延源极/漏极区82，并且栅极接触件110物理和电耦合到相应的栅极电极94。源极/漏极接触件112和栅极接触件110可以不同的工艺形成，或者可以相同的工艺形成。尽管示出为以相同的截面形成，但应当理解，源极/漏极接触件112和栅极接触件110中的每一个都可以不同的截面形成，这可避免接触件发生短路。
进一步参考图19A、图19B和图19C，通过在图11A、图11B和图11C所示的结构上执行以上参考图12A、图12B、图13A、图13B、图13C、图13D、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A和图19B所描述的工艺步骤来形成示出的结构。在其他实施例中，可在图10A、图10B和图10C所示的结构上执行以上参考图12A、图12B、图13A、图13B、图13C、图13D、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A和图19B所述的工艺步骤以形成图20A、图20B和图20C所示的结构，其中图20C示出了图20B的区116的详细视图。图20A、图20B和图20C所示的结构类似于图19A、图19B和图19C所示的结构，其中相似的部件用相似的参考标号标记，并且在这里不再重复对这些相似部件的描述。在一些实施例中，栅极堆叠件92/94(包括栅极介电层92和对应的上覆栅极电极94)可具有与图10A、图10B和图10C所示的伪栅极72相似的轮廓，并且在这里不再重复描述。
图21是示出根据一些实施例的形成栅极结构的方法2100的流程图。方法2100从步骤2101开始，在该步骤中，形成从衬底(诸如图3所示的衬底50)延伸的鳍(诸如图3所示的鳍52)，如以上参考图3所述。在步骤2103中，在鳍上方形成牺牲栅极电极层(诸如图7所示的牺牲栅极层62)，如以上参考图7所述。在步骤2105中，在牺牲栅极电极层上执行第一蚀刻工艺以形成牺牲栅极电极(诸如图9A和图9B所示的伪栅极72)，如以上参考图9A和图9B所述。在步骤2107中，在牺牲栅极电极上执行第二蚀刻工艺以使牺牲栅极电极再成型，如以上参考图10A、图10B和图10C和/或图11A、图11B和图11C所述。在步骤2109中，移除牺牲栅极电极以形成开口(诸如图16A和图16B所示的开口90)，如以上参考图16A和图16B所述。在步骤2111中，在开口中形成替换栅极堆叠件(诸如图17A、图17B和图17C所示的包括栅极介电层92和栅极电极94的栅极堆叠件)，如以上参考图17A、图17B、图17C所述。
在一个实施例中，一种方法包括形成从衬底延伸的鳍。沿着该鳍的侧壁和顶面形成牺牲栅极电极层。在该牺牲栅极电极层上执行图案化工艺以形成牺牲栅极电极。在该牺牲栅极电极上执行再成型工艺以形成再成型的牺牲栅极电极。该再成型的牺牲栅极电极包括沿着鳍的顶面的第一部分和沿着鳍的侧壁的第二部分。该第一部分的宽度随着第一部分从第一部分的顶面朝向鳍的顶面延伸而减小。该第二部分的宽度随着第二部分从鳍的顶面朝向衬底延伸而减小。在一个实施例中，在牺牲栅极电极层上执行图案化工艺包括在牺牲栅极电极层上执行第一蚀刻工艺，在牺牲栅极电极上执行再成型工艺包括在牺牲栅极电极上执行第二蚀刻工艺，并且第二蚀刻工艺不同于第一蚀刻工艺。在一个实施例中，第二蚀刻工艺包括等离子体蚀刻工艺。在一个实施例中，再成型的牺牲栅极电极的第一部分具有倾斜侧壁。在一个实施例中，再成型的牺牲栅极电极的第二部分具有倾斜侧壁。在一个实施例中，再成型的牺牲栅极电极的第二部分具有弯曲侧壁。在一个实施例中，弯曲侧壁为凹侧壁。在一个实施例中，该方法还包括：移除再成型的牺牲栅极电极以形成开口；以及在开口中形成替换栅极堆叠件。
在另一实施例中，一种方法包括形成形成衬底延伸的鳍。在衬底上方并且邻近鳍形成隔离区。鳍在隔离区的顶面上方延伸。沿着鳍的侧壁和顶面以及沿着隔离区的顶面沉积牺牲栅极电极层。在牺牲栅极电极层上执行第一蚀刻工艺以形成牺牲栅极电极。在牺牲栅极电极上执行第二蚀刻工艺以形成再成型的牺牲栅极电极。第二蚀刻工艺不同于第一蚀刻工艺。该再成型的牺牲栅极电极包括沿着鳍的顶面的第一部分和沿着鳍的侧壁的第二部分。第一部分的在第一部分的顶面处的第一宽度大于第一部分的在鳍的顶面处的第二宽度。第二部分的在鳍的顶面处的第三宽度大于第二部分的在隔离区的顶面处的第四宽度。在一个实施例中，第二蚀刻工艺为等离子体蚀刻工艺。在一个实施例中，第二宽度大于第三宽度。在一个实施例中，第二宽度等于第三宽度。在一个实施例中，该方法还包括：蚀刻再成型的牺牲栅极电极以形成开口；以及在开口中沉积导电材料以形成替换栅极堆叠件。在一个实施例中，再成型的牺牲栅极电极的第一部分具有第一倾斜侧壁，并且再成型的牺牲栅极电极的第二部分具有第二倾斜侧壁。在一个实施例中，再成型的牺牲栅极电极的第一部分具有倾斜侧壁，并且再成型的牺牲栅极电极的第二部分具有弯曲侧壁。
在又一个实施例中，一种半导体器件包括从衬底延伸的鳍以及沿着鳍的侧壁和顶面的栅极堆叠件。该栅极堆叠件包括沿着鳍的顶面的第一部分和沿着鳍的侧壁的第二部分。该第一部分的宽度随着第一部分从第一部分的顶面朝向鳍的顶面延伸而减小。该第二部分的宽度随着第二部分从鳍的顶面朝向衬底延伸而减小。在一个实施例中，栅极堆叠件的第一部分具有倾斜侧壁。在一个实施例中，栅极堆叠件的第二部分具有倾斜侧壁。在一个实施例中，栅极堆叠件的第二部分具有弯曲侧壁。在一个实施例中，弯曲侧壁为凹侧壁。
在一些实施例中，一种方法，包括：形成从衬底延伸的鳍；沿着所述鳍的侧壁和顶面形成牺牲栅极电极层；在所述牺牲栅极电极层上执行图案化工艺以形成牺牲栅极电极；以及在所述牺牲栅极电极上执行再成型工艺以形成再成型的牺牲栅极电极，其中，所述再成型的牺牲栅极电极包括：第一部分，沿着所述鳍的所述顶面，其中，所述第一部分的宽度随着所述第一部分从所述第一部分的顶面朝向所述鳍的所述顶面延伸而减小；以及第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分的宽度随着所述第二部分从所述鳍的所述顶面朝向所述衬底延伸而减小。在一些实施例中，在所述牺牲栅极电极层上执行所述图案化工艺包括在所述牺牲栅极电极层上执行第一蚀刻工艺，其中，在所述牺牲栅极电极上执行所述再成型工艺包括在所述牺牲栅极电极上执行第二蚀刻工艺，并且其中，所述第二蚀刻工艺不同于所述第一蚀刻工艺。在一些实施例中，第二蚀刻工艺包括等离子体蚀刻工艺。在一些实施例中，再成型的牺牲栅极电极的所述第一部分具有倾斜侧壁。在一些实施例中，再成型的牺牲栅极电极的所述第二部分具有倾斜侧壁。在一些实施例中，再成型的牺牲栅极电极的所述第二部分具有弯曲侧壁。在一些实施例中，弯曲侧壁为凹侧壁。在一些实施例中，还包括：移除所述再成型的牺牲栅极电极以形成开口；以及在所述开口中形成替换栅极堆叠件。
在一些实施例中，一种方法，包括：形成从衬底延伸的鳍；在所述衬底上方并且邻近所述鳍形成隔离区，其中，所述鳍在所述隔离区的顶面上方延伸；沿着所述鳍的侧壁和顶面以及沿着所述隔离区的顶面沉积牺牲栅极电极层；在所述牺牲栅极电极层上执行第一蚀刻工艺以形成牺牲栅极电极；以及在所述牺牲栅极电极上进行第二蚀刻工艺以形成再成型的牺牲栅极电极，其中，所述第二蚀刻工艺不同于所述第一蚀刻工艺，并且其中，所述再成型的牺牲栅极电极包括：第一部分，沿着所述鳍的所述顶面，其中，所述第一部分在所述第一部分的顶面处的第一宽度大于所述第一部分在所述鳍的所述顶面处的第二宽度；以及第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分在所述鳍的所述顶面处的第三宽度大于所述第二部分在所述隔离区的所述顶面处的第四宽度。在一些实施例中，第二蚀刻工艺为等离子体蚀刻工艺。在一些实施例中，第二宽度大于所述第三宽度。在一些实施例中，第二宽度等于所述第三宽度。在一些实施例中，还包括：蚀刻所述再成型的牺牲栅极电极以形成开口；以及在所述开口中沉积导电材料以形成替换栅极堆叠件。在一些实施例中，再成型的牺牲栅极电极的所述第一部分具有第一倾斜侧壁，并且其中，所述再成型的牺牲栅极电极的所述第二部分具有第二倾斜侧壁。在一些实施例中，再成型的牺牲栅极电极的所述第一部分具有倾斜侧壁，并且其中，所述再成型的牺牲栅极电极的所述第二部分具有弯曲侧壁。
在一些实施例中，一种半导体器件，包括：鳍，从衬底延伸；以及栅极堆叠件，沿着所述鳍的侧壁和顶面，其中，所述栅极堆叠件包括：第一部分，沿着所述鳍的所述顶面，其中，所述第一部分的宽度随着所述第一部分从所述第一部分的顶面朝向所述鳍的所述顶面延伸而减小；以及第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分的宽度随着所述第二部分从所述鳍的所述顶面朝向所述衬底延伸而减小。在一些实施例中，栅极堆叠件的所述第一部分具有倾斜侧壁。在一些实施例中，栅极堆叠件的所述第二部分具有倾斜侧壁。在一些实施例中，栅极堆叠件的所述第二部分具有弯曲侧壁。在一些实施例中，弯曲侧壁为凹侧壁。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成从衬底延伸的鳍；
沿着所述鳍的侧壁和顶面形成牺牲栅极电极层；
在所述牺牲栅极电极层上执行图案化工艺以形成牺牲栅极电极；以及
在所述牺牲栅极电极上执行再成型工艺以形成再成型的牺牲栅极电极，其中，所述再成型的牺牲栅极电极包括：
第一部分，沿着所述鳍的所述顶面，其中，所述第一部分的宽度随着所述第一部分从所述第一部分的顶面朝向所述鳍的所述顶面延伸而减小；以及
第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分的宽度随着所述第二部分从所述鳍的所述顶面朝向所述衬底延伸而减小。
2.根据权利要求1所述的方法，其中，在所述牺牲栅极电极层上执行所述图案化工艺包括在所述牺牲栅极电极层上执行第一蚀刻工艺，其中，在所述牺牲栅极电极上执行所述再成型工艺包括在所述牺牲栅极电极上执行第二蚀刻工艺，并且其中，所述第二蚀刻工艺不同于所述第一蚀刻工艺。
3.根据权利要求2所述的方法，其中，所述第二蚀刻工艺包括等离子体蚀刻工艺。
4.根据权利要求1所述的方法，其中，所述再成型的牺牲栅极电极的所述第一部分具有倾斜侧壁。
5.根据权利要求1所述的方法，其中，所述再成型的牺牲栅极电极的所述第二部分具有倾斜侧壁。
6.根据权利要求1所述的方法，其中，所述再成型的牺牲栅极电极的所述第二部分具有弯曲侧壁。
7.根据权利要求6所述的方法，其中，所述弯曲侧壁为凹侧壁。
8.根据权利要求1所述的方法，还包括：
移除所述再成型的牺牲栅极电极以形成开口；以及
在所述开口中形成替换栅极堆叠件。
9.一种形成半导体器件的方法，包括：
形成从衬底延伸的鳍；
在所述衬底上方并且邻近所述鳍形成隔离区，其中，所述鳍在所述隔离区的顶面上方延伸；
沿着所述鳍的侧壁和顶面以及沿着所述隔离区的顶面沉积牺牲栅极电极层；
在所述牺牲栅极电极层上执行第一蚀刻工艺以形成牺牲栅极电极；以及
在所述牺牲栅极电极上进行第二蚀刻工艺以形成再成型的牺牲栅极电极，其中，所述第二蚀刻工艺不同于所述第一蚀刻工艺，并且其中，所述再成型的牺牲栅极电极包括：
第一部分，沿着所述鳍的所述顶面，其中，所述第一部分在所述第一部分的顶面处的第一宽度大于所述第一部分在所述鳍的所述顶面处的第二宽度；以及
第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分在所述鳍的所述顶面处的第三宽度大于所述第二部分在所述隔离区的所述顶面处的第四宽度。
10.一种半导体器件，包括：
鳍，从衬底延伸；以及
栅极堆叠件，沿着所述鳍的侧壁和顶面，其中，所述栅极堆叠件包括：
第一部分，沿着所述鳍的所述顶面，其中，所述第一部分的宽度随着所述第一部分从所述第一部分的顶面朝向所述鳍的所述顶面延伸而减小；以及
第二部分，沿着所述鳍的所述侧壁，其中，所述第二部分的宽度随着所述第二部分从所述鳍的所述顶面朝向所述衬底延伸而减小。
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