CN110610859A - 用于形成鳍式场效应晶体管的方法以及半导体器件 - Google Patents

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Abstract

本公开涉及用于形成鳍式场效应晶体管的方法以及半导体器件。一种方法包括：在半导体区域上方形成虚设栅极电极层，在虚设栅极电极层上方形成掩模条带，以及使用掩模条带作为第一刻蚀掩模来执行第一刻蚀工艺以图案化虚设栅极电极层的较上部分。虚设栅极电极层的较上部分的剩余部分形成虚设栅极电极的较上部。该方法还包括在虚设栅极电极的较上部的侧壁上形成保护层，并在虚设栅极电极层的较下部分上执行第二刻蚀工艺以形成虚设栅极电极的较下部，并且保护层和掩模条带被组合用作第二刻蚀掩模。用替换栅极堆叠替换虚设栅极电极和下面的虚设栅极电介质。

Description

用于形成鳍式场效应晶体管的方法以及半导体器件
技术领域
本公开一般地涉及用于形成鳍式场效应晶体管的方法以及半导体器件。
背景技术
集成电路(IC)材料和设计的技术进步已经产生了几代IC，其中，每代具有比前几代更小和更复杂的电路。在IC演变过程中，功能密度(例如，每芯片面积的互连器件的数目)通常增加，而几何尺寸减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。
这种缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，已经引入了鳍式场效应晶体管(FinFET)来代替平面晶体管。正在开发FinFET的结构和制造FinFET的方法。
FinFET的形成通常包括形成虚设栅极堆叠，并且利用替换栅极堆叠来替换虚设栅极堆叠。
发明内容
本公开的实施例提供了一种用于形成鳍式场效应晶体管的方法，包括：在半导体区域上方形成虚设栅极电极层；在所述虚设栅极电极层上方形成掩模条带；使用所述掩模条带作为第一刻蚀掩模来执行第一刻蚀工艺以图案化所述虚设栅极电极层的较上部分，其中所述虚设栅极电极层的较上部分的剩余部分形成虚设栅极电极的较上部；在所述虚设栅极电极的较上部的侧壁上形成保护层；在所述虚设栅极电极层的较下部分上执行第二刻蚀工艺以形成所述虚设栅极电极的较下部，其中所述保护层和所述掩模条带被组合用作第二刻蚀掩模；以及用替换栅极堆叠替换所述虚设栅极电极和下面的虚设栅极电介质。
本公开的实施例还提供了一种用于形成鳍式场效应晶体管的方法，包括：形成延伸到半导体衬底中的隔离区域；形成突出高于所述隔离区域的半导体鳍；在所述半导体鳍上形成虚设栅极电介质；在所述虚设栅极电介质上方形成虚设栅极电极层；在所述虚设栅极电极层的较上部分上执行第一刻蚀工艺，其中，所述第一刻蚀工艺在所述虚设栅极电极层的较下部分的顶表面处于所述虚设栅极电极层的顶表面和底表面之间的中间水平处时停止；沉积保护层；移除所述保护层的水平部分，并且所述保护层的垂直部分环绕所述虚设栅极电极层的剩余的较上部分；以及执行第二刻蚀工艺以刻蚀所述虚设栅极电极层的较下部分，其中所述保护层在所述第二刻蚀工艺期间保护所述虚设栅极电极层的剩余的较上部分。
本公开的实施例还提供了一种半导体器件，包括：半导体鳍；所述半导体鳍的顶表面和侧壁上的栅极堆叠；栅极间隔件，包括在所述栅极堆叠的相对侧上的部分；所述栅极间隔件和所述栅极堆叠之间的保护层，其中，所述保护层的底表面高于所述栅极间隔件的底表面；以及所述栅极堆叠的相对侧上的源极区域和漏极区域。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1至图12A、12B和12C是根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的透视图和/或横截面图。
图13示出了根据一些实施例的栅极堆叠的横截面图。
图14A、14B、14C和14D示出了根据一些实施例的栅极堆叠的一些轮廓。
图15A和15B至图21A、21B和21C是根据一些实施例的FinFET的形成中的中间阶段的透视图和横截面图。
图22A、22B、22C和22D示出了根据一些实施例的栅极堆叠的一些轮廓。
图23示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据本公开的一些实施例提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。讨论了一些实施例的一些变体。在各个视图和实施例中，相同的附图标记用于表示相同的元件。
图1至图12A、12B和12C示出了根据一些实施例的FinFET的形成中的中间阶段的透视图和/或横截面图。图1至图12A、12B和12C中所示的步骤也在图23中所示的过程流程200中被示意性地示出。
图1示出了衬底20的透视图，衬底20可以是晶片的一部分。衬底20可以是半导体衬底，例如，硅衬底、硅碳衬底、III-V化合物半导体衬底、或由其他半导体材料形成的衬底。衬底20可以是块半导体衬底或绝缘体上硅衬底。衬底20可以轻微掺杂有p型或n型杂质。
在半导体衬底20上方形成衬垫氧化物22和硬掩模24。根据本公开的一些实施例，衬垫氧化物22由氧化硅形成，其可以通过氧化半导体衬底20的表面层来形成。硬掩模24可以由氮化硅、氮氧化硅、碳氮化硅等形成。
接下来，如图2所示，硬掩模24和衬垫氧化物22被图案化以形成平行条带。平行条带然后用作刻蚀掩模以刻蚀衬底20，形成延伸到半导体衬底20中的沟槽26。相应的工艺在图23所示的工艺流程中被示出为工艺202。因此，形成半导体条带28。沟槽26延伸到半导体衬底20中，并且具有彼此平行的长度方向。
接下来，填充沟槽26以形成隔离区域30，如图3所示。隔离区域30可选地被称为浅沟槽隔离(STI)区域30。相应的工艺在图23所示的工艺流程中被示出为工艺204。该形成可以包括利用(一个或多个)电介质层来填充沟槽26，例如，使用可流动化学气相沉积(FCVD)，并执行化学机械抛光(CMP)以使得电介质材料的顶表面与硬掩膜24的顶表面或隔离区域30的顶表面齐平。在CMP之后，移除硬掩模24和衬垫氧化物22(图2)。
接下来，参考图4，STI区域30被凹陷以使得所得到的STI区域30的顶表面低于半导体条带28的顶表面。相应的工艺在图23所示的工艺流程中被示出为工艺206。在整个说明书中，半导体条带28的较上部分(较上部分高于STI区域30的顶表面)被称为半导体鳍32，而半导体条带28的低于STI区域30的顶表面的较下部分仍被称为半导体条带28。
在上述实施例的示例中，可以通过任何适当的方法等对鳍进行图案化。例如，可以使用一个或多个光刻工艺来对鳍进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺以其他方式可以获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余的间隔件或心轴来对鳍进行图案化。
图5示出了虚设栅极电介质34的形成。相应的工艺在图23所示的工艺流程中被示出为工艺208。根据本公开的一些实施例，虚设栅极电介质34由诸如氧化硅之类的氧化物形成，并因此替代地被称为虚设氧化物34。虚设氧化物34可以通过沉积或氧化半导体鳍32的表面层来形成。因此，虚设氧化物34可以或可以不在STI区域30的顶表面上延伸。
图6A和6B示出了在虚设栅极电极层36上方形成虚设栅极电极层36和硬掩模38。相应的工艺在图23所示的工艺流程中也被示出为工艺208。图6B示出了6A所示结构的横截面图，其中，该横截面图是从包含图6A中的线6B-6B的垂直平面获得的。整个虚设栅极电极层36可以由包括具有相同百分比的相同元素的均质材料形成。根据本公开的一些实施例，虚设栅极电极层36由非晶硅或多晶硅形成。根据本公开的其他实施例，虚设栅极电极层36由非晶碳、诸如氧化硅之类的氧化物、诸如氮化硅之类的氮化物等形成。形成方法可以是原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、旋涂等。然后执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以使得虚设栅极电极层36的顶表面齐平。
硬掩模38在虚设栅极电极层36上方形成，然后被图案化为硬掩模条带，其跨半导体鳍32上方。可以理解，尽管示出了一个硬掩模条带38，但可以存在彼此平行的多个硬掩模条带38，并且该多个硬掩模条带38在下面的半导体鳍32之上并跨下面的半导体鳍32。硬掩模38可以由氮化硅、氮氧化硅等形成，并且可以是单个层或包括多个层的复合层。
接下来，如图7A和7B所示，执行第一刻蚀工艺以刻蚀虚设栅极电极层36。相应的工艺在图23所示的工艺流程中被示出为工艺210。刻蚀在顶表面36TS和底表面36BS之间的中间水平处停止，它们分别是虚设栅极电极层36的顶表面和底表面。根据本公开的一些实施例，刻蚀在高于半导体鳍32的顶表面32A的水平处停止，如图7A和7B所示。虚设栅极电极层36的较下部分36B保持未被刻蚀。根据本公开的其他实施例，刻蚀在低于半导体鳍32的顶表面32A的水平处(如图16A和16B所示)停止，或者与半导体鳍32的顶表面32A齐平。使用硬掩模38作为刻蚀掩模来执行刻蚀。
使用各向异性刻蚀方法来执行图7A和7B中所示的刻蚀工艺，并且根据一些实施例使用干法刻蚀来执行图7A和7B中所示的刻蚀工艺。所得到的较上栅极电极部分36A具有基本垂直的侧壁。根据其中虚设栅极电极层36由非晶硅或多晶硅形成的一些实施例，刻蚀气体可包括HBr、氯(Cl2)和氟基气体的混合物。氟基气体可包括C2F6、CF4、F2等。还可以将诸如氮气(N2)或氩气之类的的载气添加到刻蚀气体中。接通等离子体，并且施加第一偏置功率。例如，第一偏置功率可以在约200瓦特和约400瓦特之间的范围内。
图7B示出了图7A中所示结构的横截面图，其中，该横截面图是从包含图7A中的线7B-7B的平面获得的。示出了半导体鳍32的顶表面水平32A。还示出了虚线33以示意性地示出可以停止第一刻蚀工艺的可能水平。
参考图8A和8B，形成保护层40。相应的工艺在图23所示的工艺流程中被示出为工艺212。保护层40的材料不同于虚设栅极电极层36、虚设虚设栅极电介质34和STI区域30的材料。根据本公开的一些实施例，保护层40由SiN、SiON、SiCON、SiC、SiOC、SiO2等形成。保护层40的厚度可以在约和约之间的范围内。使用诸如ALD或CVD之类的共形沉积方法形成保护层40。因此，保护层40包括在硬掩模38和较上虚设栅极电极部分36A的侧壁上的侧壁部分。保护层40还包括在硬掩模38的顶表面和较下虚设栅极电极部分36B的顶表面上的水平部分。
图8B示出了图8A中所示结构的透视图，其中，该透视图是从图8A中所示的箭头37所标记的方向获得的。
参考图9A，在保护层40上执行各向异性刻蚀工艺，从而刻蚀保护层40的水平部分并暴露较下虚设栅极电极部分36B的顶表面。相应的工艺在图23所示的工艺流程中被示出为工艺214。接下来，进一步执行第二刻蚀工艺以刻蚀较下虚设栅极电极部分36B。相应的工艺在图23所示的工艺流程中被示出为工艺216。虚设栅极电极层36的剩余部分被称为虚设栅极电极，其在下文中也使用附图标记36来表示。
第二刻蚀工艺是各向异性的，以使得所得到的较下栅极电极部分36B具有基本垂直的侧壁。在第二刻蚀中，由于虚设栅极电介质34和STI区域30被暴露，因此为了防止虚设栅极电介质34和STI区域30被刻蚀，选择刻蚀气体以不攻击虚设栅极电介质34和STI区域30。相应的刻蚀选择性值可以高于约10、20或更高，其中，刻蚀选择性值是虚设栅极电极层36的刻蚀率与虚设栅电介质34和STI区域30的刻蚀率的比率。同样，在第二刻蚀中，保护层40保持为覆盖较上虚设栅极电极部分36A的侧壁的全层。
根据其中虚设栅极电极层36由非晶硅或多晶硅形成的一些实施例，第二刻蚀工艺的刻蚀气体可包括HBr、氯(Cl2)和氧(O2)的混合物。如在较上虚设栅极电极部分36A的第一刻蚀工艺中采用的氟基气体可以从第二刻蚀工艺中排除。替代地，也包括氟基气体，并且其数量比第一刻蚀少。例如，假设较上虚设栅极电极部分36A的刻蚀中的氟基气体的流速是FRU，并且较下虚设栅极电极部分36B的刻蚀中的氟基气体的流速是FRL，则比率FRL/FRU可以小于约0.2或小于约0.1。还可以将诸如氮气(N2)或氩气之类的载气添加到刻蚀气体中。接通等离子体，并且施加第二偏置功率。第二偏置功率可以基本上等于、小于或大于用于刻蚀较上虚设栅极电极部分36A的第一偏置功率。根据本公开的一些实施例，第二偏置功率在约200瓦特和约400瓦特之间的范围内。在第二刻蚀工艺中，较上虚设栅极电极部分36A由保护层40保护，并因此不被刻蚀。
图9B示出了图9A中所示结构的透视图，其中，该透视图是从图9A中所示的箭头37所标记的方向获得的。
图10A和10B示出了修整较下虚设栅极电极部分36B的修整工艺。相应的工艺在图23所示的工艺流程中被示出为工艺218。在修整工艺中，较上虚设栅极电极部分36A由保护层40保护。较下虚设栅极电极部分36B被修整，并因此变窄，并且可能是锥形的。根据其中虚设栅极电极层36由非晶硅或多晶硅形成的一些实施例，用于修整工艺的刻蚀气体可以包括HBr、氯(Cl2)和氧(O2)的混合物。同样，如在第一刻蚀工艺中采用的氟基气体可以从修整工艺中排除，或者与较上虚设栅极电极部分36A的刻蚀相比可以减少数量。例如，假设在修整工艺中氟基气体的流速是FRT，则比率FRT/FRU可以小于约0.2或小于约0.1。还可以将诸如氮气(N2)或氩气之类的载气添加到刻蚀气体中。接通等离子体，并且施加第三偏置功率。第三偏置功率低于用于刻蚀较上虚设栅极电极部分36A的第一偏置功率。根据本公开的一些实施例，第三偏置功率在约50瓦特和约150瓦特之间的范围内。例如，第三功率与第一功率(和第二功率)的比率可以在约0.1和约0.5之间的范围内。在修整工艺中降低偏置功率具有引入一些各向同性效应的效果，以使得较下虚设栅极电极部分36B是锥形的而不是具有基脚(footing)。根据本公开的一些实施例，在第二刻蚀工艺结束时，减小偏置功率以无缝地转换到修整工艺，并且保持其他工艺条件不变。
在修整工艺中，较上虚设栅极电极部分36A受保护层40保护，因此不被修整。因此，较上虚设栅极电极部分36A的侧壁比较下虚设栅极电极部分36B更垂直。换句话说，较下虚设栅极电极部分36B的侧壁比较上虚设栅极电极部分36A的侧壁更斜/倾斜。调整工艺条件(例如，各向同性效应)以调整虚设栅极电极层36的较下部分的倾斜角度。例如，降低偏置功率可以使得较下虚设栅极电极部分36B的侧壁更倾斜。
根据本公开的一些实施例，在修整工艺之后，例如在湿法刻蚀工艺或干法刻蚀工艺中移除保护层40的剩余部分。根据本公开的替代实施例，在修整工艺之后，不移除保护层40的剩余部分，并且在存在保护层40的情况下执行图11A、11B和11C中所示的工艺。
图10B示出了图10A中所示结构的透视图，其中，该透视图是从图10A中所示的箭头37所标记的方向获得的。图10B示出了较下虚设栅极电极部分36B的锥形侧壁。
图11A、11B和11C示出了在形成栅极间隔件、源极/漏极(S/D)区域、接触刻蚀停止层(CESL)和层间电介质(ILD)之后的结构的透视图和横截面图。相应的工艺在图23所示的工艺流程中被示出为工艺220。图11A示出了栅极间隔件42、源极/漏极(S/D)区域44、CESL46和ILD 48的示意图，其中，细节可以在图11B和11C所示的横截面图中可以找到。在后续段落中简要讨论这些组件的形成过程。
首先，形成栅极间隔件42(参见图11B和11C)。在虚设栅极电极36和硬掩模38的侧壁上形成栅极间隔件42(图10A)。根据本公开的一些实施例，通过共形地沉积(一个或多个)电介质层，并然后执行各向异性刻蚀以移除(一个或多个)电介质层的水平部分，留下(一个或多个)电介质垂直部分以形成栅极间隔件42。根据本公开的一些实施例，栅极间隔件42由氮化硅形成，并且可以具有单层结构。根据本公开的替代实施例，栅极间隔件42具有包括多个层的复合结构。例如，栅极间隔件42可以包括氧化硅层以及在氧化硅层上方的氮化硅层。虚设栅极电极36和栅极间隔件42组合覆盖半导体鳍32的一些部分，留下一些其他部分未被覆盖。
然后基于半导体鳍32的暴露部分形成源极/漏极区域44(图11A)。根据本公开的一些实施例，源极/漏极区域44的形成包括利用p型或n型掺杂剂来注入暴露的半导体鳍32以形成p型或n型源极/漏极区域。根据本公开的一些实施例，源极/漏极区域44的形成包括刻蚀半导体鳍32的暴露部分，并且从相应的沟槽重新生长外延半导体区域。根据所得的FinFET是p型FinFET还是n型FinFET，可以利用进行外延来原位掺杂p型或n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、SiGe等。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，源极/漏极区域44由III-V化合物半导体形成，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP，GaP、其组合、或其多个层。在外延区域完全填充沟槽之后，外延区域开始水平扩展，并且可以形成小平面。可以执行注入以将更多p型或n型杂质引入源极/漏极区域44。
接下来，共形地沉积CESL 46(图11B和11C)。然后在CESL 46上形成ILD 48。然后执行平坦化工艺(例如，CMP工艺或机械研磨工艺)以移除ILD 48和CESL 46的多余部分。根据本公开的一些实施例，平坦化工艺移除如图10A所示的硬掩模38，并且暴露虚设栅极电极层36，如图11B和11C中的所得的结构所示。根据本公开的替代实施例，CMP在硬掩模38上停止。
图11B示出了从包含图11A中的线11B-11B的垂直平面获得的横截面。图11C示出了从包含图11A中的线11C-11C的垂直平面获得的横截面。如图11B和11C所示，栅极间隔件42位于保护层40的外侧并与保护层40接触。当从顶部观察时，保护层40可以形成环绕虚设硬掩模38(如果剩下的话)和虚设栅极电极36的顶部的完整环。栅极间隔件42形成环绕保护层40的圆周的另一完整环。图11C中的线50表示半导体鳍32的顶表面水平(图11B)。根据一些实施例，保护层40的底端高于半导体鳍32的顶表面水平50。
图12A、12B和12C示出了在用替换栅极堆叠52替换虚设栅极电介质34和虚设栅极电极36之后的结构的透视图和横截面图。相应的工艺在图23所示的工艺流程中被示出为工艺222。图12A示出了示意图，其中，一些细节可以在图12B和12C所示的横截面视图中找到。图12B示出了从包含图12A中的线12B-12B的垂直平面获得的横截面。图12C示出了从包含图12A中的线12C-12C的垂直平面获得的横截面。
在替换栅极堆叠时，首先刻蚀虚设栅极电极36(图11A、11B和11C)，产生由保护层40和栅极间隔件42围绕的沟槽。在后续步骤中，暴露的虚设氧化物34(图11B)被刻蚀，暴露半导体鳍32的一部分。保护层40也通过沟槽暴露。如果要移除保护层40，则可以从沟槽中移除保护层40。接下来，如图12A所示，在沟槽中形成替换栅极叠层52。替换栅极堆叠52可以包括一个或多个电介质层以形成替换栅极电介质54(图12B)，以及多个导电层以形成替换栅极电极56。根据本公开的一些实施例，栅极电介质54的形成包括形成界面(电介质)层，并然后在界面层上方形成高k电介质层。界面层可以是氧化硅层。高k电介质层被沉积在界面层上。根据本公开的一些实施例，高k电介质层具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La等的金属氧化物或硅酸盐。
在替换栅极电介质54上方形成替换栅极电极56。替换栅极电极56可以包括由含金属材料(例如，TiN、TaN、TaC、TiAl、Co、Ru、Al、Cu、W、其合金、或其多个层)形成的多个含金属层。在形成栅极电介质54和栅极电极56之后，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺，以移除ILD 48上方的栅极电介质54和栅极电极56的多余部分。由此形成FinFET57。
如图12B和12C所示，栅极堆叠52具有包括基本垂直的侧壁的顶部52A和锥形较下52B有。根据本公开的一些实施例，保护层40留在FinFET 57中。此外，保护层40可以由与栅极电介质54(例如，高k电介质材料)和栅极间隔件42中的任一个或两者的材料相同的材料或不同的材料形成。
参考图12B，栅极堆叠52包括侧壁52A’，侧壁52A’也是栅极电介质54的侧壁。每个侧壁52A’包括较上部分52A1’和较下部分52A2’，两者都可以基本上是直的。较上部分52A1’具有第一倾斜角θ1。较上部分52A1’可以是垂直的或基本垂直的，例如，倾斜角θ1小于约2度或小于约1度。较下部分52A2’具有第二倾斜角θ2。较下部分52A2’倾斜大于1度或大于约3度的倾斜角θ2。根据本公开的一些实施例，倾斜角θ2在约3度和约10度之间的范围内。倾斜角θ2大于倾斜角θ1，并且相差(θ2-θ1)大于1度，并且可能大于约3度。倾斜角差异(θ2-θ1)也可以在约3度和约10度之间的范围内。
参考图12C，栅极堆叠52包括侧壁52A”，侧壁52A”是栅极电介质54的侧壁。每个侧壁52A”包括较上部分52A1”和较下部分52A2”，两者都可以基本上是直的。较上部分52A1”具有第一倾斜角θ1’。较下部分52A2”具有第二倾斜角θ2’。倾斜角θ1、θ2、θ1’和θ2’都是栅极堆叠52的侧壁的倾斜角，除了倾斜角θ1和θ2是在垂直于半导体鳍32的长度方向的垂直平面中观察的，并且倾斜角θ1’和θ2’是在平行于半导体鳍32的长度方向的垂直平面中观察的。倾斜角θ1’和θ2’可以在与相应的倾斜角θ1和θ2基本相同的范围内。倾斜角θ1和θ1’可以彼此相等或略微不同。倾斜角θ22和θ2’可以彼此相等或略微不同。
图12C还示出了在不同水平处测量的栅极堆叠52的三个尺寸W1、W2和W3。宽度W2是在保护层40的底端测量的。由于栅极堆叠52的顶端可以是圆形的，因此可以在栅极堆叠52的侧壁已经是直的水平处测量顶部宽度W1。例如，顶部宽度W1可以在保护层40的顶端处测量，或者可以在保护层40的顶端下方5nm处测量。底部宽度W3可以在填充金属(例如，钨或钴)的最底点的水平处(如图13所示)，或者在比栅极堆叠52的最低点高约10nm的水平处测量。宽度W1和W2可以基本上彼此相等，例如，差异(W1-W2)的绝对值小于约或小于宽度W1和W2可以大于宽度W3，例如，宽度(W1-W3)和(W2-W3)可以大于约或大于约宽度(W1-W3)和(W2-W3)还可以在约和约的范围内。
图12C示出了高度H1、H2和H3。高度H1是保护层40的高度。高度H2是直接在半导体鳍32的顶端上方的栅极堆叠的部分的高度，其中，水平50标记鳍32的顶端的水平。高度H3是栅极堆叠52的高度。根据本公开的一些实施例，H2大于(如图12C所示)、等于或小于(如图21C所示)高度H1。高度H1和H2小于高度H3。高度H1可以在约和约之间的范围内。高度H2可以在约和约之间的范围内，也可以在约和约之间的范围内。高度H3可以在约和约之间的范围内，也可以在约和约之间的范围内。
图13示出了栅极堆叠52和保护层40的更详细视图。栅极堆叠52包括栅极电介质54、多个金属层56A、以及金属层56A的底部上方的填充金属56B。金属层56A可以包括扩散阻挡层、功函数层、粘附层等。填充金属56B可以由钨或钴形成。
图14A、14B、14C和14D示出了栅极堆叠52的侧壁的可能的示意轮廓。图14A和14B反映了对应于图12C的横截面视图。图14C和14D反映了对应于图12B的左侧部分的横截面视图。在图14A和14C中，栅极堆叠52的较上部分是直的并且是垂直的，并且栅极堆叠52的较下部分是直的并且向下连续地逐渐变细。在图14B和14D中，栅极堆叠52的较下部分具有大致锥形轮廓，并且整个较下部分比较上部分更窄。然而，在水平58处，栅极堆叠52具有颈部，并且低于水平58的栅极堆叠52的一些部分的宽度大于水平58处的宽度。图13也示出了水平58处的颈部。
图15A和15B至图21A、21B和21C示出了根据替代实施例的FinFET的形成中的中间阶段的横截面图。这些实施例类似于图1至图12A/12B/12C中的实施例，除了虚设栅极电极层的第一刻蚀工艺在虚设栅极电介质34被暴露之后停止。除非另有说明，否则这些实施例中的部件的材料和形成方法基本上与在图1至图12A、12B和12C所示的实施例中由相同的附图标记表示的相同部件相同。因此，可以在图1至图12A/12B/12C所示的实施例的讨论中找到关于图15A/15B至图21A/21B/21C中所示的组件的形成过程和材料的细节。
这些实施例的初始步骤基本上与图1至图6A和6B中所示的相同，并且所得到的结构在图15A和15B中示出，其分别类似于图6A和6B中所示的结构。接下来，如图16A和16B所示，刻蚀较上虚设栅极电极部分36A。刻蚀在低于虚设栅极电介质34的顶表面，并且可以低于半导体鳍32的顶表面的水平处停止。因此，虚设栅极电介质34的顶表面和侧壁被暴露。根据本公开的一些实施例，未刻蚀的较下部分36B的高度H4小于虚设栅极电极层36的总高度H5的约20％，以允许用于所得的栅极堆叠的较下部分逐渐变细的足够空间。
后续步骤基本上与图8A/8B至图12A/12B/12C中所示的相同。例如，在图17A和17B中，保护层40被形成为共形层。在图18A和18B中，通过刻蚀来移除保护层40的水平部分，从而暴露下面的较下虚设栅极电极部分36B。然后刻蚀较下虚设栅极电极部分36B，直到暴露STI区域30。刻蚀工艺基本上与参考图9A和9B所讨论的相同。接下来，执行修整工艺，如图19A和19B所示，以使得较下栅极电极部分36B是锥形的。图20A、20B和20C示出了在形成栅极间隔件42、源极/漏极区域44、CESL 46和ILD 48之后的透视图和横截面图。图20A、20B和20C所示的结构类似于图11A、11B和11C所示的结构，除了保护层40的底端低于半导体鳍32的顶表面。所得到的FinFET 57也类似于图15中所示的FinFET。
图21A、21B和21C示出了在形成替换栅极堆叠52之后的透视图和横截面图。图21A、21B和21C所示的结构类似于图12A、12B和12C所示的结构，除了保护层40的底端低于半导体鳍32的顶表面(和顶表面水平50)。
图22A、22B、22C和22D示出了栅极堆叠52的侧壁的示意性轮廓。图22A和22B反映了对应于图21C的横截面图。图22C和22D反映了对应于图21B的左侧部分的横截面图。在图22A和22C中，栅极堆叠52的较上部分是直的并且是垂直的，并且栅极堆叠52的较下部分是直的并且向下连续地逐渐变细。在图22B和22D中，栅极堆叠52的较下部分具有大致锥形轮廓，并且整个较下部分比较上部分更窄。然而，在水平58’处，栅极堆叠52具有颈部，并且栅极堆叠52的低于水平58’的一些部分的宽度大于水平58’处的宽度。
应理解，尽管所讨论的实施例使用FinFET作为示例，但本公开的概念可以容易地应用于诸如平面晶体管之类的其他晶体管。例如，平面晶体管的虚设栅极电极层的图案化可以采用如上所述的刻蚀工艺，并且所得到的替换栅叠层的较下部分可以具有锥形轮廓。
本公开的实施例具有一些有利特征。由于栅极堆叠的较下部分可以与源极/漏极区域处于同一水平，因此通过形成具有锥形较下部分的栅极堆叠，增加了栅极堆叠与FinFET的相邻源极/漏极区域之间的距离。因此，减小了栅极堆叠与源极/漏极区域之间可能发生的泄漏电流。此外，减小了栅极堆叠与源极/漏极区域之间的寄生电容。
根据本公开的一些实施例，一种方法包括：在半导体区域上方形成虚设栅极电极层，在虚设栅极电极层上方形成掩模条带，以及使用掩模条带作为第一刻蚀掩模来执行第一刻蚀工艺以图案化虚设栅极电极层的较上部分。虚设栅极电极层的较上部分的剩余部分形成虚设栅极电极的较上部。该方法还包括在虚设栅极电极的较上部的侧壁上形成保护层，并在虚设栅极电极层的较下部分上执行第二刻蚀工艺以形成虚设栅极电极的较下部，并且保护层和掩模条带被组合用作第二刻蚀掩模。用替换栅极堆叠替换虚设栅极电极和下面的虚设栅极电介质。在实施例中，虚设栅极电极层的较下部分在包括以下步骤的工艺中被刻蚀：刻蚀该较下部分直到露出虚设栅极电极层下面的隔离区域；并且修整虚设栅极电极的较下部以具有锥形轮廓。在实施例中，虚设栅极电极的较上部分的侧壁基本上是直的，并且虚设栅极电极的较下部分的侧壁比虚设栅极电极的较上部更倾斜。在实施例中，半导体区域包括半导体鳍，该半导体鳍突出高于该半导体鳍的相对侧上的隔离区域的顶表面，并且虚设栅极电极的较上部和较下部的界面高于半导体鳍的顶表面。在实施例中，半导体区域包括半导体鳍，该半导体鳍突出高于该半导体鳍的相对侧上的隔离区域的顶表面，并且虚设栅极电极的较上部和较下部的界面低于半导体鳍的顶表面。在实施例中，在替换之后，替换栅极堆叠被保护层包围。在实施例中，该方法还包括移除保护层。在实施例中，该方法还包括形成层间电介质以在其中嵌入保护层和虚设栅极电极，其中，替换包括：刻蚀虚设栅极电极以在层间电介质中形成沟槽；并从沟槽中移除保护层。
根据本公开的一些实施例，一种方法包括：形成延伸到半导体衬底中的隔离区域；形成突出高于隔离区域的半导体鳍；在半导体鳍上形成虚设栅极电介质；在虚设栅极电介质上方形成虚设栅极电极层；在虚设栅极电极层的较上部分上执行第一刻蚀工艺，其中，该第一刻蚀工艺在虚设栅极电极层的较下部分的顶表面处于虚设栅极电极层的顶表面和底表面之间的中间水平处时停止；沉积保护层；移除保护层的水平部分，并且保护层的垂直部分环绕虚设栅极电极层的剩余的较上部分；以及执行第二刻蚀工艺以刻蚀虚设栅极电极层的较下部分，并且保护层在第二刻蚀工艺期间保护虚设栅极电极层的剩余的较上部分。在实施例中，该方法还包括用替换栅极堆叠替换虚设栅极电极层的剩余的较上部分和剩余的较下部分以及虚设栅极电介质。在实施例中，保护层具有与替换栅极堆叠的侧壁接触的侧壁。在实施例中，该方法还包括移除保护层。在实施例中，当第一刻蚀工艺停止时，虚设栅极电介质被嵌入在虚设栅极电极层的较下部分。在实施例中，当第一刻蚀工艺停止时，虚设栅极电介质被暴露。在实施例中，该方法还包括形成栅极间隔件，其中，保护层的底表面高于栅极间隔件的底表面。
根据本公开的一些实施例，一种器件包括：半导体鳍；半导体鳍的顶表面和侧壁上的栅极堆叠；栅极间隔件，包括栅极堆叠的相对侧上的部分；栅极间隔件和栅极堆叠之间的保护层，其中，保护层的底表面高于栅极间隔件的底表面；以及栅极堆叠的相对侧上的源极区域和漏极区域。在实施例中，保护层的底表面高于半导体鳍的顶表面。在实施例中，保护层的底表面低于半导体鳍的顶表面。在实施例中，保护层由与栅极间隔件的材料不同的材料形成。在实施例中，保护层包括在栅极堆叠的相对侧上的部分，并且栅极间隔件包括在包括栅极堆叠和保护层的组合区域的相对侧上的部分。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公开作为基础来设计或修改其他处理和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可能在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。
示例1是一种用于形成鳍式场效应晶体管的方法，包括：在半导体区域上方形成虚设栅极电极层；在所述虚设栅极电极层上方形成掩模条带；使用所述掩模条带作为第一刻蚀掩模来执行第一刻蚀工艺以图案化所述虚设栅极电极层的较上部分，其中所述虚设栅极电极层的较上部分的剩余部分形成虚设栅极电极的较上部；在所述虚设栅极电极的较上部的侧壁上形成保护层；在所述虚设栅极电极层的较下部分上执行第二刻蚀工艺以形成所述虚设栅极电极的较下部，其中所述保护层和所述掩模条带被组合用作第二刻蚀掩模；以及用替换栅极堆叠替换所述虚设栅极电极和下面的虚设栅极电介质。
示例2包括根据示例1所述的方法，其中，所述虚设栅极电极层的较下部分在包括以下步骤的工艺中被刻蚀：刻蚀所述较下部分直到露出所述虚设栅极电极层下面的隔离区域；并且修整所述虚设栅极电极的较下部以具有锥形轮廓。
示例3包括根据示例1所述的方法，其中，所述虚设栅极电极的较上部分的侧壁基本上是直的，并且所述虚设栅极电极的较下部分的侧壁比所述虚设栅极电极的较上部更倾斜。
示例4包括根据示例1所述的方法，其中，所述半导体区域包括半导体鳍，所述半导体鳍突出高于该半导体鳍的相对侧上的隔离区域的顶表面，并且所述虚设栅极电极的较上部和较下部的界面高于所述半导体鳍的顶表面。
示例5包括根据示例1所述的方法，其中，所述半导体区域包括半导体鳍，所述半导体鳍突出高于该半导体鳍的相对侧上的隔离区域的顶表面，并且所述虚设栅极电极的较上部和较下部的界面低于所述半导体鳍的顶表面。
示例6包括根据示例1所述的方法，其中，在所述替换之后，所述替换栅极堆叠被所述保护层包围。
示例7包括根据示例1所述的方法，还包括移除所述保护层。
示例8包括根据示例1所述的方法，还包括在所述保护层和所述虚设栅极电极上方形成层间电介质，其中，所述替换包括：刻蚀所述虚设栅极电极以在所述层间电介质中形成沟槽；并且从所述沟槽中移除所述保护层。
示例9是一种用于形成鳍式场效应晶体管的方法，包括：形成延伸到半导体衬底中的隔离区域；形成突出高于所述隔离区域的半导体鳍；在所述半导体鳍上形成虚设栅极电介质；在所述虚设栅极电介质上方形成虚设栅极电极层；在所述虚设栅极电极层的较上部分上执行第一刻蚀工艺，其中，所述第一刻蚀工艺在所述虚设栅极电极层的较下部分的顶表面处于所述虚设栅极电极层的顶表面和底表面之间的中间水平处时停止；沉积保护层；移除所述保护层的水平部分，并且所述保护层的垂直部分环绕所述虚设栅极电极层的剩余的较上部分；以及执行第二刻蚀工艺以刻蚀所述虚设栅极电极层的较下部分，其中所述保护层在所述第二刻蚀工艺期间保护所述虚设栅极电极层的剩余的较上部分。
示例10包括根据示例9所述的方法，还包括用替换栅极堆叠替换所述虚设栅极电极层的剩余的较上部分和剩余的较下部分以及所述虚设栅极电介质。
示例11包括根据示例10所述的方法，其中，所述保护层具有与所述替换栅极堆叠的侧壁接触的侧壁。
示例12包括根据示例9所述的方法，还包括移除所述保护层。
示例13包括根据示例9所述的方法，其中，当所述第一刻蚀工艺停止时，所述虚设栅极电介质被嵌入在所述虚设栅极电极层的较下部分。
示例14包括根据示例9所述的方法，其中，当所述第一刻蚀工艺停止时，所述虚设栅极电介质被暴露。
示例15包括根据示例9所述的方法，还包括形成栅极间隔件，其中，所述保护层的底表面高于所述栅极间隔件的底表面。
示例16是一种半导体器件，包括：半导体鳍；所述半导体鳍的顶表面和侧壁上的栅极堆叠；栅极间隔件，包括在所述栅极堆叠的相对侧上的部分；所述栅极间隔件和所述栅极堆叠之间的保护层，其中，所述保护层的底表面高于所述栅极间隔件的底表面；以及所述栅极堆叠的相对侧上的源极区域和漏极区域。
示例17包括根据示例16所述的器件，其中，所述保护层的底表面高于所述半导体鳍的顶表面。
示例18包括根据示例16所述的器件，其中，所述保护层的底表面低于所述半导体鳍的顶表面
示例19包括根据示例16所述的器件，其中，所述保护层由与所述栅极间隔件的材料不同的材料形成。
示例20包括根据示例16所述的器件，其中，所述保护层包括在所述栅极堆叠的相对侧上的部分，并且所述栅极间隔件包括在包括所述栅极堆叠和所述保护层的组合区域的相对侧上的部分。

Claims (10)

1.一种用于形成鳍式场效应晶体管的方法，包括：
在半导体区域上方形成虚设栅极电极层；
在所述虚设栅极电极层上方形成掩模条带；
使用所述掩模条带作为第一刻蚀掩模来执行第一刻蚀工艺以图案化所述虚设栅极电极层的较上部分，其中所述虚设栅极电极层的较上部分的剩余部分形成虚设栅极电极的较上部；
在所述虚设栅极电极的较上部的侧壁上形成保护层；
在所述虚设栅极电极层的较下部分上执行第二刻蚀工艺以形成所述虚设栅极电极的较下部，其中所述保护层和所述掩模条带被组合用作第二刻蚀掩模；以及
用替换栅极堆叠替换所述虚设栅极电极和下面的虚设栅极电介质。
2.根据权利要求1所述的方法，其中，所述虚设栅极电极层的较下部分在包括以下步骤的工艺中被刻蚀：
刻蚀所述较下部分直到露出所述虚设栅极电极层下面的隔离区域；并且
修整所述虚设栅极电极的较下部以具有锥形轮廓。
3.根据权利要求1所述的方法，其中，所述虚设栅极电极的较上部分的侧壁基本上是直的，并且所述虚设栅极电极的较下部分的侧壁比所述虚设栅极电极的较上部更倾斜。
4.根据权利要求1所述的方法，其中，所述半导体区域包括半导体鳍，所述半导体鳍突出高于该半导体鳍的相对侧上的隔离区域的顶表面，并且所述虚设栅极电极的较上部和较下部的界面高于所述半导体鳍的顶表面。
5.根据权利要求1所述的方法，其中，所述半导体区域包括半导体鳍，所述半导体鳍突出高于该半导体鳍的相对侧上的隔离区域的顶表面，并且所述虚设栅极电极的较上部和较下部的界面低于所述半导体鳍的顶表面。
6.根据权利要求1所述的方法，其中，在所述替换之后，所述替换栅极堆叠被所述保护层包围。
7.根据权利要求1所述的方法，还包括移除所述保护层。
8.根据权利要求1所述的方法，还包括在所述保护层和所述虚设栅极电极上方形成层间电介质，其中，所述替换包括：
刻蚀所述虚设栅极电极以在所述层间电介质中形成沟槽；并且
从所述沟槽中移除所述保护层。
9.一种用于形成鳍式场效应晶体管的方法，包括：
形成延伸到半导体衬底中的隔离区域；
形成突出高于所述隔离区域的半导体鳍；
在所述半导体鳍上形成虚设栅极电介质；
在所述虚设栅极电介质上方形成虚设栅极电极层；
在所述虚设栅极电极层的较上部分上执行第一刻蚀工艺，其中，所述第一刻蚀工艺在所述虚设栅极电极层的较下部分的顶表面处于所述虚设栅极电极层的顶表面和底表面之间的中间水平处时停止；
沉积保护层；
移除所述保护层的水平部分，并且所述保护层的垂直部分环绕所述虚设栅极电极层的剩余的较上部分；以及
执行第二刻蚀工艺以刻蚀所述虚设栅极电极层的较下部分，其中所述保护层在所述第二刻蚀工艺期间保护所述虚设栅极电极层的剩余的较上部分。
10.一种半导体器件，包括：
半导体鳍；
所述半导体鳍的顶表面和侧壁上的栅极堆叠；
栅极间隔件，包括在所述栅极堆叠的相对侧上的部分；
所述栅极间隔件和所述栅极堆叠之间的保护层，其中，所述保护层的底表面高于所述栅极间隔件的底表面；以及
所述栅极堆叠的相对侧上的源极区域和漏极区域。
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