CN111613583B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，其中方法包括：提供衬底，所述衬底表面具有若干相互分立的鳍部；形成横跨若干相互分立鳍部的初始栅极结构，且所述初始栅极结构覆盖鳍部的部分顶部表面和侧壁表面，所述初始栅极结构包括初始第一区域以及位于初始第一区域上的初始第二区域，所述初始第二区域底部高于鳍部顶部表面，且在鳍部延伸方向上所述初始第一区域的尺寸大于初始第二区域的尺寸；对所述初始栅极结构的侧壁进行第一刻蚀工艺以形成栅极结构，所述栅极结构包括由初始第一区域刻蚀形成的第一区域、以及由初始第二区域刻蚀形成的第二区域，且在鳍部延伸方向上所述第一区域的尺寸小于第二区域的尺寸。所述方法形成的半导体器件的性能较好。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
所述栅极结构是通过对栅介质材料层和位于栅介质材料表面的栅电极材料层进行多步刻蚀工艺而形成的。然而，由于栅极结构和鳍部交界处的空间相对较小，受到空间限制，刻蚀工艺无法将交界处的栅极结构彻底去除，产生栅极结构材料的遗留，所述半导体器件的性能有待提高。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面具有若干相互分立的鳍部；形成横跨若干相互分立鳍部的初始栅极结构，且所述初始栅极结构覆盖鳍部的部分顶部表面和侧壁表面，所述初始栅极结构包括初始第一区域以及位于初始第一区域上的初始第二区域，所述初始第二区域底部高于鳍部顶部表面，且在鳍部延伸方向上所述初始第一区域的尺寸大于初始第二区域的尺寸；对所述初始栅极结构的侧壁进行第一刻蚀工艺以形成栅极结构，所述栅极结构包括由初始第一区域刻蚀形成的第一区域、以及由初始第二区域刻蚀形成的第二区域，且在鳍部延伸方向上所述第一区域的尺寸小于第二区域的尺寸。
可选的，所述栅极结构第一区域沿平行于鳍部延伸方向且垂直于基底表面方向截面上的图形为倒梯形。
可选的，所述第一刻蚀工艺为异步脉冲刻蚀，所述异步脉冲刻蚀的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率，所述第一源功率小于第二源功率，第一偏置功率大于第二偏置功率。
可选的，第一阶段刻蚀的时间为第一时间，第二阶段刻蚀的时间为第二时间，所述第一时间和第二时间的比例为1％～15％。
可选的，所述异步脉冲刻蚀工艺的参数包括：所述异步脉冲刻蚀工艺的参数包括：采用的反应气体包括CH4、O2、Cl2、Ar、CF4和HBr，其中，CH4的流量为5标准毫升/分钟～100标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Cl2的流量为10标准毫升/分钟～200标准毫升/分钟，Ar的流量为50标准毫升/分钟～500标准毫升/分钟，CF4的流量为0标准毫升/分钟～100标准毫升/分钟，HBr的流量为50标准毫升/分钟～200标准毫升/分钟，压强为10毫托～100毫托，源射频功率为50瓦～1000瓦，偏置射频功率为100伏～1000伏。
可选的，所述初始栅极结构的形成方法包括：在所述衬底上形成栅介质材料层、以及位于栅介质材料层表面的栅电极材料层；图形化所述栅介质材料层和栅电极材料层，形成初始栅介质层和初始栅电极层，所述初始栅极结构包括初始栅介质层和位于初始栅介质层表面的初始栅电极层。
可选的，所述初始栅电极层的材料包括：多晶硅或多晶锗。
可选的，在形成所述初始栅极结构之前，还包括：在所述衬底表面形成隔离结构，所述隔离结构覆盖鳍部的部分侧壁，且所述隔离结构顶部表面低于鳍部顶部表面；所述初始栅极结构位于部分隔离结构表面。
可选的，在形成所述初始栅极结构之前，还包括：在鳍部顶部表面形成掩膜保护层；形成所述隔离结构和掩膜保护层之后，图形化栅介质材料层和栅电极材料层的方法包括：在所述栅电极材料层表面形成第一掩膜层，所述第一掩膜层暴露出部分栅电极材料层表面；进行第二刻蚀工艺，以所述第一掩膜层为掩膜刻蚀所述栅电极材料层，形成初始栅电极材料层，所述初始栅电极材料层顶部表面高于鳍部顶部表面；形成所述初始栅电极材料层后，进行第三刻蚀工艺，继续以所述第一掩膜层为掩膜刻蚀所述初始栅电极材料层和栅介质材料层，直至暴露出隔离结构顶部表面和掩膜保护层顶部表面，形成初始栅极结构，所述初始栅极结构包括初始栅介质层和位于初始栅介质层表面的初始栅电极层。
可选的，所述第二刻蚀工艺为干法刻蚀工艺；采用的反应气体包括：SF6、Cl2、O2、CH2F2和HBr，其中，HBr的流量为0标准毫升/分钟～100标准毫升/分钟、Cl2的流量为0标准毫升/分钟～100标准毫升/分钟、O2的流量为50标准毫升/分钟～100标准毫升/分钟、CH2F2的流量为0标准毫升/分钟～50标准毫升/分钟、HBr的流量为10标准毫升/分钟～200标准毫升/分钟，压力为1毫托～50毫托，源射频功率为100瓦～1000瓦，偏置射频功率为50伏～1200伏。
可选的，所述掩膜保护层的材料包括：氧化硅、氮化硅或氮氧化硅。
可选的，所述第三刻蚀工艺对掩膜保护层的刻蚀速率小于对初始栅电极层的刻蚀速率；所述第三刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的反应气体包括CH4、O2、Cl2、Ar和CF4，其中，CH4的流量为5标准毫升/分钟～100标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Cl2的流量为10标准毫升/分钟～200标准毫升/分钟，Ar的流量为50标准毫升/分钟～500标准毫升/分钟，CF4的流量为0标准毫升/分钟～100标准毫升/分钟，压强为10毫托～100毫托，源射频功率为100瓦～1000瓦，偏置射频功率为100伏～1500伏。
可选的，形成所述栅极结构之后，还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂区；所述源漏掺杂区的形成方法包括：在所述栅极结构两侧的鳍部内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层中掺入源漏离子，形成所述源漏掺杂区。
相应的，本发明还提供一种半导体器件，包括：衬底，衬底表面具有若干相互分立的鳍部；横跨若干相互分立鳍部的栅极结构，所述栅极结构位于鳍部的部分顶部表面和侧壁表面，所述栅极结构包括第一区域以及位于第一区域上的第二区域，所述第二区域底部高于鳍部顶部表面，且在鳍部延伸方向上所述第一区域的尺寸小于第二区域的尺寸。
可选的，所述栅极结构第一区域沿平行于鳍部延伸方向且垂直于基底表面方向截面上的图形为倒梯形。
可选的，所述栅极结构包括：栅介质层和位于栅介质层表面的栅电极层；所述栅电极层的材料包括：多晶硅或者多晶锗。
可选的，还包括：位于所述衬底表面的隔离结构，所述隔离结构覆盖鳍部的部分侧壁，且所述隔离结构顶部表面低于鳍部顶部表面；所述栅极结构位于部分隔离结构表面。
可选的，还包括：位于鳍部顶部表面的掩膜保护层；所述掩膜保护层的材料包括：氧化硅、氮化硅或氮氧化硅。
可选的，还包括：位于栅极结构两侧鳍部内的源漏掺杂区。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法，通过对所述初始栅极结构的侧壁进行第一刻蚀工艺，能够将初始栅极结构初始第一区域沿鳍部延伸方向上的尺寸进一步减小，同时，初始栅极结构初始第二区域沿鳍部延伸方向上的尺寸不容易发生改变，从而使形成的所述栅极结构在鳍部延伸方向上第一区域的尺寸小于第二区域的尺寸。同时，所述第二区域底部高于鳍部顶部表面，所述第一区域位于第二区域底部，即，栅极结构的第一区域覆盖鳍部的侧壁表面，后续在栅极结构两侧的鳍部内形成源漏掺杂区时，能够使栅极结构第一区域不易与源漏掺杂区发生相连，进而避免产生漏电流，使形成的半导体器件的性能得到改善。
进一步，所述第一刻蚀工艺为异步脉冲刻蚀，所述异步脉冲刻蚀的方法包括：提供等离子体源；提供偏置功率源；在所述第一阶段刻蚀中，所述第一阶段刻蚀为刻蚀步骤，所述第一阶段刻蚀对初始栅极结构具有较强的刻蚀去除能力，即，有利于去除初始栅极结构和鳍部交界处的角落区域内的初始栅电极层；在所述第二阶段刻蚀中，所述第二阶段刻蚀为聚合物沉积步骤，所述聚合物沉积于初始栅极结构的侧壁表面，且由于初始栅极结构的初始第一区域受到空间较小的限制，聚合物更容易沉积于初始栅极结构的初始第二区域侧壁。综上，所述第一阶段刻蚀和第二阶段刻蚀交替进行之后，使形成的所述栅极结构沿鳍部延伸方向上第一区域的尺寸小于第二区域的尺寸，从而避免了栅极结构和后续形成的源漏掺杂区相连，进而避免产生漏电流，使形成的半导体器件的性能较好。
进一步，所述第三刻蚀工艺对掩膜保护层的刻蚀速率小于对初始栅电极材料层的刻蚀速率。由于所述第三刻蚀工艺对鳍部顶部表面的掩膜保护层的刻蚀速率远远小于对初始栅电极材料层的刻蚀速率，在以第一掩膜层为掩膜，去除部分初始栅电极材料层直至暴露出隔离结构顶部表面和掩膜保护层顶部表面时，位于鳍部顶部表面的掩膜保护层受到的损伤较小，从而所述掩膜保护层能够对鳍部顶部表面起到较好的保护作用，进而形成的半导体器件的性能较好。
附图说明
图1至图4是一种半导体器件的形成方法各步骤的结构示意图。；
图5至图16是本发明一实施例的半导体器件的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，半导体器件的性能较差。
现结合一种半导体器件的形成方法，分析所述半导体器件的性能较差的原因：
图1至图4是一种半导体器件的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100表面具有若干相互分立的鳍部110。
请参考图2和图3，图2是图3沿Z方向上的俯视图，图3是图2沿A-A1方向的剖面示意图，形成横跨所述若干相互分立鳍部110的栅极结构120，所述栅极结构120覆盖鳍部110的部分顶部表面和侧壁表面。
请参考图4，图4和图3的视图方向相同，在栅极结构120两侧的鳍部110内形成源漏掺杂区130。
上述半导体器件的形成方法中，所述栅极结构120的形成方法包括：在所述衬底100上形成栅介质材料层和位于栅介质材料层表面的栅电极材料层，所述栅介质层覆盖鳍部顶部表面和侧壁表面；通过多步刻蚀工艺，图形化所述栅介质材料层和栅电极材料层，形成栅介质层和栅电极层，所述栅极结构120包括栅介质层和栅电极层。
所述栅极结构120和鳍部110交界处的角落区域a空间相对较小，由于空间的限制，所述刻蚀工艺无法将角落区域a的栅极结构120彻底去除，形成的栅极结构120在角落区域a容易有残留，从而覆盖鳍部110侧壁表面部分的栅极结构120的宽度大于位于鳍部110顶部表面以上部分的栅极结构120的宽度。位于角落区域a处残留的栅极结构120，容易使栅极结构120和后续形成的源漏掺杂区130相连，从而产生漏电流，进而影响形成的半导体器件的性能。
需要说明的是，所述宽度指沿鳍部110延伸方向上的尺寸。
为解决所述技术问题，本发明提供了一种半导体器件的形成方法，包括：对所述初始栅极结构的侧壁进行第一刻蚀工艺以形成栅极结构，所述栅极结构包括由初始第一区域刻蚀形成的第一区域、以及由初始第二区域刻蚀形成的第二区域，且在鳍部延伸方向上所述第一区域的尺寸小于第二区域的尺寸。所述方法形成的半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图16是本发明一实施例的半导体器件的形成方法各步骤的结构示意图。
请参考图5，提供衬底200，所述衬底200表面具有若干相互分立的鳍部210。
在本实施例中，所述衬底200的材料为单晶硅。所述衬底还可以是多晶硅或非晶硅。所述衬底材料还可以为锗、锗化硅、砷化镓等半导体材料。所述衬底还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、硅锗、砷化镓或铟镓砷等半导体材料。
在本实施例中，通过刻蚀初始衬底形成衬底200和位于衬底200表面的鳍部210。在其他实施例中，在衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部210。
在本实施例中，所述鳍部210顶部表面具有掩膜保护层220。
所述掩膜保护层220的材料包括：氧化硅、氮化硅或氮氧化硅。在本实施例中，所述掩膜保护层220的材料为氧化硅。
所述掩膜保护层220用于避免所述鳍部210在后续刻蚀工艺中受到损伤。
请参考图6，在所述衬底200表面形成隔离结构230，所述隔离结构230覆盖鳍部210的部分侧壁，且所述隔离结构230顶部表面低于鳍部210顶部表面。
形成所述隔离结构230的工艺包括：化学气相沉积工艺或物理气相沉积或热氧化工艺。
所述隔离结构230的材料包括：氧化硅、氮氧化物或氮化硅。在本实施例中，所述隔离结构230的材料为氧化硅，氧化硅能够与硅基底很好地粘附。
所述隔离结构230用于实现不同半导体器件之间的电隔离。
形成所述隔离结构230之后，形成横跨若干相互分立的鳍部210的初始栅极结构，且所述初始栅极结构覆盖鳍部的部分顶部表面和侧壁表面，所述初始栅极结构包括初始第一区域以及位于初始第一区域上的初始第二区域，所述初始第二区域底部高于鳍部顶部表面，且在鳍部延伸方向上所述初始第一区域的尺寸大于初始第二区域的尺寸。
在本实施例中，在所述衬底上形成栅介质材料层、以及位于栅介质材料层表面的栅电极材料层；图形化所述栅介质材料层和栅电极材料层，形成初始栅介质层和初始栅电极层，所述初始栅极结构包括初始栅介质层和位于初始栅介质层表面的初始栅电极层，请结合图7至图9，对所述初始栅极结构的形成过程进行详细说明。
请参考图7，在所述衬底200上形成栅介质材料层241、以及位于栅介质材料层241表面的栅电极材料层242。
在本实施例中，所述栅介质材料层241位于隔离结构230顶部表面，且覆盖鳍部210的顶部表面和侧壁表面。
所述栅介质材料层241的材料包括：氧化硅或高K介质材料，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。在本实施例中，所述栅介质材料层241的材料为氧化硅。
所述栅电极材料层242的材料包括：多晶硅或者多晶锗。在本实施例中，所述栅电极材料层242的材料为多晶硅。
所述栅介质材料层241的形成工艺包括：化学气相沉积工艺或物理气相沉积工艺。
所述栅电极材料层242的形成工艺包括：化学气相沉积工艺或物理气相沉积工艺。
所述栅介质材料层241和栅电极材料层242用于后续形成初始栅极结构。
请参考图8和图9，图9是图8沿B-B1切线方向的截面示意图，图8为在图7基础上的示意图，在所述栅电极材料层242表面形成第一掩膜层250，所述第一掩膜层250暴露出部分栅电极材料层242表面；进行第二刻蚀工艺，以所述第一掩膜层250为掩膜刻蚀所述栅电极材料层242，形成初始栅电极材料层243，所述初始栅电极材料层243顶部表面高于鳍部210顶部表面。所述第二刻蚀工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述第二刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的反应气体包括：SF6、Cl2、O2、CH2F2和HBr，其中，HBr的流量为0标准毫升/分钟～100标准毫升/分钟、Cl2的流量为0标准毫升/分钟～100标准毫升/分钟、O2的流量为50标准毫升/分钟～100标准毫升/分钟、CH2F2的流量为0标准毫升/分钟～50标准毫升/分钟、HBr的流量为10标准毫升/分钟～200标准毫升/分钟，压力为1毫托～50毫托，源射频功率为100瓦～1000瓦，偏置射频功率为50伏～1200伏。
所述初始栅电极材料层243顶部表面高于鳍部210顶部表面的范围为：100埃～200埃。
请参考图10至图13，图10为在图8基础上的示意图，图11为在图9的基础上的示意图，图12为图13沿C-C1方向的剖面示意图，图13为图10沿Z1方向上的俯视示意图，形成所述初始栅电极材料层243之后，进行第三刻蚀工艺，继续以所述第一掩膜层250为掩膜刻蚀所述初始栅电极材料层243和栅介质材料层241，直至暴露出隔离结构230顶部表面和掩膜保护层220顶部表面，形成初始栅介质层(图中未示出)和位于初始栅介质层表面的初始栅电极层(图中未示出)，所述初始栅极结构260包括初始栅介质层和初始栅电极层。
所述第三刻蚀工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第三刻蚀工艺对掩膜保护层220速率小于对初始栅电极层的刻蚀速率。
在本实施例中，所述第三刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的反应气体包括CH4、O2、Cl2、Ar和CF4，其中，CH4的流量为5标准毫升/分钟～100标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Cl2的流量为10标准毫升/分钟～200标准毫升/分钟，Ar的流量为50标准毫升/分钟～500标准毫升/分钟，CF4的流量为0标准毫升/分钟～100标准毫升/分钟，压强为10毫托～100毫托，源射频功率为100瓦～1000瓦，偏置射频功率为100伏～1500伏。
由于所述第三刻蚀工艺对掩膜保护层220的刻蚀速率小于对初始栅电极材料层243的刻蚀速率，因此，在以第一掩膜层250为掩膜，去除部分初始栅电极材料层243直至暴露出隔离结构230顶部表面和掩膜保护层220顶部表面时，位于鳍部210顶部表面的掩膜保护层220受到的损伤较小，从而所述掩膜保护层220能够对鳍部210顶部表面起到较好的保护作用，进而形成的半导体器件的性能较好。
在本实施例中，所述初始栅极结构260包括初始第一区域A以及位于初始第一区域A上的初始第二区域B，所述初始第二区域B底部高于鳍部210顶部表面。由于初始栅电极材料层243和鳍部210交界处的角落区域b空间相对较小，受到空间的限制，所述第三刻蚀工艺无法将角落区域b的初始栅电极材料层彻底去除，因此初始栅电极材料层容易在角落区域b仍有残留，从而在鳍部210延伸方向上所述初始栅极结构260的初始第一区域A的尺寸大于初始栅极结构260的初始第二区域B的尺寸。
请参考图14和图15，图14为在图12基础上的示意图，图15为在图13基础上的示意图，形成所述初始栅极结构260之后，对所述初始栅极结构260进行第一刻蚀工艺，形成栅极结构270，所述栅极结构270包括由初始第一区域刻蚀形成的第一区域I、以及由初始第二区域刻蚀形成的第二区域II，且在鳍部210延伸方向上所述第一区域I的尺寸小于第二区域II的尺寸。在本实施例中，所述栅极结构270第一区域I沿平行于鳍部210延伸方向且垂直于基底200表面方向截面上的图形为倒梯形。
通过对所述初始栅极结构260进行第一刻蚀工艺，能够将初始栅极结构260初始第一区域A沿鳍部210延伸方向上的尺寸进一步减小，同时，初始栅极结构260初始第二区域B沿鳍部210延伸方向上的尺寸不容易发生改变，从而使形成的所述栅极结构270在鳍部210延伸方向上第一区域I的尺寸小于第二区域II的尺寸。同时，所述第二区域II底部高于鳍部210顶部表面，所述第一区域I位于第二区域II底部，即，栅极结构270的第一区域I覆盖鳍部210的侧壁表面，后续在栅极结构270两侧的鳍部210内形成源漏掺杂区时，能够使栅极结构270第一区域I不易与源漏掺杂区发生相连，进而避免产生漏电流，使形成的半导体器件的性能得到改善。
所述第一刻蚀工艺为异步脉冲刻蚀，所述异步脉冲刻蚀的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率，所述第一源功率小于第二源功率，第一偏置功率大于第二偏置功率。
在本实施例中，在所述第一阶段刻蚀中，所述第一阶段刻蚀为刻蚀步骤，所述第一阶段刻蚀对初始栅极结构260具有较强的刻蚀去除能力，即，有利于去除初始栅极结构260和鳍部210交界处的角落区域内的初始栅电极层；在所述第二阶段刻蚀中，所述第二阶段刻蚀为聚合物沉积步骤，所述聚合物沉积于初始栅极结构260的侧壁表面，且由于初始栅极结构260初始第一区域A受到空间较小的限制，聚合物更容易沉积于初始栅极结构260的初始第二区域B侧壁。综上，所述第一阶段刻蚀和第二阶段刻蚀交替进行之后，使形成的所述栅极结构270沿鳍部210延伸方向上第一区域I的尺寸小于第二区域II的尺寸，从而避免了栅极结构270和后续形成的源漏掺杂区相连，进而避免产生漏电流，使形成的半导体器件的性能较好。
在本实施例中，所述异步脉冲刻蚀工艺的参数包括：采用的反应气体包括CH4、O2、Cl2、Ar、CF4和HBr，其中，CH4的流量为5标准毫升/分钟～100标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Cl2的流量为10标准毫升/分钟～200标准毫升/分钟，Ar的流量为50标准毫升/分钟～500标准毫升/分钟，CF4的流量为0标准毫升/分钟～100标准毫升/分钟，HBr的流量为50标准毫升/分钟～200标准毫升/分钟，压强为10毫托～100毫托，源射频功率为50瓦～1000瓦，偏置射频功率为100伏～1000伏。
所述第一阶段刻蚀的时间为第一时间，所述第二阶段刻蚀的时间为第二时间。通过控制所述第一时间和第二时间的比例，使形成的栅极结构270第一区域I的倒梯形的形状能够保持一致。
在本实施例中，所述第一时间和第二时间的比例为：1％～15％。由于所述第一阶段刻蚀用于对初始栅极结构260的侧壁进行刻蚀，所述第二阶段刻蚀用于在初始栅极结构260的侧壁沉积聚合物，当所述第一时间和第二时间的比例为1％～15％时，有利于使形成的栅极结构270第一区域I沿平行于鳍部210延伸方向且垂直于基底200表面方向截面上的倒梯形倾斜度较小。所述倾斜度指所述栅极结构270第一区域I侧壁和暴露出的隔离结构230表面之间的夹角。
请参考图16，图16为在图14基础上的示意图，形成所述栅极结构270之后，在所述栅极结构270两侧的鳍部210内形成源漏掺杂区280。所述源漏掺杂区280的形成方法包括：在所述栅极结构270两侧的鳍部210内形成源漏开口(图中未示出)；在所述源漏开口内形成外延层(图中未示出)；在所述外延层中掺入源漏离子，形成所述源漏掺杂区280。
所述外延层的材料与源漏离子的导电类型与晶体管的类型相关。在本实施例中，所述半导体器件用于形成NMOS晶体管，所述外延层的材料包括：碳化硅或者硅，所述源漏离子为N型离子，如：磷离子或者砷离子。
在其他实施例中，所述半导体器件用于形成PMOS晶体管，所述外延层的材料包括：硅锗或者硅，所述源漏离子为P型离子，如：硼离子。
由于所述栅极结构270沿鳍部210延伸方向上第一区域I的尺寸小于第二区域II的尺寸，使得所述栅极结构270不容易与所述源漏掺杂区280相连，进而避免产生漏电流，使形成的半导体器件的性能得到改善。
相应的，本发明还提供一种采用上述方法形成的半导体器件，请参考图13，包括：衬底200，衬底200表面具有若干相互分立的鳍部210；横跨若干相互分立鳍部210的栅极结构270，所述栅极结构270位于鳍部210的部分顶部表面和侧壁表面，所述栅极结构270包括第一区域I以及位于第一区域I上的第二区域II，所述第二区域II底部高于鳍部210顶部表面，且在鳍部210延伸方向上所述第一区域I的尺寸小于第二区域II的尺寸。
所述栅极结构270在鳍部210延伸方向上第一区域I的尺寸小于第二区域II的尺寸，使得栅极结构270不容易和后续在鳍部210内形成的源漏掺杂区发生相连，进而避免产生漏电流，使形成的半导体器件的性能得到改善。
以下结合附图进行详细说明。
在本实施例中，所述栅极结构270第一区域I沿平行于鳍部210延伸方向且垂直于基底200表面方向截面上的图形为倒梯形。
所述栅极结构270包括：栅介质层和位于栅介质层表面的栅电极层；所述栅电极层的材料包括：多晶硅或者多晶锗。
在本实施例中，所述半导体器件还包括：位于所述衬底200表面的隔离结构230，所述隔离结构230覆盖鳍部210的部分侧壁，且所述隔离结构230顶部表面低于鳍部210顶部表面；所述栅极结构270位于部分隔离结构230表面。
在本实施例中，所述半导体器件还包括：位于鳍部210顶部表面的掩膜保护层220；所述掩膜保护层220的材料包括：氧化硅、氮化硅或氮氧化硅。
在本实施例中，所述半导体器件还包括：位于栅极结构270两侧鳍部210内的源漏掺杂区280。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有若干相互分立的鳍部；
形成横跨若干相互分立鳍部的初始栅极结构，且所述初始栅极结构覆盖鳍部的部分顶部表面和侧壁表面，所述初始栅极结构包括初始第一区域以及位于初始第一区域上的初始第二区域，所述初始第二区域底部高于鳍部顶部表面，且在鳍部延伸方向上所述初始第一区域的尺寸大于初始第二区域的尺寸；
对所述初始栅极结构的侧壁进行第一刻蚀工艺以形成栅极结构，所述栅极结构包括由初始第一区域刻蚀形成的第一区域、以及由初始第二区域刻蚀形成的第二区域，且在鳍部延伸方向上所述第一区域的尺寸小于第二区域的尺寸。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构第一区域沿平行于鳍部延伸方向且垂直于基底表面方向截面上的图形为倒梯形。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一刻蚀工艺为异步脉冲刻蚀，所述异步脉冲刻蚀的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率，所述第一源功率小于第二源功率，第一偏置功率大于第二偏置功率。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，第一阶段刻蚀的时间为第一时间，第二阶段刻蚀的时间为第二时间，所述第一时间和第二时间的比例为1％～15％。
5.如权利要求3所述的半导体器件的形成方法，其特征在于，所述异步脉冲刻蚀工艺的参数包括：采用的反应气体包括CH4、O2、Cl2、Ar、CF4和HBr，其中，CH4的流量为5标准毫升/分钟～100标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Cl2的流量为10标准毫升/分钟～200标准毫升/分钟，Ar的流量为50标准毫升/分钟～500标准毫升/分钟，CF4的流量为0标准毫升/分钟～100标准毫升/分钟，HBr的流量为50标准毫升/分钟～200标准毫升/分钟，压强为10毫托～100毫托，源射频功率为50瓦～1000瓦，偏置射频功率为100伏～1000伏。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述初始栅极结构的形成方法包括：在所述衬底上形成栅介质材料层、以及位于栅介质材料层表面的栅电极材料层；图形化所述栅介质材料层和栅电极材料层，形成初始栅介质层和初始栅电极层，所述初始栅极结构包括初始栅介质层和位于初始栅介质层表面的初始栅电极层。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述初始栅电极层的材料包括：多晶硅或多晶锗。
8.如权利要求6所述的半导体器件的形成方法，其特征在于，在形成所述初始栅极结构之前，还包括：在所述衬底表面形成隔离结构，所述隔离结构覆盖鳍部的部分侧壁，且所述隔离结构顶部表面低于鳍部顶部表面；所述初始栅极结构位于部分隔离结构表面。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，在形成所述初始栅极结构之前，还包括：在鳍部顶部表面形成掩膜保护层；形成所述隔离结构和掩膜保护层之后，图形化栅介质材料层和栅电极材料层的方法包括：在所述栅电极材料层表面形成第一掩膜层，所述第一掩膜层暴露出部分栅电极材料层表面；进行第二刻蚀工艺，以所述第一掩膜层为掩膜刻蚀所述栅电极材料层，形成初始栅电极材料层，所述初始栅电极材料层顶部表面高于鳍部顶部表面；形成所述初始栅电极材料层后，进行第三刻蚀工艺，继续以所述第一掩膜层为掩膜刻蚀所述初始栅电极材料层和栅介质材料层，直至暴露出隔离结构顶部表面和掩膜保护层顶部表面，形成初始栅极结构，所述初始栅极结构包括初始栅介质层和位于初始栅介质层表面的初始栅电极层。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述第二刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的反应气体包括：SF6、Cl2、O2、CH2F2和HBr，其中，HBr的流量为0标准毫升/分钟～100标准毫升/分钟、Cl2的流量为0标准毫升/分钟～100标准毫升/分钟、O2的流量为50标准毫升/分钟～100标准毫升/分钟、CH2F2的流量为0标准毫升/分钟～50标准毫升/分钟、HBr的流量为10标准毫升/分钟～200标准毫升/分钟，压力为1毫托～50毫托，源射频功率为100瓦～1000瓦，偏置射频功率为50伏～1200伏。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，所述掩膜保护层的材料包括：氧化硅、氮化硅或氮氧化硅。
12.如权利要求11所述的半导体器件的形成方法，其特征在于，所述第三刻蚀工艺对掩膜保护层的刻蚀速率小于对初始栅电极层的刻蚀速率；所述第三刻蚀工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：采用的反应气体包括CH4、O2、Cl2、Ar和CF4，其中，CH4的流量为5标准毫升/分钟～100标准毫升/分钟，O2的流量为5标准毫升/分钟～200标准毫升/分钟，Cl2的流量为10标准毫升/分钟～200标准毫升/分钟，Ar的流量为50标准毫升/分钟～500标准毫升/分钟，CF4的流量为0标准毫升/分钟～100标准毫升/分钟，压强为10毫托～100毫托，源射频功率为100瓦～1000瓦，偏置射频功率为100伏～1500伏。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述栅极结构之后，还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂区；所述源漏掺杂区的形成方法包括：在所述栅极结构两侧的鳍部内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层中掺入源漏离子，形成所述源漏掺杂区。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768360A (zh) * 2019-11-06 2021-05-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114121678B (zh) * 2022-01-27 2022-04-29 广东省大湾区集成电路与系统应用研究院 一种finfet的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328711A (zh) * 2015-07-02 2017-01-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管(FinFET)器件结构及其形成方法
CN109148294A (zh) * 2017-06-13 2019-01-04 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300384A (ja) * 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
JP2012191060A (ja) * 2011-03-11 2012-10-04 Sony Corp 電界効果型トランジスタ、電界効果型トランジスタの製造方法、固体撮像装置、及び電子機器
US9231080B2 (en) * 2014-03-24 2016-01-05 International Business Machines Corporation Replacement metal gate
CN104393046B (zh) * 2014-04-24 2017-07-11 中国科学院微电子研究所 三维半导体器件及其制造方法
EP3238263B1 (en) * 2014-12-22 2024-06-26 Tahoe Research, Ltd. Optimizing gate profile for performance and gate fill
US10204905B2 (en) * 2017-04-25 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US10658491B2 (en) * 2018-06-15 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling profiles of replacement gates

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328711A (zh) * 2015-07-02 2017-01-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管(FinFET)器件结构及其形成方法
CN109148294A (zh) * 2017-06-13 2019-01-04 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

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