KR20190024517A - 랩-어라운드형 에피택셜 구조 및 방법 - Google Patents

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치아-타 우
카이-수안 리
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펭-쳉 양
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Abstract

방법은 기판으로부터 연장되는 두 개의 핀 - 각각의 핀은 두 개의 소스/드레인(S/D) 영역 및 채널 영역을 가짐 - 을 형성하는 단계; 각각의 채널 영역에서 각각의 핀과 결합하는 게이트 스택을 형성하는 단계; 게이트 스택의 상부 및 측벽 표면 위와 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계; 및 하나 이상의 유전체 층에 대해 에칭 공정을 수행하는 단계를 포함한다. 에칭 공정은 게이트 스택의 상부 표면 위에 폴리머 층을 동시에 생성하여, 핀의 S/D 영역의 상부 및 측벽 표면이 노출되고 게이트 스택의 측벽 표면의 대부분이 여전히 하나 이상의 유전체 층에 의해 덮여 있는 결과를 가져온다. 방법은 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계를 더 포함한다.

Description

랩-어라운드형 에피택셜 구조 및 방법{WRAPPED-AROUND EPITAXIAL STRUCTURE AND METHOD}
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적인 성장을 겪어 왔다. IC 물질 및 디자인의 기술적 진보는 각 세대가 이전 세대보다 작고 복잡한 회로를 갖는 IC 세대를 창조하였다. IC의 진화 과정에서, 기능 밀도(즉, 칩 면적 당 상호 연결된 디바이스의 수)는 대체로 증가했지만, 기하학적 구조의 크기(즉, 제조 공정을 사용하여 생성될 수 있는 최소 구성요소(또는 라인))는 줄어들었다. 이러한 크기 축소 공정은 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다. 이와 같은 크기 축소로 인해 IC를 가공 및 제조하는 복잡성이 또한 증가하였으며, 이러한 진전이 실현되기 위해서는 IC 가공 및 제조에서도 유사한 발전이 필요하다.
예를 들어, FINFET 제조 공정에서, 핀(fin)의 소스/드레인(source/drain, S/D) 영역 내에 핀을 리세스하고 리세스된 핀 위에 S/D 피쳐로서의 일부 반도체 물질을 에피택셜 성장시키는 것이 전형적이다. 이러한 방법은 때때로 다음과 같은 문제를 발생한다. 첫째, 핀의 리세스는 다른 요인들 중에서도 에칭 로딩 효과(etch loading effect)로 인해 리세스 프로파일에 변동을 가져올 수 있다. 리세스 프로파일에서의 변동은 때때로 에피택셜 S/D 피쳐의 변동으로 이어진다. 둘째, 핀의 리세스는 때때로 핀의 채널 영역에 형성되어 있는 스트레인의 이완을 초래할 수 있다. 따라서, FINFET S/D 공학 기술의 개선이 바람직하다.
방법은 기판으로부터 연장되는 두 개의 핀 - 각각의 핀은 두 개의 소스/드레인(S/D) 영역 및 채널 영역을 가짐 - 을 형성하는 단계; 각각의 채널 영역에서 각각의 핀과 결합하는 게이트 스택을 형성하는 단계; 게이트 스택의 상부 및 측벽 표면 위와 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계; 및 하나 이상의 유전체 층에 대해 에칭 공정을 수행하는 단계를 포함한다. 에칭 공정은 게이트 스택의 상부 표면 위에 폴리머 층을 동시에 생성하여, 핀의 S/D 영역의 상부 및 측벽 표면이 노출되고 게이트 스택의 측벽 표면의 대부분이 여전히 하나 이상의 유전체 층에 의해 덮여 있는 결과를 가져온다. 방법은 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계를 더 포함한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐가 일정한 비율로 작성되지 않는다는 것을 강조한다. 사실, 다양한 피쳐의 치수는 설명의 명료화를 위해 임의적으로 늘리거나 줄일 수 있다.
도 1은 본 개시의 다양한 양태에 따른 반도체 디바이스를 형성하는 방법의 흐름도이다.
도 2a 및 도 4a는 일부 실시형태에 따른 중간 제조 단계에서 반도체 디바이스의 일부의 사시도이다.
도 2b, 도 3a, 도 4b, 도 5a, 도 6a, 도 7a, 도 8, 도 9, 도 10a, 도 11a, 도 12, 도 13 및 도 14는 일부 실시형태에 따라서, 도 1의 방법의 실시형태에 따른 중간 제조 단계에서, 도 2a 및 도 4a의 "A-A" 선을 따라 절취한 도 2a 및 도 4a의 반도체 디바이스의 일부의 단면도이다.
도 2c, 도 3b, 도 4c, 도 5b, 도 6b, 도 7b, 도 10b 및 도 11b는 일부 실시형태에 따라서, 도 1의 방법의 실시형태에 따른 중간 제조 단계에서, 도 2a 및 도 4a의 "B-B" 선을 따라 절취한 도 2a 및 도 4a의 반도체 디바이스의 일부의 단면도이다.
도 15는 본 개시의 다양한 양태에 따른 반도체 디바이스를 형성하는 다른 방법의 흐름도이다.
도 16a, 도 17a, 도 18a, 도 19a 및 도 20a는 일부 실시형태에 따라서, 도 15의 방법의 실시형태에 따른 중간 제조 단계에서, 도 2a의 "A-A" 선을 따라 절취한 도 2a의 반도체 디바이스의 일부의 단면도이다.
도 16b, 도 17b, 도 18b, 도 19b 및 도 20b는 일부 실시형태에 따라서, 도 15의 방법의 실시형태에 따른 중간 제조 단계에서, 도 2a의 "B-B"선을 따라 절취한 도 2a의 반도체 디바이스의 일부의 단면도이다.
이하의 본 개시는 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 구성요소 및 구성의 특정 실시예는 아래에서 본 개시를 평이하게 하기 위해 설명된다. 물론, 이들 실시예는 그저 실시 예일 뿐이며 제한하려는 의도는 아니다. 예를 들어, 이하의 설명에서 제1 피쳐를 제2 피쳐 위에 또는 제2 피쳐 상에 형성하는 것은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시양태를 포함할 수 있으며, 또한 부가적인 피쳐가 제1 피쳐와 제2 피쳐 사이에 형성될 수 있기에, 제1 및 제2 피쳐가 직접 접촉하지 않을 수 있는 실시형태도 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 평이함과 명료함의 목적을 위한 것이며 논의된 다양한 실시형태 및/또는 구성 간의 관계를 그 자체로 나타내는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 본 명세서에서 설명의 편의상, 도면에 도시된 바와 같은 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)와의 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위 이외에 사용 중이거나 작동 중인 디바이스의 상이한 방위를 망라하는 것으로 의도된다. 장치는 그와 다른 방향으로 (90도 회전 또는 다른 방향으로) 향하고 있을 수 있으며, 본 명세서에서 사용된 공간적으로 상대적인 서술자는 이에 따라 마찬가지로 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스 및 반도체 디바이스를 형성하는 방법에 관한 것이다. 특히, 본 개시는 FINFET 소스/드레인(S/D) 공학 기술에 관한 것이다. 본 개시의 일부 양태에 따르면, 핀의 S/D 영역은 리세스되지 않으며, 에피택셜 피쳐는 핀의 S/D 영역의 표면 상에 성장된다. 이것은 핀의 채널 영역의 스트레인을 그대로 유지하고 용이한 콘택트 랜딩(contact landing)을 위한 큰 에피택셜 피쳐를 제공하는 이점을 제공한다. 제공된 주제는 게이트 형성(게이트 스페이서 형성을 포함함) 및 S/D 공학 기술의 과정 동안 핀의 S/D 영역을 실질적으로 그대로 유지하는 다양한 혁신적인 방법을 설명한다.
도 1은 본 개시의 다양한 양태에 따른 반도체 디바이스(100)를 형성하는 방법(10)의 흐름도를 도시한다. 방법(10)은 단지 실시예일뿐이며, 명시적으로 청구 범위에서 언급된 것 이상으로 본 개시를 제한하려는 의도는 아니다. 추가 동작은 방법(10) 이전에, 도중에 및 이후에 제공될 수 있으며, 설명된 일부 동작은 방법의 추가 실시형태에 대해 대체되거나, 제거되거나 또는 옮겨질 수 있다. 방법(10)은 아래에서 도 2a 내지 도 14와 관련하여 설명된다. 도 2a 및 도 4a는 중간 제조 단계에서 반도체 디바이스(100)의 일부의 사시도이다. 도 2b, 도 3a, 도 4b, 도 5a, 도 6a, 도 7a, 도 8, 도 9, 도 10a, 도 11a, 도 12, 도 13 및 도 14는 일부 실시형태에 따라서, 도 2a 및 도 4a의 "A-A" 선을 따라서 절취한 도 2a 및 도 4a의 반도체 디바이스의 일부의 단면도이다. 도 2c, 도 3b, 도 4c, 도 5b, 도 6b, 도 7b, 도 10b 및 도 11b는 일부 실시형태에 따라서, 도 2a 및 도 4a의 "B-B" 선을 따라 절취한 도 2a 및 도 4a의 반도체 디바이스의 일부의 단면도이다.
반도체 디바이스(또는 구조 또는 디바이스 구조)(100)는 설명의 목적으로 제공되며, 본 개시의 실시형태를 반드시 임의의 수의 디바이스, 임의의 수의 영역, 또는 구조 또는 영역의 임의의 구성으로 제한하는 것은 아니다. 또한, 도 2 내지 도 14에 도시된 바와 같은 반도체 디바이스(100)는 스태틱 랜덤 액세스 메모리(static random access memory, SRAM) 및/또는 로직 회로, 저항, 캐패시터와 인덕터와 같은 수동 구성요소, 및 p형 전계효과 트랜지스터(p-type field effect transistor, PFET), n형 FET(NFET), FINFET와 같은 다중 게이트 FET, 금속 산화물 반도체 전계효과 트랜지스터(metal-oxide semiconductor field effect transistor, MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor, CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 메모리 셀 및 이들의 조합과 같은 능동 구성요소를 포함할 수 있는 IC 또는 그 일부분을 가공하는 동안 제조된 중간 디바이스일 수 있다.
도 1을 참조하면, 동작(12)에서, 방법(10)(도 1)은 반도체 디바이스(100)를 제공한다(또는 반도체 디바이스가 제공된다). 도 2a는 디바이스(100)의 사시도를 도시한다. 도 2b 및 도 2c는 각각 도 2a의 "A-A" 및 "B-B" 선을 따라 절취한 디바이스(100)의 단면도를 도시한다. 도 2a, 도 2b 및 도 2c를 전체적으로 참조하면, 디바이스(100)는 기판(102), 기판(102) 위의 소자 분리(isolation) 구조체(104) 및 기판(102)으로부터 격리 구조체(104)를 통해 연장되는 두 개의 핀(106)을 포함한다.
기판(102)은 본 실시형태에서 실리콘 기판이다. 대안적으로, 기판(102)은 게르마늄과 같은 다른 기본 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안적으로, 기판(102)은 예컨대 매립된 유전체 층을 갖는 절연 기판상의 반도체(semiconductor-on-insulator, SOI)이다. 실시형태에서, 기판(102)은 활성 디바이스를 형성하기 위한 p웰 및 n웰과 같은 활성 영역을 포함한다.
격리 구조체(104)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(fluoride-doped silicate glass, FSG), 낮은-k 유전체 물질 및/또는 다른 적합한 절연성 물질을 포함할 수 있다. 일부 실시형태에서, 격리 구조체(104)는 얕은 트렌치 소자 분리(shallow trench isolation, STI) 피쳐일 수 있다. 핀(106)은 기판(102)과 실질적으로 동일한 반도체 물질을 포함할 수 있다. 각각의 핀(106)은 채널 영역(106b), 및 그 채널 영역(106b)을 사이에 끼어넣은 두 개의 S/D 영역(106a)을 포함한다.
핀(106)은 포토리소그래피 및 에칭 공정을 포함하는 적합한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은 기판(102)을 덮는 포토레지스트 층(레지스트)을 형성하고, 레지스트를 패턴에 노광하고, 노광 후 베이킹 공정을 수행하고, 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 것을 포함할 수 있다. 이어서 마스킹 요소는 기판(102) 내에 리세스를 에칭하여, 기판(102) 상에 핀(106)을 남기는데 사용된다. 에칭 공정은 건식 에칭, 습식 에칭, 반응이온 에칭(reactive ion etching, RIE) 및/또는 다른 적합한 공정을 포함할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, CL2, CHCl3, CCl4, 및/또는 BCL3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 실행할 수 있다. 예를 들어, 습식 에칭 공정은 희석된 불화수소산(diluted hydrofluoric acid, DHF); 수산화칼륨(potassium hydroxide, KOH) 용액; 암모니아; 불화수소산(hydrofluoric acid, HF), 질산(HNO3) 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적합한 습식 에칭액으로 에칭하는 것을 포함할 수 있다. 핀(106)은 더블 패터닝 리소그래피(double-patterning lithography, DPL) 공정을 사용하여 형성될 수도 있다. 핀(106)을 형성하는 방법의 수많은 다른 실시형태가 적합할 수 있다.
격리 구조체(104)는 예를 들어, 핀(106) 형성 공정의 일부로서 기판(102) 내에 트렌치를 에칭함으로써 형성될 수 있다. 그 다음 트렌치는 소자 분리 물질로 충전될 수 있고, 이어서 화학 기계적 평탄화(chemical mechanical planarization, CMP) 공정이 수행될 수 있다. 필드 산화물, 실리콘 국부 산화(LOCal Oxidation of Silicon, LOCOS) 및/또는 다른 적합한 구조체와 같은 다른 격리 구조체가 가능하다. 격리 구조체(104)는 예를 들어, 하나 이상의 열 산화 라이너 층(thermal oxide liner layer)을 갖는 다층 구조체를 포함할 수 있다.
동작(14)에서, 방법(10)(도 1)은 디바이스(100)의 표면 상에 산화물 층(108)을 형성한다. 도 3a 및 도 3b를 참조하면, 본 실시형태에서, 산화물 층(108)은 핀(106)의 상부 및 측벽 표면의 위에 그리고 격리 구조체(104)의 상부 표면의 위에 형성된다. 대안적인 실시형태에서, 산화물 층(108)은 핀(106)의 상부 표면 및 측벽 표면 상에 형성되지만, 격리 구조체(104)의 상부 표면에는 형성되지 않는다. 산화물 층(108)은 실리콘의 화학적 산화, 실리콘의 열 산화, 실리콘의 오존 산화, 원자 층 증착(atomic layer deposition, ALD), 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD) 또는 기타 적합한 방법과 같은 다양한 방법에 의해 형성될 수 있다. 산화물 층(108)은 Hf 산화물, Ta 산화물, Ti 산화물, Zr 산화물, Al 산화물 또는 이들의 조합과 같은 실리콘 산화물 또는 높은-k 산화물(실리콘 산화물의 유전 상수보다 큰 유전 상수를 가짐)을 포함할 수 있다. 산화물 층(108)은 수 옹스트롬 내지 수십 옹스트롬의 두께를 갖도록 형성될 수 있다.
동작(16)에서, 방법(10)(도 1)은 게이트 스택(116)을 형성한다. 도 4a, 도 4b 및 도 4c를 참조하면, 게이트 스택(116)은 격리 구조체(104) 및 핀(106) 위에 배치된다. 특히, 게이트 스택(116)은 각각의 채널 영역(106b)에서 핀(106)과 결합한다. 게이트 스택(116)은 게이트 전극 층(110), 제1 하드 마스크(hard mask, HM) 층(112) 및 제2 HM 층(114)을 포함한다. 본 실시형태에서, 게이트 전극 층(110)은 폴리실리콘을 포함할 수 있고, 게이트 대체 공정에서 금속 게이트로 대체될 수 있다. HM 층(112 및 114)은 각각 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물(SiON) 또는 실리콘 옥시카본 질화물(SiOCN)과 같은 산화물 또는 질화물을 포함할 수 있다. 실시형태에서, 동작(16)은 다양한 성막 및 에칭 공정을 포함한다. 예를 들어, 동작(16)은 산화물(108) 위에 블랭킷 층으로서 층(110)을 성막할 수 있고, 층(110) 위에 순차적으로 층(112 및 114)을 성막할 수 있다. 이후, 포토리소그래피 공정이 수행되어 게이트 레이아웃 정의에 기초한 에칭 마스크를 형성하며, 층(114, 112 및 110)은 에칭 마스크(또는 그 변형)를 사용하여 에칭되어 게이트 스택(116)을 형성한다. 본 실시형태에서, 산화물 층(108)은 또한 에칭 마스크(또는 그 변형)를 이용하여 에칭된다. 그 결과, 산화물 층(108)은 게이트 스택(116) 아래를 제외하고는 핀(106)으로부터 제거된다. 특히, 산화물 층(108)은 핀(106)의 S/D 영역(106a)으로부터 제거된다.
동작(18)에서, 방법(10)(도 1)은 디바이스(100)의 표면 상에 스페이서 층(118)을 형성한다. 스페이서 층(118)은 하나 이상의 유전체 층을 포함할 수 있다. 도 5a 및 도 5b를 참조하면, 스페이서 층(118)은 게이트 스택(116)의 상부 및 측벽 표면 상에, 핀(106)의 상부 표면 및 측벽 표면 상에, 그리고 격리 구조체(104)의 상부 표면 상에 형성된다. 스페이서 층(118)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 옥시카본 질화물(SiOCN), 다른 물질 또는 이들의 조합과 같은 하나 이상의 유전체 물질을 포함할 수 있다. 스페이서 층(118)은 화학적 산화, 열 산화, ALD, CVD 및/또는 다른 적합한 방법을 포함하는 하나 이상의 방법에 의해 형성될 수 있다. 실시형태에서, 동작(18)은 또한 핀(106)의 S/D 영역(106a)에서 저농도 도핑된(lightly doped) S/D(LDD) 피쳐를 형성하는 것을 포함할 수 있다.
동작(20)에서, 방법(10)(도 1)은 게이트 스택(116)의 적어도 상부 위에 폴리머 물질(115)을 성막한다(도 5a 및 도 5b). 실시형태에서, 폴리머 물질(115)은 CwHxFyOz 폴리머를 포함할 수 있으며, 여기서 w, x, y 및 z는 각 화학 원소의 원자 퍼센트를 나타낸다. 예를 들어, 폴리머 물질(115)은 100 내지 300 sccm(분당 표준 입방 센티미터)의 유동 속도의 CH3F와 산소의 가스 혼합물, 1000 내지 2000W의 소스 전력 및 5 내지 40mTorr의 압력을 갖는 공정 조건하에서 성막될 수 있다. 폴리머 물질(115)은 구조의 고르지 않은 지형으로 인해 디바이스(100)의 표면에 걸쳐 불균일하게 성막된다는 것을 주목해야 한다. 특히, 게이트 스택(116)의 상부 표면은 핀(106)의 상부 표면보다 훨씬 높다. 결과적으로, 폴리머 물질(115)은 핀(106)의 상부에서보다 게이트 스택(116)의 상부에서 훨씬 두껍게 성막된다. 이것은 핀(106)의 S/D 영역의 표면 상의 스페이서 층(118)을 제거하는 (후술하는) 후속 에칭 공정으로부터 게이트 스택(116)의 측벽 표면 상의 스페이서 층(118)을 보호하는 이점을 제공한다. 방법(10)의 실시형태에서, 동작(20)은 선택적이며 건너뛸 수 있다. 본 실시형태에서 더 나아가, 방법(10)은 동작(18)으로부터 (후술하는) 동작(22)으로 진행할 수 있고 동작(22)의 특별한 동시적인 에칭 및 성막 방식에 의존하여 게이트 스택(116)의 측벽 표면 상의 스페이서 층(118)을 보호한다.
동작(22)에서, 방법(10)(도 1)은 디바이스(100)에 대해 에칭 공정을 수행한다. 특히, 에칭 공정은 핀(106)이 아닌 스페이서 층(118)의 물질(들)을 선택적으로 제거하기 위해 조정된다. 스페이서 층(118)이 산화물 및/또는 질화물을 포함하고 핀(106)이 실리콘을 포함하는 실시형태에서, 에칭 공정은 산화물 및/또는 질화물을 선택적으로 에칭하기 위해 조정되지만, 실리콘을 에칭하지 않는다(또는 미미하게 에칭한다). 격리 구조체(104)는 스페이서 층(118)과 상이한 유전체 물질(들)을 갖도록 설계될 수 있는데, 비록 이들이 모두 약간의 산화물을 포함할지라도, 격리 구조체(104)에 미치는 손상을 피하기 위해 유전체 물질(들)을 갖도록 설계될 수 있다는 것을 주목하여야 한다. 일부 실시형태에서 격리 구조체(104)의 약간의 손실은 용인될 수 있음을 또한 주목하여야 한다.
실시형태에서, 에칭 공정은 등방성이며, 100 내지 300 sccm의 유동 속도의 CH3F와 산소의 가스 혼합물, 1000 내지 2000W의 소스 전력, 및 5 내지 40 mTorr의 압력을 이용하여 수행될 수 있다. 대안적으로 또는 부가적으로, 다른 가스가 에칭 공정에 의해 효율적으로 사용될 수 있다. 특히, 에칭 공정은 CwHxFyOz 폴리머와 같은 하나 이상의 폴리머 부산물(117)을 생성하는데(도 6a 및 도 6b), 여기서 w, x, y 및 z는 각 화학 원소의 원자 퍼센트를 나타낸다. 폴리머 부산물(117)은 에칭 공정 중에 동시에 생성되고 디바이스(100)의 다양한 표면 위에 성막된다. 게이트 스택(116)은 핀(106)보다 훨씬 높기 때문에, 게이트 스택(116)의 상부는 핀(106)의 상부가 성막물을 받는 것보다 훨씬 더 많은 폴리머 부산물(117)의 성막물을 받는다. 결과적으로, 게이트 스택(116) 및 잔류 산화물 층(108)의 측벽 상의 스페이서 층(118)의 부분은 에칭 공정 중에 실질적으로 변화없이 남는데 반해, 핀(106)의 S/D 영역의 표면 상의 스페이서 층(118)의 부분은 제거된다. 도 6a 및 도 6b를 참조하면, 스페이서 층(118)은 게이트 스택(116)의 상부로부터, S/D 영역(106a)에서 핀(106)의 상부 및 측벽 표면으로부터, 그리고 격리 구조체(104)의 상부 표면으로부터 제거된다. 그러나 게이트 스택(116) 및 잔류 산화물 층(108)의 측벽 상의 스페이서 층(118)은 대부분 남아있다. 일부 실시형태에서, 일부 잔류 스페이서 층(118)은 디바이스(100)의 성능에 영향을 미치지 않으면서 격리 구조체(104)의 상부 표면에 남을 수 있다. 동작(22)은 세정 공정과 같은 추가 공정을 수행하여, 후속 에피택셜 성장을 위해 핀(106)을 준비할 수 있다. 핀(106)은 에칭되지 않기 때문에, 동작(22)은 채널 영역(106b) 내에 형성된 어떠한 스트레인도 완화하지 않는다. 폴리머 부산물(117)은 동작(22)의 말미에 디바이스(100)의 상부로부터 제거된다. 폴리머 물질(115)이 동작(20)에 의해 성막되었다면, 폴리머 물질은 동작(22)에 의해서도 제거된다.
동작(24)에서, 방법(10)(도 1)은 핀(106)의 S/D 영역(106a) 상에 하나 이상의 에피택셜 층을 성장시킨다. 도 7a 및 도 7b를 참조하면, 본 실시형태에서, 하나 이상의 에피택셜 층은 제1 에피택셜 층(120) 및 제2 에피택셜 층(122)을 포함한다. 특히, 제1 에피택셜 층(120)은 핀(106)의 S/D 영역의 상부 및 측벽 표면 상에 성막된다. 다시 말해서, 제1 에피택셜 층(120)은 핀(106)의 S/D 영역을 둘러싼다. 또한, 제2 에피택셜 층(122)은 제1 에피택셜 층(120)을 둘러싼다. 도 7a에 도시된 실시형태에서, 두 개의 핀(106)상의 제1 에피택셜 층(120)은 병합되지 않지만, 두 개의 핀(106)상의 제2 에피택셜 층(122)은 측 방향으로 병합된다(즉, 서로 접촉한다). 두 개의 핀(106) 사이의 ("x" 방향을 따른) 횡방향 거리 및 에피택셜 성장의 제어에 따라, 제1 및 제2 에피택셜 층(120 및 122)은 상이한 병합 프로파일을 갖도록 형성될 수 있다. 일 실시예는 도 8에 도시되는데, 여기서 제1 에피택셜 층(120)도 제2 에피택셜 층(122)도 인접한 대응하는 에피택셜 피쳐와 병합하지 않는다. 다른 실시예는 도 9에 도시되는데, 여기서 두 개의 핀(106)상의 제1 에피택셜 층(120)이 측 방향으로 병합되고 두 개의 핀(106)상의 제2 에피택셜 층(122) 역시 측 방향으로 병합된다. 도 9에 도시된 바와 같은 구조를 형성하기 위해, 동작(24)은 제2 에피택셜 층(122)을 성장시키기 전에 제1 에피택셜 층(120)이 측 방향으로 병합될 때까지 대기한다.
다양한 실시형태에서, 제1 및 제2 에피택셜 층(120 및 122)은 실리콘, 게르마늄, 실리콘 게르마늄, 하나 이상의 III-V 물질, 화합물 반도체 또는 합금 반도체와 같은 동일하거나 상이한 반도체 물질을 포함할 수 있다. 일 실시형태에서, 핀(106)은 실리콘을 포함하며, 에피택셜 층(120 및 122)은 실리콘 게르마늄을 포함한다. 에피택셜 성장 공정은 실리콘 기반 전구체를 이용한 LPCVD 공정, 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정, 또는 순환 증착 및 에칭(cyclic deposition and etching, CDE) 공정일 수 있다. 예를 들면, 실리콘 결정은 전구체로서 디클로로실란(SiH2CL2)을 이용하여 LPCVD에 의해 성장될 수 있다. 다른 예를 들면, 실리콘 게르마늄 결정은 에칭 가스로서 HCL을 사용하고 증착 가스로서 H2 내에 약 1% 내지 약 10% GeH4를 함유하는 GeH4 와 H2의 가스 혼합물을 이용하는 CDE 공정으로 형성될 수 있다. 그 외에도, 에피택셜 층(120 및 122)은 붕소 또는 인듐과 같은 하나 이상의 p형 도펀트 또는 인 또는 비소와 같은 하나 이상의 n형 도펀트를 사용하여 (에피택셜 성장 공정 동안) 원위치에서 또는 (에피택셜 성장 공정이 완료된 후에는) 다른 위치에서 도핑될 수 있다.
또한, 동작(24)은 에피택셜 층(122)의 표면 상에 실리사이드화 또는 게르마노-실리사이드화를 형성할 수 있다. 예를 들어, 니켈 실리사이드 또는 티타늄 실리사이드와 같은 실리사이드화는 에피택셜 피쳐(122) 위에 금속 층을 성막하고, 금속 층이 에피택셜 피쳐(122)의 실리콘과 반응하여 금속 실리사이드화를 형성하도록 금속 층을 어닐링한 다음, 미반응된 금속 층을 제거함으로써 형성될 수 있다. 대안적인 실시형태에서, 동작(24)은 실리사이드화를 형성하지 않으며, 방법(10)은 아래에서 설명되는 바와 같이 콘택트 홀을 에칭한 후에 실리사이드화를 형성한다.
동작(26)에서, 방법(10)(도 1)은 에피택셜 층(122) 상에 하나 이상의 콘택트 피쳐를 형성한다. 동작(26)은 에피택셜 층(122) 및 게이트 스택(116) 위에 유전체 층(예를 들어, 층간 유전체(inter-layer dielectric, ILD) 층)을 형성하고, 유전체 층을 통해 콘택트 홀을 에칭하여 에피택셜 층(122)을 노출하며, 콘택트 홀 내에 하나 이상의 전도성 층을 성막하여 콘택트 피쳐를 형성하는 것과 같은 다양한 공정을 포함할 수 있다. 이들 공정은 아래에서 더 자세히 설명된다.
도 10a 내지 도 10b를 참조하면, 에피택셜 층(120 및 122)뿐만 아니라 게이트 스택(116) 및 스페이서 층(118)을 덮기 위해 유전체 층(124)이 성막된다. 유전체 층(124)은 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되거나 도핑되지 않은 실리케이트 유리, 용융 실리케이트 유리(FSG) 및/또는 다른 적합한 유전체 물질과 같은 물질을 포함할 수 있다. 유전체 층(124)은 PECVD 공정, 유동성 CVD(flowable CVD, FCVD) 또는 다른 적합한 성막 기술에 의해 성막될 수 있다. 유전체 층(124)이 성막된 후에, 동작(26)은 화학 기계적 평탄화(CMP) 공정을 수행하여 유전체 층(124)의 상부 표면을 평탄화하고 HM 층(114)을 노출할 수 있다. 일부 실시형태에서, 실리콘 질화물과 같은 유전체 물질을 갖는 콘택트 에칭 정지 층(도시되지 않음)이 유전체 층(124) 아래에 성막된다.
도 11a 및 도 11b를 참조하면, 동작(26)은 유전체 층(124) 내에 콘택트 홀을 에칭하여 에피택셜 층(122)을 노출하고 이어서 콘택트 홀 내에 하나 이상의 전도성 층을 성막하여 S/D 콘택트 피쳐(128)를 형성한다. S/D 콘택트 피쳐(128)는 장벽 층 및 장벽 층 위의 금속 충전 층을 포함할 수 있다. 장벽 층은 TaN 또는 TiN과 같은 전도성 질화물을 포함할 수 있으며, 금속 충전 층은 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co), 이들의 조합 또는 다른 적합한 물질을 포함할 수 있다. 장벽 층 및 금속 충전 층 각각은 PVD, CVD, 도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 일 실시형태에서, 실리사이드화 또는 게르마노-실리사이드화는 장벽 층 아래에 형성될 수 있다.
도 11a 및 도 11b를 계속 참조하면, 본 실시형태에서, 동작(26)은 또한 게이트 스택(116)을 최종 게이트 구조체(126)로 대체한다. S/D 콘택트 피쳐(128) 및 게이트 구조체(126)는 임의의 순서로 제조될 수 있음을 주목하여야 한다. 일 실시형태에서, 동작(26)은 하나 이상의 에칭 공정을 수행하여 (HM 층(114), HM 층(112) 및 게이트 전극 층(110)을 포함하는) 게이트 스택(116)을 제거함으로써, 스페이서 층(118) 사이에 트렌치를 형성한다. 이어서, 동작(26)은 트렌치 내에 게이트 구조체(126)를 성막한다. 게이트 구조체(126)는 n형 또는 p형 일 함수 층 및 금속 충전 층을 포함할 수 있다. 예를 들어, n형 일 함수 층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄화물 질화물, 탄탈륨 실리콘 질화물 또는 이들의 조합과 같이 유효 일 함수가 충분히 낮은 금속을 포함할 수 있다. 예를 들어, p형 일 함수 층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브덴, 텅스텐, 백금 또는 이들의 조합과 같이 유효 일 함수가 충분히 큰 금속을 포함할 수 있다. 예를 들어, 금속 충전 층은 알루미늄, 텅스텐, 코발트, 구리 및/또는 다른 적합한 물질을 포함할 수 있다. 금속 충전 층은 CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 도 11b에 도시된 실시형태에서, 산화물 층(108)은 제거되지 않으며 게이트 유전체 층으로서 기능을 할 수 있다. 대안적인 실시형태에서, 산화물 층(108)은 제거되고 하프늄 산화물, 지르코늄 산화물, 란타늄 산화물, 티타늄 산화물, 이트륨 산화물 및 스트론튬 티탄산염과 같은 높은-k 게이트 유전체 층으로 대체된다. 높은-k 게이트 유전체 층은 화학적 산화, 열 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD) 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
도 11a에 도시된 실시형태에서, S/D 콘택트 피쳐(128)는 에피택셜 층(122)의 상부 및 측벽 표면 상에 성막된다. 다시 말해서, S/D 콘택트 피쳐(128)는 에피택셜 층(122)을 둘러싼다. 유리하게도 이것은 증가된 콘택트 면적 및 감소된 콘택트 저항을 제공한다. 도 12는 S/D 콘택트 피쳐(128)가 대부분 에피택셜 층(122)의 상부 표면 상에 성막되는 대안적인 실시형태를 도시한다. 도 13 및 도 14는 디바이스(100)의 일부 대안적인 실시형태를 도시한다. 도 13을 참조하면, 에피택셜 층(120 및 122)은 인접한 핀(106) 상의 대응하는 에피택셜 피쳐와 병합되지 않으며, S/D 콘택트 피쳐(128)는 각각의 에피택셜 층(122)을 둘러싼다. 도 14를 참조하면, 인접한 핀(106) 상의 에피택셜 층(120)은 병합되므로, 에피택셜 층(122)도 병합된다. S/D 콘택트 피쳐(128)는 병합된 에피택셜 층(122)을 둘러싼다.
동작(28)에서, 방법(10)(도 1)은 최종 디바이스를 형성하기 위해 추가 공정을 수행할 수 있다. 예를 들어, 방법(10)은 유전체 층(124) 맨 위에 하나 이상의 유전체 층을 형성하고, S/D 콘택트 피쳐(128) 및 게이트 구조체(126) 위에 각기 S/D 콘택트 플러그(비아) 및 게이트 콘택트 플러그(비아)를 형성하고, 금속 상호 접속부를 형성하여 각종 트랜지스터의 단자를 연결하여 IC를 형성할 수 있다.
도 15는 본 개시의 다양한 양태에 따른, 반도체 디바이스(100)의 실시형태를 형성하는 다른 방법(50)의 흐름도를 도시한다. 방법(50)의 일부 양태는 방법(10)과 동일하며, 아래에서 간략하게 논의될 것이다. 방법(50)의 다른 양태는 방법(10)과 다르며, 더 상세히 설명될 것이다.
동작(52)에서, 방법(50)(도 15)은 기판(102), 격리 구조체(104) 및 두 개의 핀(106)을 갖는 구조체(디바이스(100))를 제공하거나 제공받는다. 이 동작은 도 1, 도 2a, 도 2b 및 도 2c를 참조하여 위에서 논의된 바와 같은 동작(12)과 동일하다.
동작(54)에서, 방법(50)(도 15)은 디바이스(100)의 표면 상에 산화물 층(108)을 형성한다. 이 동작은 도 1, 도 3a 및 도 3b를 참조하여 위에서 논의된 바와 같은 동작(14)과 동일하다.
동작(56)에서, 방법(50)(도 15)은 산화물 층(108) 위에 게이트 스택(116)을 형성하고 각각의 채널 영역에서 핀(106)과 결합한다. 방법(10)의 동작(16)과 달리, 동작(56)은 산화물 층(108)을 제거하지 않는다. 도 16a 및 16b를 참조하면, 산화물 층(108)은 핀(106)의 상부 및 측벽 표면 상에서 그리고 격리 구조체(104)의 상부 표면 상에서 남는다. 동작(56)의 다른 양태는 게이트 전극 층(110), HM 층(112) 및 HM 층(114)의 블랭킷 층을 성막하고, 포토리소그래피 공정 및 하나 이상의 에칭 공정을 수행하여 게이트 스택(116)을 형성하는 것을 포함하는 동작(16)의 양태와 동일할 수 있다.
동작(58)에서, 방법(50)(도 15)은 게이트 스택(116) 및 산화물 층(108)에 대해 하나 이상의 표면 처리 공정을 수행한다. 표면 처리 공정은 게이트 스택(116)의 표면 및 산화물 층(108)의 표면이 유전체 물질(예를 들어, 실리콘 질화물)에 대해 상이한 결합 선택성을 갖도록 설계된다. 특히, 처리 후에는 유전체 물질이 산화물 층(108)의 표면 위보다 게이트 스택(116)의 표면 위에 성막되는 것이 훨씬 더 쉬워질 것이다. 실시형태에서, 게이트 전극 층(110)은 폴리실리콘을 포함하고, HM 층(112)은 질화물을 포함하며, HM 층(114)은 산화물을 포함한다. 본 실시형태에서 더 나아가, 표면 처리 공정은 게이트 전극 층(110) 및 HM 층(112)의 표면이 산화물 층(108) 및 HM 층(114)의 표면보다 유전체 물질에 더 접착 가능하도록 설계된다.
실시형태에서, 표면 처리 공정은 습식 화학 물질(예를 들어, 세정 용액)을 게이트 스택(116) 및 산화물 층(108)의 표면에 도포하는 것을 포함한다. 예를 들어, 습식 화학 물질은 희석된 플로오르화 수소(DHF) 산, SPM(통상 1:4의 H2SO4:H2O2 혼합물), SC1 용액(통상 1:1:5의 NH4OH:H2O2:H2O 혼합물), SC2(통상 1:1:5의 HCL:H2O2: H2O 혼합물) 및 DIW(de-ionized water, 탈 이온수)를 포함할 수 있다.
실시형태에서, 표면 처리 공정은 건식 화학 세정 공정(예를 들어, "Siconi"기술)을 게이트 스택(116) 및 산화물 층(108)의 표면에 적용하는 것을 포함한다.
실시형태에서, 표면 처리 공정은 게이트 스택(116) 및 산화물 층(108)의 표면에 유기 단분자층을 도포하는 것을 포함한다. 예를 들어, 유기 단분자층은 CnH2n+1SiCl3 또는 폴리(메틸 메타크릴레이트)(PMMA)를 포함할 수 있다. 예를 들어, PMMA는 게이트 스택(116) 및 산화물 층(108)의 표면 상에 스핀 코팅될 수 있으며, 그런 다음 표면으로 확산된다.
실시형태에서, 표면 처리 공정은 게이트 스택(116) 및 산화물 층(108)의 표면에 플라즈마를 도포하는 것을 포함한다. 예를 들어, 플라즈마는 10 내지 300℃의 온도에서, 5 내지 100 sccm의 가스 유동 속도의 CxFy, CxHyFz, CHx (예를 들어, 알켄, 알킨) 또는 다른 적합한 가스를 사용할 수 있다.
실시형태에서, 표면 처리 공정은 하나 이상의 이온 종을 게이트 스택(116) 및 산화물 층(108)의 표면에 주입하는 것을 포함한다. 예를 들어, 이온 종은 비소 이온, 알루미늄 이온, 붕소 이온, 인 이온 및 다른 적합한 이온 중 하나 이상을 포함할 수 있다.
동작(60)에서, 방법(50)(도 15)은 스페이서 층(118)을 성막한다. 도 17a 및 도 17b를 참조하면, 본 실시형태에서, 게이트 전극 층(110)은 폴리실리콘을 포함하고, HM 층(112)은 질화물을 포함하며, HM 층(114)은 산화물을 포함하므로, 스페이서 층(118)은 게이트 전극 층(110) 및 HM 층(112)의 처리된 표면 위에 성막되지만, 산화물 층(108) 및 HM 층(114) 위에는 성막되지 않는다(또는 미미하게 성막된다). 실시형태에서, 스페이서 층(118)은 실리콘 질화물, 실리콘 산질화물 및 실리콘 산탄화물 질화물과 같은 질화물을 포함한다. HM 층(112)이 산화물을 포함하는 실시형태에서, 스페이서 층(118)은 HM 층(112) 위에 성막되지 않는다.
동작(62)에서, 방법(50)(도 15)은 핀(106)의 S/D 영역(106a)으로부터 산화물 층(108)을 제거한다. 도 18a 및 18b를 참조하면, 산화물 층(108)은 게이트 스택(116) 및 스페이서 층(118) 아래를 제외하고 핀(106)의 상부 및 측벽 표면과 격리 구조체(104)의 상부 표면으로부터 제거된다. 산화물 층(108)의 부분은 게이트 스택(116) 및 스페이서 층(118) 아래에 남아있다. 동작(62)은 건식 에칭, 습식 에칭, 반응성 이온 에칭 또는 다른 적합한 에칭 공정을 사용할 수 있다. 에칭 공정은 핀(106), 격리 구조체(104), 게이트 스택(116) 및 스페이서 층(118)을 에칭하지 않으면서(또는 미미하게 에칭하면서) 산화물 층(108)을 선택적으로 제거하도록 조정된다. 동작(62)은 후속 에피택셜 성장을 위해 S/D 영역(106a)을 준비하는 세정 공정을 추가로 수행할 수 있다.
동작(64)에서, 방법(50)(도 15)은 S/D 영역(106a) 상에 하나 이상의 에피택셜 층을 성장시킨다. 도 19a 및 도 19b를 참조하면, 제1 에피택셜 층(120)은 S/D 영역(106a)을 둘러싸도록 성장되며 제2 에피택셜 층(122)은 제1 에피택셜 층(120)을 둘러싸도록 성장된다. 동작(64)의 양태는 도 1, 도 7a, 도 7b, 도 8 및 도 9를 참조하여 위에서 논의된 바와 같은 동작(24)의 양태와 동일하다.
동작(66)에서, 방법(50)(도 15)은 에피택셜 층(122) 위에 콘택트 피쳐를 형성한다. 도 20a 및 도 20b를 참조하면, 콘택트 피쳐(128)는 에피택셜 층(122)을 둘러싸도록 형성되며, 게이트 구조체(126)는 게이트 스택(116)을 대체한다. 동작(66)의 양태는 도 1, 도 10a, 도 10b, 도 11a, 도 11b, 도 12, 도 13 및 도 14를 참조하여 위에서 논의된 바와 같은 동작(26)의 양태와 동일하다.
제한하려는 의도는 아니지만, 본 개시의 하나 이상의 실시형태는 반도체 디바이스 및 그 형성 공정에 많은 이점을 제공한다. 예를 들어, 본 개시의 실시형태는 게이트 스택의 측벽으로부터 스페이서 층을 제거하지 않고 핀의 S/D 영역으로부터 스페이서 층을 제거하는 방법을 제공한다. 이러한 방법은 에피택셜 층을 성장시키기 위해 핀을 준비한다. 또한, 제공되는 방법은 핀을 리세스하지 않고 핀 상에 에피택셜 층을 성장시켜, 유리하게도 핀의 채널 영역에 형성된 스트레인을 유지한다. 더욱이, 핀은 S/D 공학 기술 공정 동안 실질적으로 그대로 남기 때문에, 그 위에 성장된 에피택셜 층은 웨이퍼상의 넓은 면적에 걸쳐 실질적으로 균일하다.
하나의 예시적인 양태에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판으로부터 연장되는 두 개의 핀 - 각각의 핀은 두 개의 소스/드레인(S/D) 영역 및 채널 영역을 가짐 - 을 형성하는 단계; 각각의 채널 영역에서 각각의 핀과 결합하는(engaging) 게이트 스택을 형성하는 단계; 게이트 스택의 상부 및 측벽 표면 위와 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계; 및 하나 이상의 유전체 층에 대해 에칭 공정을 수행하는 단계를 포함하며, 에칭 공정은 동시에 게이트 스택의 상부 표면 위에 폴리머 층을 동시에 생성하여, 핀의 S/D 영역의 상부 및 측벽 표면이 노출되고 게이트 스택의 측벽 표면의 대부분이 여전히 하나 이상의 유전체 층에 의해 덮여 있는 결과를 가져온다. 방법은 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계를 더 포함한다.
실시형태에서, 방법은 하나 이상의 에피택셜 층의 상부 및 측벽 표면과 전기적으로 접촉하는 콘택트 피쳐를 형성하는 단계를 더 포함한다. 다른 실시형태에서, 방법은 게이트 스택을 형성하는 단계 이전에, 기판 위 및 두 개의 핀 사이에 격리 구조체를 형성하는 단계를 더 포함하며, 게이트 스택은 격리 구조체 위에 형성된다.
방법의 실시형태에서, 에칭 공정은 핀을 실질적으로 에칭하지 않으면서 핀의 S/D 영역 위의 하나 이상의 유전체 층을 선택적으로 제거하도록 조정된다.
방법의 다른 실시형태에서, 하나 이상의 에피택셜 층을 성장시키는 단계는 핀의 각각의 S/D 영역의 상부 및 측벽 표면과 직접 접촉하는 제1 에피택셜 층을 성장시키는 단계; 및 두 개의 핀 상의 제1 에피택셜 층이 측 방향으로 병합된 후에, 제1 에피택셜 층과 직접 접촉하는 제2 에피택셜 층을 성장시키는 단계를 포함한다.
방법의 다른 실시형태에서, 하나 이상의 에피택셜 층을 성장시키는 단계는 핀의 각각의 S/D 영역의 상부 및 측벽 표면과 직접 접촉하는 제1 에피택셜 층을 성장시키는 단계; 및 두 개의 핀 상의 제1 에피택셜 층이 측 방향으로 병합되기 전에, 제1 에피택셜 층과 직접 접촉하는 제2 에피택셜 층을 성장시키는 단계를 포함한다. 다른 실시형태에서, 두 개의 핀 상의 제2 에피택셜 층은 병합된다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판, 기판 위의 격리 구조체 및 기판으로부터 격리 구조체를 통해 연장되는 두 개의 핀을 갖는 디바이스 구조를 제공하는 단계를 포함하며, 각각의 핀은 두 개의 소스/드레인(S/D) 영역 및 채널 영역을 갖는다. 방법은 격리 구조체 위에 및 핀 위에 게이트 스택 - 게이트 스택은 각각의 채널 영역에서 각각의 핀과 결합함 - 을 형성하는 단계; 및 게이트 스택의 상부 및 측벽 표면 위와 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계를 더 포함한다. 방법은 하나 이상의 유전체 층에 대해 에칭 공정을 수행하는 단계를 더 포함하며, 에칭 공정 동안 폴리머 물질이 게이트 스택의 상부 표면 위에 생성되어 성막되며, 폴리머 물질은 게이트 스택의 측벽 표면 상의 하나 이상의 유전체 층을 에칭 공정으로부터 보호하며, 핀의 S/D 영역의 상부 및 측벽 표면 상의 하나 이상의 유전체 층은 에칭 공정에 의해 제거된다. 방법은 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계를 더 포함한다.
방법의 실시형태에서, 게이트 스택은 폴리실리콘을 포함하고, 핀은 실리콘을 포함하며, 하나 이상의 유전체 층은 질화물을 포함한다. 추가 실시형태에서, 에칭 공정은 이방성이며, 실리콘이 아닌 질화물을 선택적으로 제거하도록 조정된다.
방법의 다른 실시형태에서, 핀 및 하나 이상의 에피택셜 층은 상이한 반도체 물질을 포함한다. 추가 실시형태에서, 핀은 실리콘을 포함하고 하나 이상의 에피택셜 층은 실리콘 게르마늄을 포함한다.
방법의 또 다른 실시형태에서, 하나 이상의 에피택셜 층은 제1 에피택셜 층 및 제2 에피택셜 층을 포함하며, 두 개의 핀 상의 하나 이상의 에피택셜 층은 하나의 에피택셜 피쳐로 병합된다.
실시형태에서, 방법은 하나 이상의 에피택셜 층 위에 콘택트 피쳐를 형성하는 단계를 더 포함한다.
또 다른 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 디바이스는 기판; 기판 위의 격리 구조체; 및 기판으로부터 격리 구조체를 통해 연장되는 두 개의 핀을 포함하며, 각각의 핀은 두 개의 소스/드레인(S/D) 영역 및 채널 영역을 포함한다. 디바이스는 각각의 채널 영역에서 각각의 핀과 결합하는 게이트 스택; 핀의 S/D 영역의 상부 및 측벽 표면 위의 제1 에피택셜 층 - 두 개의 핀 상의 제1 에피택셜 층은 측 방향으로 병합됨 - ; 및 제1 에피택셜 층의 상부 및 측벽 표면 위의 제2 에피택셜 층을 더 포함한다.
실시형태에서, 디바이스는 게이트 스택의 측벽 상의 유전체 층; 및 유전체 층 아래 및 격리 구조체 위의 산화물 층을 더 포함한다. 추가 실시형태에서, 산화물 층은 또한 게이트 스택 아래로 연장된다. 대안적인 실시형태에서, 산화물 층은 게이트 스택과 핀의 각각의 채널 영역 사이에 배치된다.
다른 실시형태에서, 디바이스는 제2 에피택셜 층 위에 배치된 콘택트 피쳐를 더 포함한다. 추가 실시형태에서, 콘택트 피쳐는 제2 에피택셜 층의 적어도 상부 표면 및 측 표면 위에 배치된다.
예시적인 일 양태에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판, 기판 위의 격리 구조체 및 기판으로부터 격리 구조체를 통해 연장되는 두 개의 핀을 갖는 디바이스 구조를 제공하는 단계를 포함하며, 각각의 핀은 두 개의 소스/드레인(S/D) 영역 및 채널 영역을 갖는다.방법은 핀의 상부 및 측벽 표면 위와 격리 구조체 위에 제1 유전체 층을 성막하는 단계; 제1 유전체 층 위에 게이트 스택을 형성하여 각각의 채널 영역에서 각각의 핀과 결합하는 단계; 및 제2 유전체 층이 성막될 때, 제2 유전체 층이 제1 유전체 층의 표면보다 게이트 스택의 표면에 대해 더 선택적이 되도록 게이트 스택 및 제1 유전체 층의 표면을 처리하는 단계를 더 포함한다. 방법은 처리 단계 이후, 제2 유전체 층을 성막하는 단계를 더 포함한다. 방법은 제1 유전체 층을 에칭하여 핀의 S/D 영역을 노출하는 단계를 더 포함한다.
실시형태에서, 방법은 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계를 더 포함한다.
방법의 실시형태에서, 제1 유전체 층의 부분은 게이트 스택 및 제2 유전체 층 아래에 잔류한다. 방법의 다른 실시형태에서, 게이트 스택은 폴리실리콘을 포함하고, 제1 유전체 층은 산화물을 포함하며, 제2 유전체 층은 실리콘 및 질화물을 포함한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판, 기판 위의 격리 구조체 및 기판으로부터 격리 구조체를 통해 연장되는 두 개의 핀을 갖는 디바이스 구조를 제공하는 단계를 포함하며, 각각의 핀은 두 개의 소스/드레인(S/D) 영역 및 채널 영역을 포함한다. 방법은 핀의 상부 표면 및 측벽 표면 위와 격리 구조체 위에 제1 유전체 층을 성막하는 단계; 제1 유전체 층 위에 게이트 스택을 형성하여 각각의 채널 영역에서 각각의 핀과 결합하는 단계; 및 선택적 스페이서 성막 공정을 수행하는 단계를 더 포함하며, 선택적 스페이서 성막 공정은 핀의 S/D 영역 위가 아닌 게이트 스택의 측벽 표면 위에 제2 유전체 층을 형성한다. 방법은 제1 유전체 층을 에칭하여 핀의 S/D 영역을 노출하는 단계를 더 포함한다.
실시형태에서, 선택적 스페이서 성막 공정을 수행하는 단계 이전에, 방법은 제2 유전체 층이 제1 유전체 층의 표면과 합쳐지는 것보다 게이트 스택의 측벽 표면과 합쳐지는 것이 더 용이하도록 게이트 스택 및 제1 유전체 층에 대해 표면 처리 공정을 수행하는 단계를 더 포함한다. 실시형태에서, 표면 처리 공정은 게이트 스택 및 제1 유전체 층을 습식 화학 물질로 처리하는 단계를 포함한다. 대안적인 실시형태에서, 표면 처리 공정은 게이트 스택의 측벽 표면 및 제1 유전체 층의 표면으로 하나 이상의 이온 종을 주입하는 단계를 포함한다. 또 다른 실시형태에서, 표면 처리 공정은 플라즈마 처리 공정을 포함한다. 다른 실시형태에서, 표면 처리 공정은 게이트 스택의 측벽 표면 및 제1 유전체 층의 표면을 유기 물질로 처리하는 단계를 포함한다.
또 다른 예시적인 양태에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판, 기판 위의 격리 구조체, 기판으로부터 격리 구조체를 통해 연장되는 두 개의 핀 및 게이트 스택을 갖는 디바이스 구조를 제공하는 단계를 포함하며, 각각의 핀은 두 개의 소스/드레인(S/D) 영역 및 채널 영역을 포함하고, 게이트 스택은 각각의 채널 영역에서 각각의 핀과 결합한다. 방법은 게이트 스택의 상부 및 측벽 표면 위와 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계; 및 하나 이상의 유전체 층 위에 폴리머 물질을 성막하는 단계를 더 포함하며, 폴리머 물질은 핀의 S/D 영역의 상부 표면 위보다 게이트 스택의 상부 표면 위에 두껍게 성막된다. 방법은 디바이스 구조에 대해 에칭 공정을 수행하여, 핀의 S/D 영역의 상부 및 측벽 표면으로부터 하나 이상의 유전체 층을 제거하는 단계를 더 포함한다. 방법은 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계를 더 포함한다.
방법의 실시형태에서, 게이트 스택은 폴리실리콘을 포함하고, 핀은 실리콘을 포함하며, 하나 이상의 유전체 층은 질화물을 포함한다. 추가 실시형태에서, 에칭 공정은 실리콘이 아닌 질화물을 선택적으로 제거하도록 조정된다.
본 개시의 일 실시형태에 따른 반도체 디바이스를 형성하는 방법은, 기판으로부터 연장되는 두 개의 핀 - 각각의 핀은 두 개의 소스/드레인(source/drain, S/D) 영역 및 채널 영역을 가짐 - 을 형성하는 단계; 상기 각각의 채널 영역에서 각각의 핀과 결합하는(engaging) 게이트 스택을 형성하는 단계; 상기 게이트 스택의 상부 및 측벽 표면 위와 상기 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계; 상기 하나 이상의 유전체 층에 대해 에칭 공정 - 상기 에칭 공정은 동시에 상기 게이트 스택의 상부 표면 위에 폴리머 층을 생성하여, 상기 핀의 S/D 영역의 상부 및 측벽 표면이 노출되고 상기 게이트 스택의 측벽 표면의 대부분이 여전히 상기 하나 이상의 유전체 층에 의해 덮여 있는 결과를 가져옴 - 을 수행하는 단계; 및 상기 핀의 S/D 영역의 상기 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계를 포함한다.
본 개시의 일 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 에칭 공정은 상기 핀을 실질적으로 에칭하지 않으면서 상기 핀의 S/D 영역 위의 상기 하나 이상의 유전체 층을 선택적으로 제거하도록 조정되는(tuned) 것이다.
본 개시의 일 실시형태에 따른 반도체 디바이스를 형성하는 방법은, 상기 하나 이상의 에피택셜 층의 상부 및 측벽 표면과 전기적으로 접촉하는 콘택트 피쳐를 형성하는 단계를 더 포함한다.
본 개시의 일 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 하나 이상의 에피택셜 층을 성장시키는 단계는, 상기 핀의 각각의 S/D 영역의 상기 상부 및 측벽 표면과 직접 접촉하는 제1 에피택셜 층을 성장시키는 단계; 및 상기 두 개의 핀 상의 상기 제1 에피택셜 층이 측 방향으로 병합된 후에, 상기 제1 에피택셜 층과 직접 접촉하는 제2 에피택셜 층을 성장시키는 단계를 포함하는 것이다.
본 개시의 일 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 하나 이상의 에피택셜 층을 성장시키는 단계는, 상기 핀의 각각의 상기 S/D 영역의 상기 상부 및 측벽 표면과 직접 접촉하는 제1 에피택셜 층을 성장시키는 단계; 및 상기 두 개의 핀 상의 상기 제1 에피택셜 층이 측 방향으로 병합되기 전에, 상기 제1 에피택셜 층과 직접 접촉하는 제2 에피택셜 층을 성장시키는 단계를 포함하는 것이다.
본 개시의 일 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 두 개의 핀 상의 상기 제2 에피택셜 층은 병합되는 것이다.
본 개시의 일 실시형태에 따른 반도체 디바이스를 형성하는 방법은, 상기 게이트 스택을 형성하는 단계 이전에, 상기 기판 위에 및 상기 두 개의 핀들 사이에 격리 구조체를 형성하는 단계를 더 포함하며, 상기 게이트 스택은 상기 격리 구조체 위에 형성되는 것이다.
본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하는 방법은, 기판, 상기 기판 위의 격리 구조체 및 상기 기판으로부터 상기 격리 구조체를 통해 연장되는 두 개의 핀 - 각 핀은 두 개의 소스/드레인(source/drain, S/D) 영역 및 채널 영역을 가짐 - 을 갖는 디바이스 구조를 제공하는 단계; 상기 격리 구조체 위에 및 상기 핀 위에 게이트 스택 - 상기 게이트 스택은 상기 각각의 채널 영역에서 각각의 핀과 결합함 - 을 형성하는 단계; 상기 게이트 스택의 상부 및 측벽 표면 위와 상기 핀의 상기 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계; 상기 하나 이상의 유전체 층에 대해 에칭 공정 - 상기 에칭 공정 동안 폴리머 물질이 상기 게이트 스택의 상기 상부 표면 위에 생성되어 성막되며, 상기 폴리머 물질은 상기 게이트 스택의 상기 측벽 표면 상의 상기 하나 이상의 유전체 층을 상기 에칭 공정으로부터 보호하며, 상기 핀의 상기 S/D 영역의 상기 상부 및 측벽 표면 상의 상기 하나 이상의 유전체 층은 상기 에칭 공정에 의해 제거됨 - 을 수행하는 단계; 및 상기 핀의 상기 S/D 영역의 상기 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계를 포함한다.
본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 게이트 스택은 폴리실리콘을 포함하고, 상기 핀은 실리콘을 포함하며, 상기 하나 이상의 유전체 층은 질화물을 포함하는 것이다.
본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 에칭 공정은, 이방성이며, 상기 실리콘이 아닌 상기 질화물을 선택적으로 제거하도록 조정되는 것이다.
본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 핀 및 상기 하나 이상의 에피택셜 층은 상이한 반도체 물질을 포함하는 것이다.
본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 핀은 실리콘을 포함하고 상기 하나 이상의 에피택셜 층은 실리콘 게르마늄을 포함하는 것이다.
본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하는 방법에 있어서, 상기 하나 이상의 에피택셜 층은 제1 에피택셜 층 및 제2 에피택셜 층을 포함하며, 상기 두 개의 핀 상의 상기 하나 이상의 에피택셜 층은 하나의 에피택셜 피쳐로 병합되는 것이다.
본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하는 방법은, 상기 하나 이상의 에피택셜 층 위에 콘택트 피쳐를 형성하는 단계를 더 포함한다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스는, 기판; 상기 기판 위의 격리 구조체; 상기 기판으로부터 상기 격리 구조체를 통해 연장되는 두 개의 핀으로서, 각 핀은 두 개의 소스/드레인(source/drain, S/D) 영역 및 채널 영역을 포함하는 것인 상기 두 개의 핀; 상기 각각의 채널 영역에서 각각의 핀과 결합하는 게이트 스택; 상기 핀의 상기 S/D 영역의 상부 및 측벽 표면 위의 제1 에피택셜 층으로서, 상기 두 개의 핀 상의 상기 제1 에피택셜 층은 측 방향으로 병합되는 것인 상기 제1 에피택셜 층; 및 상기 제1 에피택셜 층의 상부 및 측벽 표면 위의 제2 에피택셜 층을 포함한다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스는, 상기 게이트 스택의 측벽 상의 유전체 층; 및 상기 유전체 층 아래 및 상기 격리 구조체 위의 산화물 층을 더 포함한다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 산화물 층은 또한 상기 게이트 스택 아래로 연장되는 것이다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 산화물 층은 상기 게이트 스택과 상기 핀의 상기 각각의 채널 영역 사이에 배치되는 것이다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스는, 상기 제2 에피택셜 층 위에 배치된 콘택트 피쳐를 더 포함한다.
본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 콘택트 피쳐는 상기 제2 에피택셜 층의 적어도 상부 표면(top surface) 및 측 표면(side surface) 위에 배치되는 것이다.
전술한 내용은 본 기술 분야에서 통상의 지식을 가진 자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 피쳐를 개략적으로 설명한다. 본 기술 분야에서 통상의 지식을 가진 자라면, 이들이 본 명세서에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 그 실시형태의 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계하거나 변형하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 본 기술 분야에서 통상의 지식을 가진 자라면 또한 그러한 동등한 구성이 본 개시의 기술적 사상 및 범위에서 벗어나지 않는다는 것과, 본 기술 분야에서 통상의 지식을 가진 자가 본 개시의 기술적 사상 및 범위에서 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 대안을 만들어 낼 수 있다는 것을 인식하여야 한다.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판으로부터 연장되는 두 개의 핀 - 각각의 핀은 두 개의 소스/드레인(source/drain, S/D) 영역 및 채널 영역을 가짐 - 을 형성하는 단계;
    상기 각각의 채널 영역에서 각각의 핀과 결합하는(engaging) 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 상부 및 측벽 표면 위와 상기 핀의 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계;
    상기 하나 이상의 유전체 층에 대해 에칭 공정 - 상기 에칭 공정은 동시에 상기 게이트 스택의 상부 표면 위에 폴리머 층을 생성하여, 상기 핀의 S/D 영역의 상부 및 측벽 표면이 노출되고 상기 게이트 스택의 측벽 표면의 대부분이 여전히 상기 하나 이상의 유전체 층에 의해 덮여 있음 - 을 수행하는 단계; 및
    상기 핀의 S/D 영역의 상기 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 에칭 공정은 상기 핀을 에칭하지 않으면서 상기 핀의 S/D 영역 위의 상기 하나 이상의 유전체 층을 선택적으로 제거하도록 조정되는(tuned) 것인 반도체 디바이스 형성 방법.
  3. 제1항에 있어서,
    상기 하나 이상의 에피택셜 층의 상부 및 측벽 표면과 전기적으로 접촉하는 콘택트 피쳐를 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 하나 이상의 에피택셜 층을 성장시키는 단계는,
    상기 핀의 각각의 S/D 영역의 상기 상부 및 측벽 표면과 직접 접촉하는 제1 에피택셜 층을 성장시키는 단계; 및
    상기 두 개의 핀 상의 상기 제1 에피택셜 층이 측 방향으로 병합된 후에, 상기 제1 에피택셜 층과 직접 접촉하는 제2 에피택셜 층을 성장시키는 단계
    를 포함하는 것인 반도체 디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 하나 이상의 에피택셜 층을 성장시키는 단계는,
    상기 핀의 각각의 상기 S/D 영역의 상기 상부 및 측벽 표면과 직접 접촉하는 제1 에피택셜 층을 성장시키는 단계; 및
    상기 두 개의 핀 상의 상기 제1 에피택셜 층이 측 방향으로 병합되기 전에, 상기 제1 에피택셜 층과 직접 접촉하는 제2 에피택셜 층을 성장시키는 단계
    를 포함하는 것인 반도체 디바이스 형성 방법.
  6. 제5항에 있어서,
    상기 두 개의 핀 상의 상기 제2 에피택셜 층은 병합되는 것인 반도체 디바이스 형성 방법.
  7. 제1항에 있어서,
    상기 게이트 스택을 형성하는 단계 이전에, 상기 기판 위에 및 상기 두 개의 핀들 사이에 격리 구조체를 형성하는 단계를 더 포함하며, 상기 게이트 스택은 상기 격리 구조체 위에 형성되는 것인 반도체 디바이스 형성 방법.
  8. 반도체 디바이스를 형성하는 방법으로서,
    기판, 상기 기판 위의 격리 구조체 및 상기 기판으로부터 상기 격리 구조체를 통해 연장되는 두 개의 핀 - 각 핀은 두 개의 소스/드레인(source/drain, S/D) 영역 및 채널 영역을 가짐 - 을 갖는 디바이스 구조를 제공하는 단계;
    상기 격리 구조체 위에 및 상기 핀 위에 게이트 스택 - 상기 게이트 스택은 상기 각각의 채널 영역에서 각각의 핀과 결합함 - 을 형성하는 단계;
    상기 게이트 스택의 상부 및 측벽 표면 위와 상기 핀의 상기 S/D 영역의 상부 및 측벽 표면 위에 하나 이상의 유전체 층을 성막하는 단계;
    상기 하나 이상의 유전체 층에 대해 에칭 공정 - 상기 에칭 공정 동안 폴리머 물질이 상기 게이트 스택의 상기 상부 표면 위에 생성되어 성막되며, 상기 폴리머 물질은 상기 게이트 스택의 상기 측벽 표면 상의 상기 하나 이상의 유전체 층을 상기 에칭 공정으로부터 보호하며, 상기 핀의 상기 S/D 영역의 상기 상부 및 측벽 표면 상의 상기 하나 이상의 유전체 층은 상기 에칭 공정에 의해 제거됨 - 을 수행하는 단계; 및
    상기 핀의 상기 S/D 영역의 상기 상부 및 측벽 표면 위에 하나 이상의 에피택셜 층을 성장시키는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  9. 반도체 디바이스로서,
    기판;
    상기 기판 위의 격리 구조체;
    상기 기판으로부터 상기 격리 구조체를 통해 연장되는 두 개의 핀으로서, 각 핀은 두 개의 소스/드레인(source/drain, S/D) 영역 및 채널 영역을 포함하는 것인 상기 두 개의 핀;
    상기 각각의 채널 영역에서 각각의 핀과 결합하는 게이트 스택;
    상기 핀의 상기 S/D 영역의 상부 및 측벽 표면 위의 제1 에피택셜 층으로서, 상기 두 개의 핀 상의 상기 제1 에피택셜 층은 측 방향으로 병합되는 것인 상기 제1 에피택셜 층; 및
    상기 제1 에피택셜 층의 상부 및 측벽 표면 위의 제2 에피택셜 층
    을 포함하는 반도체 디바이스.
  10. 제9항에 있어서,
    상기 게이트 스택의 측벽 상의 유전체 층; 및
    상기 유전체 층 아래 및 상기 격리 구조체 위의 산화물 층
    을 더 포함하는 반도체 디바이스.
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