CN115863407A - 形成半导体器件的方法和半导体结构 - Google Patents

形成半导体器件的方法和半导体结构 Download PDF

Info

Publication number
CN115863407A
CN115863407A CN202210992561.9A CN202210992561A CN115863407A CN 115863407 A CN115863407 A CN 115863407A CN 202210992561 A CN202210992561 A CN 202210992561A CN 115863407 A CN115863407 A CN 115863407A
Authority
CN
China
Prior art keywords
gate
gate spacer
source
over
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210992561.9A
Other languages
English (en)
Inventor
曾思惟
吕伟元
李威养
林家彬
高慈炜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115863407A publication Critical patent/CN115863407A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本申请的实施例提供了形成半导体器件的方法和半导体结构。根据本公开的形成半导体器件的方法包括接收工件，该工件包括设置在第一有源区域上方的第一栅极结构、设置在第二有源区域上方的第二栅极结构、沿着第一栅极结构的侧壁延伸并且至少部分地设置在第一有源区域的顶表面上方的第一栅极间隔件、沿着第二栅极结构的侧壁延伸并且至少部分地设置在第二有源区域的顶表面上方的第二栅极间隔件、以及源极/漏极部件。该方法还包括用远程氢或氧自由基处理第一栅极间隔件的部分和第二栅极间隔件的部分，去除处理的部分，并且在去除之后，在源极/漏极部件上方沉积金属填充材料。

Description

形成半导体器件的方法和半导体结构
技术领域
本申请的实施例涉及形成半导体器件的方法和半导体结构。
背景技术
半导体集成电路(IC)行业经历了指数级增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都比前一代具有更小、更复杂的电路。在IC发展的过程中，通常是功能密度(即每个芯片区域的互连器件的数量)增加了，而几何尺寸(即可以使用制造工艺产生的最小部件(或者导线))却减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。这种按比例缩小也增加了处理和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，已引入多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET，或多栅极器件)，以通过增加栅极沟道耦合、减少断态电流、以及减少短沟道效应(SCE)来改进栅极控制。多栅极器件通常是指具有栅极结构或其部分的器件，栅极结构或其部分的器件设置在沟道区域的多侧上方。多桥沟道(MBC)晶体管是多栅极器件的示例，它们已经成为高性能和低泄漏应用的流行和有前途的候选者。MBC晶体管具有可以部分或完全地围绕沟道区域延伸的栅极结构，以在两侧或更多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅极晶体管(SGT)或栅极全环绕(GAA)晶体管。
随着IC器件的按比例缩小继续增加芯片密度，令人满意的多栅极器件的源极/漏极接触件的形成变得越来越具有挑战性。例如，栅极间隔件的存在可以增加源极/漏极接触件开口的纵横比。当在源极/漏极接触件开口中沉积金属填充材料时，增加的纵横比可能会带来挑战。当在源极/漏极接触件中形成间隙或空隙时，源极/漏极接触件的电阻会增加。虽然现有的用于形成多栅极器件的方法足以满足它们的预期目的，但它们并非在所有方面都令人满意。
发明内容
根据本申请的一个实施例，提供了一种形成半导体器件的方法，包括：接收工件，工件包括：设置在第一有源区域上方的第一伪栅极结构；设置在第二有源区域上方的第二伪栅极结构；第一栅极间隔件，第一栅极间隔件沿着第一伪栅极结构的侧壁延伸并且至少部分地设置在第一有源区域的顶表面上方；第二栅极间隔件，第二栅极间隔件沿着第二伪栅极结构的侧壁延伸并且至少部分地设置在第二有源区域的顶表面上方；源极/漏极部件，源极/漏极部件包括设置在第一有源区域和第二有源区域之间的下部部分和设置在第一栅极间隔件和第二栅极间隔件之间的上部部分。该形成半导体器件的方法还包括用氢或氧的远程自由基处理第一栅极间隔件的部分和第二栅极间隔件的部分；去除第一栅极间隔件的处理的部分和第二栅极间隔件的处理的部分；以及在去除之后，在源极/漏极部件上方以及第一栅极间隔件和第二栅极间隔件之间沉积金属填充材料。
根据本申请的另一个实施例，提供了一种形成半导体器件的方法，包括：接收工件，工件包括：设置在第一多个纳米结构上方的第一多晶硅栅极结构；设置在第二多个纳米结构上方的第二多晶硅栅极结构；第一栅极间隔件，第一栅极间隔件沿着第一多晶硅栅极结构的侧壁延伸；第二栅极间隔件，第二栅极间隔件沿着第二多晶硅栅极结构的侧壁延伸；源极/漏极部件，源极/漏极部件包括沿着一个方向设置在第一多个纳米结构和第二多个纳米结构之间的下部部分和沿着方向设置在第一栅极间隔件和第二栅极间隔件之间的上部部分。该形成半导体器件的方法还包括蚀刻第一栅极间隔件的外部部分和第二栅极间隔件的外部部分，其中蚀刻包括：用氢或氧的远程自由基处理第一栅极间隔件和第二栅极间隔件，以将第一栅极间隔件的外部部分转化为第一处理部分并且将第二栅极间隔件的外部部分转化为第二处理部分，以及至少部分地去除第一处理部分和第二处理部分。该形成半导体器件的方法还包括在蚀刻之后，在源极/漏极部件上方以及在第一栅极间隔件和第二栅极间隔件之间形成金属插塞。
根据本申请的又一个实施例，提供了一种半导体结构，包括：在衬底上方的第一垂直堆叠的纳米结构和第二垂直堆叠的纳米结构；源极/漏极部件，源极/漏极部件包括沿着一个方向的夹在第一垂直堆叠的纳米结构和第二垂直堆叠的纳米结构之间的下部部分以及设置在下部部分上方的上部部分；第一栅极结构，包裹环绕第一垂直堆叠的纳米结构；第二栅极结构，包裹环绕第二垂直堆叠的纳米结构；第一顶部栅极间隔件，沿着第一栅极结构的侧壁设置并且在第一垂直堆叠的纳米结构上方；第二顶部栅极间隔件，沿着第二栅极结构的侧壁设置并且在第二垂直堆叠的纳米结构上方；以及金属插塞，直接设置在源极/漏极部件上并且与第一顶部栅极间隔件和第二顶部栅极间隔件接触，其中，上部部分夹在第一顶部栅极间隔件和第二顶部栅极间隔件之间，其中，金属插塞沿着方向的宽度大于上部部分沿着方向的宽度。
本申请的实施例涉及低电阻接触件部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本公开的一个或多个方面的用于形成半导体器件的方法的流程图。
图2-图33示出了根据本公开的一个或多个方面在根据图1的方法的在制造工艺期间工件的局部截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
为便于描述，在本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
另外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在涵盖在合理范围内的数值，考虑如本领域的普通技术人员所理解的在制造期间固有地出现的变化。例如，基于与制造具有与该数值相关联的特性的部件相关联的已知制造公差，数值或数值范围涵盖包括所描述的数值的合理范围，诸如在所描述的数值的+/-10％内。例如，具有“约5nm”的厚度的材料层可以涵盖从4.25nm至5.75nm的尺寸范围，其中本领域的普通技术人员已知与沉积该材料层相关联的制造公差为+/-15％。更进一步地，本公开在各种实例中可以重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
本公开总体上涉及多栅极晶体管和制造方法，并且更具体地涉及MBC晶体管的源极/漏极接触件的形成。根据MBC晶体管的沟道构件的形状，MBC晶体管也可以称为纳米线晶体管或纳米片晶体管。当采用栅极替换工艺时，分别在第一有源区域和第二有源区域上方形成第一伪栅极堆叠件和第二伪栅极堆叠件。在第一伪栅极堆叠件的侧壁的上方形成第一栅极间隔件层，在第二伪栅极堆叠件的侧壁的上方形成第二栅极间隔件层。在第一有源区域和第二有源区域之间形成源极/漏极部件。源极/漏极部件的上部部分设置在第一栅极间隔件层和第二栅极间隔件层之间。根据本公开的实施例，第一栅极间隔件层和第二栅极间隔件层的外部部分用远程一般自由基处理以破坏Si-N和Si-C键，使得经处理的外部部分更容易被去除。然后执行选择性清洁工艺以去除经处理的部分。第一栅极间隔件层和第二栅极间隔件层的这种受控修整减小了限定在第一栅极间隔件层和第二栅极间隔件层之间的源极/漏极接触件开口的纵横比。这种减小的纵横比促进了在源极/漏极部件上方形成无空隙、低电阻的源极/漏极接触件。
现在将参考附图更详细地描述本公开的各个方面。在这方面，图1是示出根据本公开的实施例的由工件200(图2-图29中示出的)形成半导体结构的方法100的流程图。方法100仅仅是实例，并不旨在将本公开限制为方法100中明确示出的内容。可以在方法100之前、期间和之后提供额外步骤，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些步骤。为简单起见，本文并未详细描述所有步骤。下面结合图2-图29描述方法100，图2-图29是根据图1中的方法100的各个实施例在不同制造阶段的工件200的局部截面图。因为工件200将被制造成半导体结构或半导体器件，根据上下文需要，工件200在本文中可以称为半导体结构或半导体器件200。为避免疑义，图2-图24中的X、Y和Z方向彼此垂直。在整个本公开中，除非另有明确说明，相同的附图标记表示相同的部件。
参考图如图1和图2所示，方法100包括框102，其中在工件200上方形成交替半导体层的堆叠件204。如图2所示，工件200包括衬底202。在一些实施例中，衬底202可以是半导体衬底，诸如硅(Si)衬底。衬底202可以包括各种掺杂配置，这取决于本领域已知的设计要求。在半导体器件是p型的实施例中，可以在衬底202上形成n型掺杂分布(即，n型阱或n阱)。在一些实施方式中，用于形成n型阱的n型掺杂剂可以包括磷(P)或砷(As)。在半导体器件是n型的实施例中，可在衬底202上形成p型掺杂分布(即，p型阱或p阱)。在一些实施方式中，用于形成p型阱的p型掺杂剂可以包括硼(B)或镓(Ga)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202也可以包括其他半导体，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)、锗锡(GeSn)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(外延层，epi-layer)，可以应变用于性能增强，可以包括绝缘体上硅(SOI)或绝缘体上锗(GeOI)结构和/或可以具有其他合适的增强部件。
在一些实施例中，堆叠件204包括与第二半导体组分的沟道层208交错的第一半导体组分的牺牲层206。也可以说沟道层208被牺牲层206交错。第一半导体组分和第二半导体组分可以不同。在一些实施例中，牺牲层206包括硅锗(SiGe)或锗锡(GeSn)，而沟道层208包括硅(Si)。应该指出，牺牲层206的四(4)层和沟道层208的三(3)层交替地布置，如图2中所示，这仅用于说明目的，并且不旨在限制权利要求中具体叙述的内容。可以理解，可以在堆叠件204中形成任何数量的外延层。层的数量取决于半导体器件200的沟道构件的期望数量。在一些实施例中，沟道层208的数量在2到10之间。在图2所示的实施例中，堆叠件204包括最底层的牺牲层206和最顶层牺牲层206。在实施例中，最顶层牺牲层206可以比其他牺牲层厚，用于保护最顶层沟道层，并且最顶层牺牲层206可能在随后的工艺中被完全消耗。
在一些实施例中，所有牺牲层206可以具有基本均匀的第一厚度，并且所有沟道层208可以具有基本均匀的第二厚度。第一厚度和第二厚度可以相同或不同。如下面更详细描述，沟道层208或其部分可以用作随后形成的多栅极器件的沟道构件，并且基于器件性能考虑来选择沟道层208的每个的厚度。沟道区域中的牺牲层206最终可以被去除，并且用于为随后形成的多栅极器件限定相邻沟道构件之间的垂直距离，沟道构件由沟道层208形成，并且基于器件性能考虑来选择牺牲层206的每个的厚度。
可以使用分子束外延(MBE)工艺、气相沉积(VPE)工艺和/或其他合适的外延生长工艺来沉积堆叠件204中的牺牲层206和沟道层208。如上所述，在至少一些示例中，牺牲层206包括外延层生长的硅锗(SiGe)层和沟道层208包括外延生长的硅(Si)层。在一些实施例中，牺牲层206和沟道层208基本上不含掺杂剂(即，具有约0atoms/cm3至约1×1017atoms/cm3的外来掺杂剂浓度)，其中例如，在堆叠件204的外延生长工艺期间不实施故意掺杂。
仍然参考图1、图2和图3，方法100包括框104，其中鳍状结构212由堆叠件204和衬底202形成。为了图案化堆叠件204，可以在堆叠件204上方沉积硬掩模层210(图2中所示)以形成蚀刻掩模。硬掩模层210可以是单层或多层。例如，硬掩模层210可以包括垫氧化物层和设置在垫氧化物层上方的垫氮化物层。鳍状结构212可以使用光刻工艺和蚀刻工艺从堆叠件204和衬底202图案化。光刻工艺可以包括光刻胶涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)和/或其他蚀刻方法。如图3中所示，框104处的蚀刻工艺形成垂直延伸穿过堆叠件204和衬底202的部分的沟槽。沟槽限定鳍状结构212。在一些实施方式中，双重图案化或多重图案化工艺可用于限定具有例如比使用单个、直接光刻工艺可获得的间距小的间距的鳍状结构。例如，在一个实施例中，在衬底上方形成材料层并且使用光刻工艺图案化材料层。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，然后剩余的间隔件或心轴可以用于通过蚀刻堆叠件204来图案化鳍状结构212。如图3所示，包括牺牲层206和沟道层208的鳍状结构212沿着Z方向垂直延伸并且沿着X方向纵向延伸。如图3所示，鳍状结构212包括从衬底202图案化的基部鳍结构212B。包括牺牲层206和沟道层208的图案化的堆叠件204直接设置在基部鳍结构212B上方。
邻近鳍状结构212形成隔离部件214。在图3所示的一些实施例中，隔离部件214设置在基部鳍结构212B的侧壁上。在一些实施例中，隔离部件214可以形成在沟槽中以将鳍状结构212与相邻的鳍状结构隔离。隔离部件214也可以称为浅沟槽隔离(STI)部件214。举例来说，在一些实施例中，首先在衬底202上方沉积介电层，用介电层填充沟槽。在一些实施例中，介电层可以包括氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其他合适的材料。在各个实例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、旋涂工艺和/或其他合适的工艺来沉积介电层。然后例如通过化学机械抛光(CMP)工艺减薄和平坦化沉积的介电材料。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合进一步凹进或回拉平坦化的介电层，以形成图3中所示的STI部件214。在凹进之后，鳍状结构212上升至STI部件214至上，而基部鳍结构212B嵌入或掩埋在隔离部件214中。
参考图1、图4和图5，方法100包括框106，其中在鳍状结构212的沟道区域212C上方形成伪栅极堆叠件220。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件220(如图4和图5中所示)用作占位符以经历各个工艺，并且被去除并且由功能栅极结构替换。其他过程和配置也是可能的。在图5中所示的一些实施例中，伪栅极堆叠件220形成在鳍状结构212上方，并且鳍状结构212可以分为位于伪栅极堆叠件220下面的沟道区域212C和不位于伪栅极堆叠件220下面的源极/漏极区域212SD。沟道区域212C邻近源极/漏极区域212SD。如图5中所示，源极/漏极区域212SD沿着X方向设置在两个沟道区域212C之间。
形成伪栅极堆叠件220可以包括在伪栅极堆叠件220中沉积层以及图案化这些层。参考图4，可以在工件200上方毯式沉积伪介电层216、伪电极层218和栅极顶部硬掩模层222。在一些实施例中，可以使用化学气相沉积(CVD)工艺、ALD工艺、氧等离子体氧化工艺或其他合适的工艺在鳍状结构212上形成伪介电层216。在一些情况下，伪介电层216可以包括氧化硅。此后，可以使用CVD工艺、ALD工艺或其他合适的工艺在伪介电层216上方沉积伪电极层218。在一些情况下，伪电极层218可以包括多晶硅。为了图案化目的，可以使用CVD工艺、ALD工艺或其他合适的工艺在伪电极层218上沉积栅极顶部硬掩模层222。然后可以图案化栅极顶部硬掩模层222、伪电极层218和伪介电层216以形成伪栅极堆叠件220，如图5中所示。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，其可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)和/或其他蚀刻方法。在一些实施例中，栅极顶部硬掩模层222可以包括氧化硅层223和在氧化硅层223上方的氮化硅层224。如图5中所示，伪栅极堆叠件220被图案化，使得它是仅设置在沟道区域212C上方，不设置在源极/漏极区域212SD上方。
参考图1和图6，方法100包括框108，其中在工件200上方沉积栅极间隔件层226，包括在伪栅极堆叠件220上方和在鳍状结构212的源极/漏极区域212SD的顶表面上方沉积栅极间隔件层226。在一些实施例中，栅极间隔件层226共形地沉积在工件200上方，包括在伪栅极堆叠件220的顶表面和侧壁上方。在所描绘的实施例中，栅极间隔件层226与两个沟道区域212C上方的伪介电层216的侧壁接触，如图6所示。术语“共形”可以在本文中使用以便于描述在各个区域上方具有基本均匀厚度的层。根据本公开，栅极间隔件层226由包括氧以及碳或氮中的至少一种的介电材料形成。换言之，栅极间隔件层226的材料不仅包括Si-O键，还包括Si-C键或Si-N键。如将在下面进一步描述的，当Si-C键和/或Si-N键被破坏时，这种混合键允许栅极间隔件层226选择性地改变蚀刻。栅极间隔件层226因此可以包括碳氧化硅(SiOC，具有Si-O键和Si-C键)、碳氮氧化硅(SiOCN，具有Si-O键、Si-C键和Si-N键)或氮氧化硅(SiON，具有Si-O键和Si-N键)。在一个实施例中，栅极间隔件层226可以包括碳氮氧化硅，碳氮氧化硅包括Si-C键、Si-N键和Si-O键。可以使用诸如CVD工艺、次大气压CVD(SACVD)工艺、ALD工艺或其他合适的工艺在伪栅极堆叠件220上方沉积栅极间隔件层226。
参考图1和图7，方法100包括框110，其中鳍状结构212的源极/漏极区域212SD各向异性地凹进以形成源极/漏极沟槽228。各向异性蚀刻可以包括干蚀刻或合适的蚀刻工艺，蚀刻源极/漏极区域212SD和源极/漏极区域212SD中的衬底202的部分。得到的源极/漏极沟槽228垂直延伸穿过堆叠件204的深度并部分进入衬底202中。框110的示例干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体气体、其他合适的气体和/或等离子体、和/或它们的组合。如图7中所示，鳍状结构212的源极/漏极区域212SD凹进以暴露牺牲层206和沟道层208的侧壁。由于源极/漏极沟槽228在堆叠件204下方延伸到衬底202中，源极/漏极沟槽228包括在衬底202中限定的底表面和下侧壁。
参考图1和图8-图10，方法100包括框112，其中形成内部间隔件部件234。框112处的操作可以包括选择性地和部分地去除牺牲层206以形成内部间隔件凹槽230(如图8中所示)，在工件200上方沉积内部间隔件材料(如图9中所示)，以及回蚀刻内部间隔件材料以在内部间隔件凹槽230中形成内部间隔件部件234(如图10中所示)。参考图8，在源极/漏极沟槽228中暴露的牺牲层206被选择性地和部分地凹进以形成内部间隔件凹槽230，而栅极间隔件层226、衬底202的暴露部分和沟道层208基本上未蚀刻。在沟道层208基本上由硅(Si)组成并且牺牲层206基本上由硅锗(SiGe)组成的实施例中，可以使用选择性湿蚀刻工艺或选择性干蚀刻来执行牺牲层206的选择性凹进。示例性选择性干蚀刻工艺可以包括使用一种或多种氟基蚀刻剂，诸如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
参考图9，在形成内部间隔件凹槽230之后，内部间隔件材料232沉积在工件200上方，包括在内部间隔件凹槽230上方。内部间隔件材料232可以包括金属氧化物、氧化硅、碳氮氧化硅、氮化硅、氮氧化硅、富碳的碳氮化硅或低k介电材料。金属氧化物可包括氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其他合适的金属氧化物。虽然未明确示出，但内部间隔件材料232可以是单层或多层。在一些实施方式中，可以使用CVD、PECVD、SACVD、ALD或其他合适的方法来沉积内部间隔件材料232。内部间隔件材料232被沉积到内部间隔件凹槽230中以及沉积在沟道层208的在源极/漏极沟槽228中暴露的侧壁上方。参考图10，然后回蚀刻沉积的内部间隔件材料232以从沟道层208的侧壁去除内部间隔件材料以在内部间隔件凹槽230中形成内部间隔件部件234。在框112处，也可以从栅极顶部硬掩模层222和栅极间隔件层226的顶表面和/或侧壁去除内部间隔件材料232。在一些实施方式中，在框112处执行的回蚀刻操作可以包括使用氟化氢(HF)、氟气(F2)、氢气(H2)、氨(NH3)、三氟化氮(NF3)或其他氟基蚀刻剂。如图10中所示，内部间隔件部件234的每个与凹进的牺牲层206直接接触并且垂直地(沿着Z方向)设置在两个相邻的沟道层208之间。
尽管未明确示出，但在形成任何外延层之前，方法100可包括清洁工艺以清洁工件200的表面。清洁工艺可包括干清洁、湿清洁或它们的组合。在一些实例中，湿清洁可以包括使用标准清洁1(RCA SC-1，去离子(DI)水、氢氧化铵和过氧化氢的混合物)、标准清洁2(RCASC-2，DI水、盐酸和过氧化氢的混合物)、SPM(过氧化硫混合物)和/或氢氟酸用于氧化物去除。干清洁工艺可以包括氦气(He)和氢气(H2)处理。氢处理可以将表面上的硅转化为硅烷(SiH4)，硅烷可以被泵出以去除。
参考图1和图11，方法100包括框114，其中在源极/漏极沟槽228中形成源极/漏极部件236。在一些实施例中，源极/漏极部件236可以使用气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其他合适的工艺沉积。当源极/漏极部件236是n型时，源极/漏极部件236可以包括掺杂有诸如磷(P)或砷(As)的n型掺杂剂的硅(Si)。当源极/漏极部件236是p型时，源极/漏极部件236可以包括掺杂有诸如硼(B)或二氟化硼(BF2)的p型掺杂剂的硅锗(SiGe)。在一些替代实施例中在图中未明确示出，源极/漏极部件236可以包括多层。在一个实例中，源极/漏极部件236可以包括直接设置在源极/漏极区域212SD上方的未掺杂的半导体缓冲层、未掺杂的半导体缓冲层上方的轻掺杂第一外延层、轻掺杂第一外延层上方的重掺杂第二外延层、以及设置在重掺杂第二外延层上方的覆盖外延层。未掺杂的半导体缓冲层用于减少穿过体衬底202的泄漏。与第二外延层相比，第一外延层具有较低的掺杂剂浓度和较小的锗含量(当存在锗时)以减少晶格失配缺陷。第二外延层具有最高的掺杂剂浓度和最高的锗含量(当存在锗时)，以降低电阻并增加沟道上的应变。覆盖外延层可以具有比第二外延层较小的掺杂剂浓度和锗含量以增加抗蚀刻性。
如图11中所示，源极/漏极部件236包括下部部分236L和设置在下部部分236L上方的上部部分236U。下部部分236L直接设置在沿着X方向的两个相邻沟道区域212C的沟道层208之间。下部部分236L也直接设置在沟道区域212C的一个中的内部间隔件部件234与沿着X方向的相邻沟道区域212C中的内部间隔件部件234之间。因为源极/漏极沟槽228延伸到衬底202中，源极/漏极部件236也延伸到衬底202中。在源极/漏极部件236包括未掺杂的半导体缓冲层的实施例中，未掺杂的半导体缓冲层可以由硅(Si)、锗(Ge)或硅锗(SiGe)形成，未掺杂的半导体缓冲层可以占延伸到衬底202中的部分。上部部分236U设置在栅极间隔件层226的两个部分之间，栅极间隔件层226的两个部分沿着两个伪栅极堆叠件220的侧壁设置。为了便于参考，栅极间隔件层226的这两个部分可以称为第一栅极间隔件和第二栅极间隔件，即使它们是同一栅极间隔层226的两个部分。
参考图1和图12，方法100包括框116，其中通过处理300处理栅极间隔件层226以破坏Si-C键和Si-N键。在一些实施例中，处理300可以包括使用由自由基发生器远程产生的氢自由基或氧自由基。在一个实施例中，处理300使用远程产生的氢自由基。观察到处理300可破坏栅极间隔件层226外部部分的硅-氮(Si-N)键或硅-碳(Si-C)键，从而形成经处理的外部部分2260和基本上未处理的内部部分2262。在栅极间隔件层226由碳氮氧化硅形成的实施例中，经处理的外部部分2260可以是类氧化硅，因为其中的Si-C键和Si-N键被处理300破坏。观察到处理300允许经处理的外部部分2260可通过配置为去除氧化硅的清洁工艺去除。处理300对由碳氧化硅或氮氧化硅形成的栅极间隔件层226具有相似的效果。当处理300破坏Si-C键或Si-N键时，经处理的碳氧化硅或经处理的氮氧化硅可以变成类氧化硅，并且可以使用对氧化硅有选择性的蚀刻工艺来去除。取决于远程产生的自由基的能量和工艺温度，处理300可以具有不同的处理深度或穿透深度。一般来说，当自由基以较高的能量产生或当工艺温度较高或两者兼有时，处理深度较大。在图12所示的一些实施例中，处理300到达邻近源极/漏极部件236的侧壁的栅极间隔件层226。在一些替代实施例中，处理300具有较小的处理深度，并且经处理的外部部分2260可能没有在源极/漏极部件236的顶表面下方延伸。栅极顶部硬掩模层222用于在框116处的处理300期间保护伪栅极堆叠件220。
参考图1和图13，方法100包括框118，其中执行清洁工艺400。在一些实施例中，清洁工艺400可以包括使用缓冲氧化物蚀刻(BOE)溶液或稀释氢氟酸(DHF)。BOE溶液可以包括氢氟酸(HF)和氟化铵(NH4F)。清洁工艺400可以包括在约25℃和约80℃之间的工艺温度。清洁工艺400被配置为选择性地蚀刻经处理的外部部分2260，而不会对未处理的内部部分2262造成实质性损害。在所描绘的实施例中，清洁工艺400被配置为选择性地去除氧化硅或类氧化硅的经处理的外部部分2260。取决于所选择的清洁溶液、工艺温度和工艺时间，经处理的外部部分2260可以被完全去除或可以不被完全去除。在图13所示的实施例中，经处理的外部部分2260仅被修整成较小的厚度，但是没有完全去除。经处理的外部部分2260的修整可以产生缝隙238。缝隙238的每个被限定在经处理的外部部分2260的下部侧壁和上部部分236U之间。
尽管图中未明确示出，但在框116和框118处的操作可以集成为包括多个循环的受控去除工艺。每个循环包括处理300和清洁工艺400。循环可以具有或可以不具有相同的工艺时间或相同的工艺温度以适应不同的工艺需要。
参考图1和图14-图18，方法100包括框120，其中用栅极结构250替换伪栅极堆叠件220。框120可以包括在工件200上方沉积接触蚀刻停止(CESL)层235和层间介电(ILD)层237(如图14所示)，工件200的平坦化(如图15所示)，去除伪栅极堆叠件220(如图16所示)，选择性去除沟道区域212C中的牺牲层206以释放沟道层208作为沟道构件2080(如图17所示)，以及形成栅极结构250以包裹环绕沟道构件2080的每个(如图18所示)。参考图1和图14，框120在工件200上方沉积CESL 235和ILD层237。在沉积ILD层237之前沉积CESL 235。在一些实例中，CESL 235包括氮化硅、氮氧化硅和/或本领域已知的其他材料。CESL 235可以使用ALD、等离子体增强化学气相沉积(PECVD)和/或其他合适的沉积工艺形成。然后将ILD层237沉积在CESL 235上方。在一些实施例中，ILD层237包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼杂的硅玻璃(BSG)的掺杂的氧化硅、和/或其他合适的介电材料。ILD层237可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成ILD层237之后，可以对工件200进行退火以改善ILD层237的完整性。如图14中所示，CESL 235可以直接设置在源极/漏极部件236的顶表面上。参考图15，在沉积CESL 235和ILD层237之后，可以通过平坦化工艺来平坦化工件200以暴露伪栅极堆叠件220。例如，平坦化工艺可以包括化学机械平坦化(CMP)工艺。
随着伪栅极堆叠件220的暴露，框120继续去除伪栅极堆叠件220，显示在图16中。伪栅极堆叠件220的去除可以包括一个或多个蚀刻工艺，该蚀刻工艺对伪栅极堆叠件220的材料具有选择性。例如，可以使用对伪栅极堆叠件220有选择性的选择性湿刻蚀、选择性干刻蚀或它们的组合来执行伪栅极堆叠件220的去除。在伪栅极堆叠件220的去除之后，暴露出沟道区域212C中的沟道层208和牺牲层206的侧壁。参考图17，然后选择性地去除沟道区域212C中的沟道层208之间的牺牲层206。牺牲层206的选择性去除释放沟道层208(如图16所示)以形成图17所示的沟道构件2080。牺牲层206的选择性去除形成栅极沟槽，栅极沟槽包括相邻沟道构件2080之间的空间。牺牲层206的选择性去除可以通过选择性干刻蚀、选择性湿刻蚀或其他选择性刻蚀工艺来实现。示例性选择性干蚀刻工艺可以包括使用一种或多种氟基蚀刻剂，诸如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
参考图18，在释放沟道构件2080之后，形成栅极结构250以包裹环绕沟道构件2080的每个。虽然未明确示出，但栅极结构250包括连接沟道区域212C中的沟道构件2080和衬底202的界面层、在界面层上方的栅极介电层、以及在栅极介电层上方的栅电极层。界面层可以包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。栅极介电层可以包括高k介电材料，诸如氧化铪。替代地，栅极介电层可以包括其他高K介电材料，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba、Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其他合适的材料。栅极介电层可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法形成。
栅极结构250的栅电极层可以包括单层或者可选地包括多层结构，诸如具有选定功函数以增强器件性能的金属层(功函数金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。作为实例，栅电极层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其它难熔金属或其它合适的金属材料或它们的组合。在各种实施例中，栅电极层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成。在各种实施例中，可以执行CMP工艺以去除过量金属，从而提供栅极结构的基本平坦的顶表面。栅极结构包括介于在沟道区域212C中的沟道构件2080之间的部分。
参考图1、图19和图20，方法100包括框122，其中在源极/漏极部件236上方形成接触插塞240。框122处的操作包括在源极/漏极部件上方形成接触开口2400(如图19所示)，在源极/漏极部件236的暴露表面上方形成硅化物部件239(如图20所示)，并在硅化物部件239上方形成接触插塞240。接触开口2400的形成可以包括ILD层237和CESL 235的蚀刻。可以使用干蚀刻工艺、湿蚀刻工艺或它们的组合来执行蚀刻。在一些实施例中，ILD层237和CESL235的蚀刻通过一个或多个选择性蚀刻步骤自对准并且不需要额外的光刻操作。例如，可以执行第一蚀刻工艺以选择性地去除ILD层237，并且可以执行第二蚀刻工艺以选择性地去除CESL 235。因为ILD层237可以包括氧化硅，所以第一蚀刻工艺可以包括使用稀释氢氟酸(DHF)或缓冲氧化物蚀刻(BOE)，缓冲氧化物蚀刻(BOE)包括氢氟酸和氟化铵的混合物。因为CESL 235可以包括氮化硅，所以第二蚀刻工艺可以包括使用磷酸(H3PO4)。如图19所示，在ILD层237和CESL 235的蚀刻之后，源极/漏极部件236的上部部分236U的表面暴露在接触开口2400中。在所描绘的实施例中，ILD层237和CESL 235的蚀刻使用各向异性蚀刻工艺来执行。结果，如图19所示，经处理的外部部分2260的侧壁可以保持被CESL 235覆盖。另外，在ILD层237和CESL 235的蚀刻之后，最顶部沟道构件2080的部分可以暴露。
在图19所示的一些实施例中，在接触插塞240的形成之前，可以在源极/漏极部件236的上部部分236U的暴露表面上方形成硅化物部件239以降低接触电阻。硅化物部件239可以通过在源极/漏极部件236上方沉积前体金属、对工件200进行退火以在源极/漏极部件236和前体金属之间引起硅化，并从工件200去除未反应的前体金属来形成。在一些情况下，硅化物部件可以包括硅化钛、硅化钽、钴硅、钨硅或其他过渡金属硅化物。硅化物部件239的部分可以延伸到缝隙238(图13中所示)中，使得硅化物部件239的部分设置在未处理的内部部分2262和源极/漏极部件236的上部部分236U之间。
参考图20，在形成接触开口2400之后，使用物理气相沉积(PVD)、金属有机CVD(MOCVD)、或者自下而上的沉积在工件200上方，包括在源极/漏极部件236上方，沉积金属。在一些实施例中，在框122处沉积的金属可以包括钴(Co)、镍(Ni)、钌(Ru)或它们的组合。在沉积金属之后，使用例如CMP工艺平坦化工件200以形成图20中所示的接触插塞240。在一个实施例中，接触插塞240由钴(Co)形成。在所描绘的实施例中，由于缝隙238(如图13所示)的形成，接触插塞240的部分在经处理的外部部分2260和源极/漏极部件236的上部部分236U之间延伸。
仍然参考图20。由于栅极间隔件层226的修整，源极/漏极部件236沿着X方向的第一宽度Wl小于接触插塞240的第二宽度W2。在一些情况下，第一宽度W1在约15nm和约25nm之间，第二宽度W2在约20nm和约30nm之间。残留的经处理的外部部分2260具有在约1nm和约3nm之间的厚度。
栅极间隔件层226的厚度和处理300的穿透深度的变化可以产生图21-图33中所示的各种不同的实施例。
图21示出了实施例，其中在框118处通过清洁工艺完全去除了经处理的外部部分2260。在该实施例中，由于经处理的外部部分2260的完全去除，图13中所示的缝隙238将沿着X方向变宽，X方向是栅极长度方向。如图21所示，因为经处理的外部部分2260的完全去除，接触插塞240的下部部分直接夹在源极/漏极部件236的上部部分236U和栅极间隔件层226的未处理的内部部分2262之间。在图21所示的实施例中，虽然源极/漏极部件236仍然具有与图20中所示的类似的第一宽度W1，并且接触插塞240具有第三宽度W3，但是第三宽度W3大于第二宽度W2。在一些情况下，第三宽度W3在约22nm和约36nm之间。
图22-图24示出了栅极间隔件层226的厚度使得栅极间隔件层226的部分在源极/漏极部件236上方延伸的实施例。在一些情况下，在方法100的框102处接收的工件200包括部分悬垂于最顶层沟道层208的栅极间隔件层226，如图22所示。当鳍状结构212的源极/漏极区域的凹进使用诸如RIE的各向同性干蚀刻工艺和诸如APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)的各向同性蚀刻工艺的组合执行时，可能会导致较厚的栅极间隔件层226的悬垂。因为源极/漏极部件236的沉积对于诸如沟道层208和牺牲层206的侧壁的半导体表面是选择性的，所以可以在栅极间隔件层的下方的沟道层208和牺牲层206的侧壁的上方沉积源极/漏极部件236。因此，源极/漏极部件的上部部分236U比下部部分236L窄。图23示意性地示出了较厚的栅极间隔件层226如何在框116处经历处理300。因为经处理的外部部分2260设置在下部部分236L的部分的正上方，因此在经处理的外部部分2260被完全去除的实施例中，如此形成的缝隙238沿着上部部分236U的侧壁延伸，并且位于下部部分236L的部分的正上方。在图24所示的一些实施例中，接触插塞240和下部部分236L可以具有第一宽度W1，而上部部分236U具有较小的第四宽度W4。在一些情况下，第四宽度W4在约12nm和约20nm之间。虽然在图中未明确示出，但在一些替代实施例中，图24中的接触插塞240可以具有比源极/漏极部件236的下部部分236L更大或更小的宽度。在图24中，硅化物部件239的部分可以延伸到缝隙238中，使得硅化物部件239的部分设置在未处理的内部部分2262和源极/漏极部件236的上部部分236U之间。
图25-图27示出了栅极间隔件层226的厚度使得源极/漏极部件236的上部部分236U悬垂于最顶部沟道构件2080的实施例。如图25所示，在该实施例中，上部部分236U的宽度大于下部部分236L的宽度。当使鳍状结构212的源极/漏极区域凹进的干蚀刻蚀刻栅极间隔件层226的速度快于蚀刻牺牲层206和沟道层208时，可以形成这种配置。图26示意性地示出了较薄的栅极间隔件层226如何在框116处经历处理300。图27示出了工件200，其中图26所示的经处理的外部部分2260被完全去除，并且接触插塞240形成在源极/漏极部件236上方。如图27中所示，下部部分236L具有第一宽度W1，上部部分236U具有大于第一宽度W1的第五宽度W5，接触插塞240具有大于第五宽度W5的第三宽度W3。在一些情况下，第五宽度W5在约18nm和约30nm之间。在图27中，硅化物部件239的部分可以延伸到缝隙238中，使得硅化物部件239的部分设置在未处理的内部部分2262和源极/漏极部件236的上部部分236U之间。
图28-图29示出了处理300的处理深度基本上不在源极/漏极部件236的顶表面下方延伸的实施例。如上文关于框116所述，取决于自由基的能量和工艺温度，处理300可以不有效地处理源极/漏极部件236的顶面下方的栅极间隔件层226的外部部分，如图28所示。在这些情况下，经处理的外部部分2260基本上不会在与源极/漏极部件236的顶表面共面的水平面下方延伸。可以看出，在框122处去除图28中所示的经处理的外部部分2260之后，不会形成缝隙238。在在源极/漏极部件236上方形成接触插塞240之后，没有接触插塞240的部分在上部部分236U的侧壁和未处理的内部部分2262之间延伸，如图29所示。在图29所示的实施例中，源极/漏极部件236具有第一宽度W1并且接触插塞240具有第三宽度W3。
图30-图31示出了实施例，其中处理300的处理深度基本上不在源极/漏极部件236的顶表面下方延伸，并且栅极间隔件层226的厚度使得栅极间隔件层226的部分在源极/漏极部件236的上方延伸。图30-图31中所示的实施例不同于图22-图24中所示的实施例，不同之处在于处理300不处理在源极/漏极部件236的上部部分236U的顶表面下方的栅极间隔件层226的外部部分，如图30所示。如图31所示，下部部分236L具有第一宽度W1，上部部分236U具有较小的第四宽度W4，而接触插塞240具有第一宽度W1。与图24所示的实施例不同，没有接触插塞240的部分在上部部分236U和未处理的内部部分2262之间向下延伸。虽然图中未明确示出，但是在一些替代实施例中，图31中的接触插塞240可以具有宽度大于或小于源极/漏极部件236的下部部分236L的宽度。在图31中，硅化物部件239不在未处理的内部部分2262和源极/漏极部件236的上部部分236U之间。
图32-图33示出了实施例，其中处理300的处理深度基本上不在源极/漏极部件236的顶表面下方延伸，并且栅极间隔件层226的厚度使得源极/漏极部件236的部分垂悬于最顶部沟道构件2080。图32-图33中所示的实施例与图25-图27所示的实施例不同，不同之处在于处理300不处理在源极/漏极部件236的上部部分236U的顶表面下方的栅极间隔件层226的外部部分，如图32中所示。如图33中所示，下部部分236L具有第一宽度W1，上部部分236U具有第五宽度W5，以及接触插塞240具有第三宽度W3。与图27所示的实施例不同，没有接触插塞240的部分在上部部分236U和未经处理的内部部分2262之间向下延伸。在图33中，硅化物部件239不在未经处理的内部部分2262和源极/漏极部件236的上部部分236U之间。
尽管不旨在进行限制，但本公开的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本公开的实施例使用处理和清洁工艺的组合来以受控的精度修整栅极间隔件层。栅极间隔件层的修整加宽了源极/漏极接触件开口并降低了其纵横比。因此，本公开的方法可以消除或减少形成在源极/漏极部件上方的接触插塞中的空隙或间隙，从而降低接触电阻。
在一个示例性方面，本公开涉及一种方法。该方法包括接收工件，该工件包括设置在第一有源区域上方的第一伪栅极结构、设置在第二有源区域上方的第二伪栅极结构、沿着第一伪栅极结构的侧壁延伸并且至少部分地设置在第一有源区域的顶表面上方的第一栅极间隔件、沿着第二伪栅极结构的侧壁延伸并且至少部分地设置在第二有源区域的顶表面上方的第二栅极间隔件、具有设置在第一有源区域和第二有源区域之间的下部部分和设置在第一栅极间隔件和第二栅极间隔件之间的上部部分的源极/漏极部件。该方法进一步包括用氢或氧的远程自由基处理第一栅极间隔件的部分和第二栅极间隔件的部分，去除第一栅极间隔件的处理的部分和第二栅极间隔件的处理的部分，并且在之后去除，在源极/漏极部件上方以及在第一栅极间隔件和第二栅极间隔件之间沉积金属填充材料。
在一些实施例中，第一栅极间隔件和第二栅极间隔件包括碳氧化硅、氮氧化硅或碳氮氧化硅。在一些实施方案中，处理包括使用氢自由基或氧自由基。在一些情况下，去除包括使用氟化氢。在一些实施例中，金属填充材料包括钴。该方法还可以包括在金属填充材料的沉积之后，平坦化工件以在源极/漏极部件上方形成接触插塞。在一些实施例中，第一有源区域和第二有源区域的每个都包括一个在另一个上方设置的多个纳米结构。在一些情况下，该方法还可以包括在去除之后，沉积设置在源极/漏极部件上方的接触蚀刻停止层(CESL)，以及在CESL上方沉积介电层。在一些实施方案中，该方法还可以包括用第一金属栅极结构和第二金属栅极结构分别替换第一伪栅极结构和第二伪栅极结构。
在另一个示例性方面，本公开涉及一种方法。该方法包括接收工件，该工件包括设置在第一多个纳米结构上方的第一多晶硅栅极结构、设置在第二多个纳米结构上方的第二多晶硅栅极结构、沿着第一多晶硅栅极结构的侧壁延伸的第一栅极间隔件、沿着第二多晶硅栅极结构的侧壁延伸的第二栅极间隔件、具有沿着一个方向设置在第一多个纳米结构和第二多个纳米结构之间的下部部分以及沿着该方向设置在第一栅极间隔件和第二栅极间隔件之间的上部部分的源极/漏极部件。该方法还包括蚀刻第一栅极间隔件的外部部分和第二栅极间隔件的外部部分，其中蚀刻包括用氢或氧的远程自由基处理第一栅极间隔件和第二栅极间隔件，以将第一栅极间隔件的外部部分转化为到第一处理部分，并且将第二栅极间隔件的外部部分转化为第二处理部分，以及至少部分地去除第一处理部分和第二处理部分。该方法还包括，在蚀刻之后，在源极/漏极部件上方以及在第一栅极间隔件和第二栅极间隔件之间形成金属插塞。
在一些实施例中，蚀刻暴露第一多个纳米结构的最顶部纳米结构的部分和第二多个纳米结构的最顶部纳米结构的部分。在一些实施方案中，上部部分包括沿着该方向的第一宽度并且下部部分包括沿着该方向的第二宽度。第一宽度小于第二宽度。在一些实施例中，金属插塞包括沿着该方向的第三宽度，并且第三宽度大于第一宽度。在一些情况下，上部部分包括沿着该方向的第一宽度并且下部部分包括沿着该方向的第二宽度。第一宽度大于第二宽度。在一些实施例中，金属插塞包括沿着该方向的第三宽度，并且第三宽度大于第一宽度。在一些情况下，第一栅极间隔件和第二栅极间隔件包括碳氮氧化硅并且金属插塞包括钴。
在又一示例性方面，本公开涉及一种半导体结构。该半导体结构包括在衬底上方的第一垂直堆叠的纳米结构和第二垂直堆叠的纳米结构；具有沿着一个方向的夹在第一垂直堆叠的纳米结构和第二垂直堆叠的纳米结构之间的下部部分以及设置在下部部分上方的上部部分的源极/漏极部件；包裹环绕第一垂直堆叠的纳米结构的第一栅极结构；包裹环绕第二垂直堆叠的纳米结构的第二栅极结构；沿着第一栅极结构的侧壁设置并且在第一垂直纳米结构堆叠件的上方的第一顶部栅极间隔件；沿着第二栅极结构的侧壁设置并且在第二垂直堆叠的纳米结构的上方的第二顶部栅极间隔件；以及直接设置在源极/漏极部件上并且与第一顶部栅极间隔件和第二顶部栅极间隔件接触的金属插塞，其中上部部分夹在第一顶部栅极间隔件和第二顶部栅极间隔件之间。金属插塞沿着该方向的宽度大于上部部分沿着该方向的宽度。
在一些实施例中，下部部分的宽度大于上部部分的宽度。在一些实施例中，下部部分的宽度小于上部部分的宽度。在一些情况下，金属插塞的第一部分直接在上部部分和第一顶部栅极间隔件之间延伸，其中金属插塞的第二部分直接在上部部分和第二顶部栅极间隔件之间延伸。
前面概述了若干实施例的部件，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成半导体器件的方法，包括：
接收工件，所述工件包括：
设置在第一有源区域上方的第一伪栅极结构，
设置在第二有源区域上方的第二伪栅极结构，
第一栅极间隔件，所述第一栅极间隔件沿着所述第一伪栅极结构的侧壁延伸并且至少部分地设置在所述第一有源区域的顶表面上方，
第二栅极间隔件，所述第二栅极间隔件沿着所述第二伪栅极结构的侧壁延伸并且至少部分地设置在所述第二有源区域的顶表面上方，
源极/漏极部件，所述源极/漏极部件包括设置在所述第一有源区域和所述第二有源区域之间的下部部分和设置在所述第一栅极间隔件和所述第二栅极间隔件之间的上部部分，
用氢或氧的远程自由基处理所述第一栅极间隔件的部分和所述第二栅极间隔件的部分；
去除所述第一栅极间隔件的所述处理的部分和所述第二栅极间隔件的所述处理的部分；以及
在所述去除之后，在所述源极/漏极部件上方以及所述第一栅极间隔件和所述第二栅极间隔件之间沉积金属填充材料。
2.根据权利要求1所述的方法，其中，所述第一栅极间隔件和所述第二栅极间隔件包括碳氧化硅、氮氧化硅或碳氮氧化硅。
3.根据权利要求2所述的方法，其中所述处理包括使用氢自由基或氧自由基。
4.根据权利要求1所述的方法，其中，所述去除包括使用氟化氢。
5.根据权利要求1所述的方法，其中，所述金属填充材料包括钴。
6.根据权利要求1所述的方法，还包括：
在所述金属填充材料的所述沉积之后，平坦化所述工件以在所述源极/漏极部件上方形成接触插塞。
7.根据权利要求6所述的方法，其中，所述第一有源区域和所述第二有源区域的每个都包括一个在另一个上方设置的多个纳米结构。
8.根据权利要求1所述的方法，还包括：
在所述去除之后，沉积设置在所述源极/漏极部件上方的接触蚀刻停止层；以及
在所述接触蚀刻停止层上方沉积介电层。
9.一种形成半导体器件的方法，包括：
接收工件，所述工件包括：
设置在第一多个纳米结构上方的第一多晶硅栅极结构，
设置在第二多个纳米结构上方的第二多晶硅栅极结构，
第一栅极间隔件，所述第一栅极间隔件沿着所述第一多晶硅栅极结构的侧壁延伸，
第二栅极间隔件，所述第二栅极间隔件沿着所述第二多晶硅栅极结构的侧壁延伸，
源极/漏极部件，所述源极/漏极部件包括沿着一个方向设置在所述第一多个纳米结构和所述第二多个纳米结构之间的下部部分和沿着所述方向设置在所述第一栅极间隔件和所述第二栅极间隔件之间的上部部分，蚀刻所述第一栅极间隔件的外部部分和所述第二栅极间隔件的外部部分，其中所述蚀刻包括：
用氢或氧的远程自由基处理所述第一栅极间隔件和所述第二栅极间隔件，以将所述第一栅极间隔件的所述外部部分转化为第一处理部分并且将所述第二栅极间隔件的所述外部部分转化为第二处理部分，以及
至少部分地去除所述第一处理部分和所述第二处理部分；以及在所述蚀刻之后，在所述源极/漏极部件上方以及在所述第一栅极间隔件和第二栅极间隔件之间形成金属插塞。
10.一种半导体结构，包括：
在衬底上方的第一垂直堆叠的纳米结构和第二垂直堆叠的纳米结构；
源极/漏极部件，所述源极/漏极部件包括沿着一个方向的夹在所述第一垂直堆叠的纳米结构和所述第二垂直堆叠的纳米结构之间的下部部分以及设置在所述下部部分上方的上部部分；
第一栅极结构，包裹环绕所述第一垂直堆叠的纳米结构；
第二栅极结构，包裹环绕所述第二垂直堆叠的纳米结构；
第一顶部栅极间隔件，沿着所述第一栅极结构的侧壁设置并且在所述第一垂直堆叠的纳米结构上方；
第二顶部栅极间隔件，沿着所述第二栅极结构的侧壁设置并且在所述第二垂直堆叠的纳米结构上方；以及
金属插塞，直接设置在所述源极/漏极部件上并且与所述第一顶部栅极间隔件和所述第二顶部栅极间隔件接触，
其中，所述上部部分夹在所述第一顶部栅极间隔件和所述第二顶部栅极间隔件之间，
其中，所述金属插塞沿着所述方向的宽度大于所述上部部分沿着所述方向的宽度。
CN202210992561.9A 2021-12-28 2022-08-18 形成半导体器件的方法和半导体结构 Pending CN115863407A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163294102P 2021-12-28 2021-12-28
US63/294,102 2021-12-28
US17/750,028 US20230207653A1 (en) 2021-12-28 2022-05-20 Low resistance contact feature
US17/750,028 2022-05-20

Publications (1)

Publication Number Publication Date
CN115863407A true CN115863407A (zh) 2023-03-28

Family

ID=85660571

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210992561.9A Pending CN115863407A (zh) 2021-12-28 2022-08-18 形成半导体器件的方法和半导体结构

Country Status (3)

Country Link
US (1) US20230207653A1 (zh)
CN (1) CN115863407A (zh)
TW (1) TWI835324B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9786737B2 (en) * 2015-12-03 2017-10-10 International Business Machines Corporation FinFET with reduced parasitic capacitance
US10043893B1 (en) * 2017-08-03 2018-08-07 Globalfoundries Inc. Post gate silicon germanium channel condensation and method for producing the same
US10930758B2 (en) * 2018-08-13 2021-02-23 International Business Machines Corporation Space deposition between source/drain and sacrificial layers
US10950731B1 (en) * 2019-09-17 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around semiconductor devices
US11031292B2 (en) * 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11264502B2 (en) * 2020-02-27 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
TW202339104A (zh) 2023-10-01
TWI835324B (zh) 2024-03-11
US20230207653A1 (en) 2023-06-29

Similar Documents

Publication Publication Date Title
US11862734B2 (en) Self-aligned spacers for multi-gate devices and method of fabrication thereof
US11830928B2 (en) Inner spacer formation in multi-gate transistors
US10950731B1 (en) Inner spacers for gate-all-around semiconductor devices
TWI792456B (zh) 半導體裝置及其形成方法
US11670723B2 (en) Silicon channel tempering
CN114512442A (zh) 半导体装置
US20230307552A1 (en) Silicon channel tempering
CN113178486A (zh) 半导体器件及其形成方法
US20230215929A1 (en) Metal gate cap
US20230010541A1 (en) Gate all around device and method of forming the same
CN115528087A (zh) 半导体结构及其制造方法
CN114122135A (zh) 半导体结构
TWI835324B (zh) 半導體結構及其形成方法
US20230361176A1 (en) Source/drain leakage prevention
US20240030220A1 (en) Method of forming epitaxial features
CN115528088A (zh) 半导体结构及其形成方法
CN116682730A (zh) 半导体结构及其形成方法
CN115841948A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination