CN115528088A - 半导体结构及其形成方法 - Google Patents

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layers
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沙哈吉·B·摩尔
李承翰
张世杰
谢宛轩
蔡仲恩
刘致为
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供了半导体结构及其形成方法。半导体结构包含多个纳米结构设置于基板上方以及栅极结构包绕每一个所述纳米结构。每一个所述纳米结构包含通道层，其沿着垂直于基板的方向包夹于两个盖层之间。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体结构，尤其涉及多栅极晶体管。
背景技术
半导体集成电路(integrated circuit；IC)产业经历了指数性的成长。现代科技在集成电路材料与设计上的进步已产生了好几世代的集成电路，其中每一世代与上一世代相比都具有更小、更复杂的电路。在集成电路的发展过程中，功能密度(functionaldensity)(也就是说，单位芯片面积的互连装置数目)大抵上会增加而几何尺寸(geometrysize)(也就是说，即可使用工艺生产的最小元件(或线))却减少。此微缩化的过程总体上会增加生产效率并降低相关成本而提供助益。此微缩化同样增加了生产以及制造集成电路的复杂度。
举例来说，随着集成电路技术朝向更小的技术节点发展，多栅极金属-氧化物-半导体场效晶体管(multi-gate metal-oxide-semiconductor field effect transistor；multi-gate MOSFET)(或多栅极装置)已被导入以通过增加栅极-通道耦合、降低截止状态(off-state)电流、以及减轻短通道效应(short-channel effects；SCEs)来改善栅极控制。多栅极装置一般是指具有栅极结构或者栅极结构的一部分的装置，并设置于通道区的一个以上的侧面上方。多桥通道(multi-bridge-channel；MBC)晶体管为多栅极装置的示例，其已成为具有高性能以及低漏电应用的热门以及有前途的候选。多桥通道晶体管具有可部分地或完全地延伸于通道区周围的栅极结构，以提供对通道区的两侧或以上的存取。由于其栅极结构是环绕通道区，多桥通道晶体管也可以被称作环绕栅极晶体管(surroundinggate transistor；SGT)或者全绕式栅极(gate-all-around；GAA)晶体管。
多桥通道(MBC)晶体管的形成包含在基板上形成包括由多个牺牲层交错于多个通道层的堆叠。在形成栅极结构于通道区上方之前，选择性地移除牺牲层以释放通道层作为通道元件。接着形成栅极结构以包绕(wrap around)每一个通道元件。通道元件的释放可能存在多个挑战。尽管现有的多桥通道晶体管以及其制造工艺通常都能满足其预期的目的，但并非在所有面向中都完全令人满意。
发明内容
本发明实施例提供一种半导体结构，包含多个纳米结构，设置于基板上方，其中每一个所述纳米结构包含通道层，通道层沿着垂直于基板的方向包夹于两个盖层之间；以及栅极结构，包绕每一个所述纳米结构。
本发明实施例提供一种半导体结构，包含第一源极/漏极部件以及第二源极/漏极部件，设置于基板上方；多个通道元件，延伸于第一源极/漏极部件与第二源极/漏极部件之间，其中每一个所述通道元件包含半导体层，半导体层沿着垂直于基板的方向包夹于两个盖层之间；以及栅极结构，包绕每一个所述通道元件，其中栅极结构与每一个所述通道元件的半导体层以及所述两个盖层直接接触。
本发明实施例提供一种半导体结构的形成方法，包含沉积缓冲层于基板上方；形成堆叠于缓冲层上，其中堆叠包含多个通道层；多个牺牲层交错于所述通道层；以及至少一盖层设置于每一个所述通道层与相邻的一个所述牺牲层之间；自堆叠、缓冲层、以及基板形成鳍片状结构，鳍片状结构包含通道区以及源极/漏极区；形成虚置栅极堆叠于鳍片状结构的通道区上方；沉积栅极间隔物层于虚置栅极堆叠上方；凹蚀源极/漏极区以形成源极/漏极沟槽，源极/漏极沟槽露出所述通道层以及所述牺牲层的多个侧壁；选择性地以及部分地凹蚀所述牺牲层以及所述至少一盖层的一部分以形成多个内间隔物凹槽；形成多个内间隔物部件于所述内间隔物凹槽中；形成源极/漏极部件于源极/漏极沟槽中；移除虚置栅极堆叠；选择性地移除所述牺牲层以释放通道区中的所述通道层作为多个通道元件；以及形成栅极结构于每一个所述通道元件的周围，其中所述至少一盖层的成分不同于所述通道层的成分或者不同于所述牺牲层的成分。
附图说明
由以下的详细叙述配合所附附图，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例的特征。
图1是根据本公开的一或多个面向，示出形成半导体装置的方法的流程图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14以及图15是根据本公开的一或多个面向，示出在根据图1的方法的制造工艺期间，工作件的局部剖面示意图。
图16是根据本公开的一或多个面向，示出工作件上方的替代半导体堆叠的局部剖面示意图。
图17是根据本公开的一或多个面向，示出使用图16中的替代半导体堆叠所形成的替代半导体结构。
图18是根据本公开的一或多个面向，示出工作件上方的替代半导体堆叠的局部剖面示意图。
图19是根据本公开的一或多个面向，示出使用图18中的替代半导体堆叠所形成的替代半导体结构。
图20示出穿过通道层以及位于通道层上方及下方的牺牲层、第一盖层及第二盖层的二次离子质谱分析仪的浓度轮廓示意图。
附图标记如下：
100:方法
102/104/106:方框
108/110/112:方框
114/116/118:方框
120/122:方框
200:工作件
201:基板
202:内埋氧化物层
203:缓冲层
203I:界面
204:堆叠
206:牺牲层
206T:顶牺牲层
208:通道层
210:硬掩模层
212:鳍片状结构
212C:通道区
212SD:源极/漏极区
214:隔离部件
216:第一盖层
217:第一单盖层
218:第二盖层
219:第二单盖层
220:虚置介电层
222:虚置电极层
224:栅极顶硬掩模层
226:氧化硅层
228:氮化硅层
230:虚置栅极堆叠
232:栅极间隔物层
234:源极/漏极沟槽
236:内间隔物部件
238:第一外延层
240:第二外延层
242:第三外延层
244:源极/漏极部件
246:接触蚀刻停止层
248:层间介电层
250:栅极沟槽
252:空间
254:栅极介电层
256:栅极电极层
260:栅极结构
280:第一多桥通道晶体管
282:第二多桥通道晶体管
284:第三多桥通道晶体管
2080:通道元件
A-A’:剖线
X:方向
Y:方向
Z:方向
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
再者，当使用“大约”、“近似”等描述一个数字或数字范围时，此用语意图涵盖合理范围内的数字，此范围是根据本领域技术人员所理解的制造过程中固有出现的变异而加以考虑。例如，基于制造具有该数字相关特征的部件的已知制造公差，数字的数量或范围涵盖了包括所述数字在内的合理范围，例如所述数字的+/-10％以内。例如，本领域技术人员已知与沉积材料层相关的制造公差为+/-15％，具有“约5纳米”厚度的材料层可以涵盖4.25纳米至5.75纳米的尺寸范围。更再者，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
本公开大抵上是关于多栅极晶体管以及其制造方法，特别是关于通道层被至少一盖层所保护的多桥通道(MBC)晶体管的制造方法。在一些情况中，多桥通道晶体管的通道区可包含锗-锡(Ge-Sn)纳米结构的垂直堆叠或者硅锗(SiGe)纳米结构的垂直堆叠，通道区延伸于两个源极/漏极部件之间。这些纳米结构可被称作通道元件且可具有不同的形状。根据其形状，纳米结构亦可被称作纳米线(nanowires)或纳米片(nanosheets)。为了形成纳米结构的垂直堆叠，可形成包含由多个牺牲层交错于多个通道层的堆叠。在一些实施例中，牺牲层可为锗层。为了改善牺牲层的蚀刻选择性，牺牲层可掺杂掺质，诸如硼(B)、磷(P)、或砷(As)。然而，掺质可能会扩散至通道层之中，因此使得通道层容易被蚀刻。额外地，令人满意的牺牲层移除亦可能移除通道层的一部分。掺质无意间扩散至通道元件之中或者无意间蚀刻通道元件可能导致通道元件中的弯曲(buckling)或其他缺陷。通道元件的弯曲可能会减少多桥通道晶体管的驱动电流。
本公开提供了形成多桥通道(MBC)晶体管的方法。根据本公开的内容，形成多桥通道晶体管的方法包含形成由多个牺牲层交错于多个通道层的垂直堆叠。在一些实施例中，通道层可包含锗-锡(Ge-Sn)或硅锗(SiGe)，而牺牲层可包含掺杂n型掺质或p型掺质的锗(Ge)。根据本公开的内容，至少一盖层设置于通道层与相邻的牺牲层之间。在一实施例中，所述至少一盖层包含与牺牲层接触的第一盖层以及与通道层接触的第二盖层。第一盖层是用来控制不让牺牲层中的掺质扩散至通道层之中。第二盖层是用来控制作为当牺牲层被移除时的蚀刻终点。当所述至少一盖层包含锗-锡(Ge-Sn)层时，所述至少一盖层的一部分可以保留在多桥通道晶体管的最终结构中。
现在将参照附图对本公开的各种面向进行更详细的描述。在这方面，图1是根据本公开的实施例，示出自工作件形成半导体装置的方法100的流程图。方法100仅为示例，且不意图将本公开作出除了方法100所明确示出之外的限制。可提供额外的步骤于方法100之前、期间、以及之后，且一些描述的步骤可以被替换、删除、或为了方法的额外实施例进行移动。为了简单起见，本公开并未详细描述所有步骤。下方将结合图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14以及图15来描述方法100，图2至图15为根据图1中的方法100的实施例所示出的工作件200在制造的不同阶段的局部剖面示意图。由于工作件200将被制造为半导体装置，根据上下文的要求，工作件200在本公开可被称作半导体装置200或半导体结构200。在本公开全文中，除非另行说明，相似的参考标号用来表示相似的部件。
参见图1以及图2，方法100包含方框102，提供了工作件200。工作件200包含交替的半导体层的堆叠204设置于基板201上方。基板201可为块体(bulk)半导体基板。在一实施例中，基板201为块体硅(Si)基板。在一些替代实施例中，基板201可包含锗(Ge)、化合物半导体，诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、磷化铟(InP)、或者合金半导体，诸如锗-锡(GeSn)、硅锗(SiGe)、碳化硅锗(SiGeC)、磷砷化镓(GaAsP)、或磷化镓铟(GaInP)。替代地，基板201可包含内埋氧化物(buried oxide)层以具有绝缘体上覆半导体(semiconductor-on-insulator)结构。举例来说，基板201可包含绝缘体上覆硅(silicon-on-insulator；SOI)结构、绝缘体上覆锗(germanium-on-insulator；GeOI)结构、或者绝缘体上覆锗锡(germanium-tin-on-insulator；GeSnOI)结构。在图2示出的实施例中，基板201具有绝缘体上覆硅结构(SOI)并包含内埋氧化物层202于块体硅(Si)基板中。虽然在图2中没有明确地示出，基板201可为不具有内埋氧化物层202的块体硅(Si)基板。
在图2所表示的一些实施例中，工作件200包含缓冲层203设置于基板201正上方。缓冲层203作为基板201与堆叠204的最底层之间的过渡区，以减少晶格不匹配(mismatch)。因为堆叠204中的膜层是使用外延(epitaxial)沉积来形成，较低的外延层中的晶格缺陷可能会渗透(permeate)至较高的外延层。举例来说，当基板201的顶表面基本上由硅所组成而堆叠204中的最底层基本上由锗所组成时，堆叠204中的最底层中的锗晶格可能会由于硅与锗之间的晶格不匹配而受到大幅的应变(strain)。此应变可能导致晶格缺陷，且这些晶格缺陷可能被转化至上覆于堆叠204中的最底层的外延层之中。如图2所示出，当足够厚度的缓冲层203被外延地沉积于基板201上时，晶格缺陷可能只存在于与基板201的界面203I处或者其附近，但不会通过缓冲层203的厚度传播(propagate)。之所以如此是因为晶格应变可能会随着与界面203I的距离而逐渐地释放。在理想的情况中，缓冲层203的顶表面可包含锗晶格结构，其实质上不含缺陷。缓冲层203的顶表面因此可作为形成堆叠204的低晶格应变(low-lattice-strain)基础。在一些实施例中，缓冲层203包含未掺杂或者未故意掺杂的锗(Ge)。为了充分释放界面203I处的晶格应变，缓冲层203可具有范围为约50纳米至约200纳米的厚度。此厚度并非微不足道。当缓冲层203的厚度小于50纳米时，缓冲层203的顶表面上的晶格缺陷密度可能仍然过高，妨碍了高品质的堆叠204的形成。当缓冲层203的厚度大于200纳米时，缓冲层203可能不适当地增加了工作件200的厚度，这可能会增加工艺的时间以及增加生产成本。
在一些实施例中，堆叠204包含第一半导体成分的通道层208并以第二半导体成分的牺牲层206交错。第一半导体成分不同于第二半导体成分，使得牺牲层206在后续的工艺步骤中可被选择性地凹蚀或移除。在一些实施例中，牺牲层206包含锗(Ge)而通道层208包含硅锗(SiGe)或锗-锡(GeSn)。当通道层208包含锗-锡(GeSn)时，每一个通道层208可包含约7％至约13％的锡以及约87％至约93％的锗。为了增加牺牲层206相对于通道层208的蚀刻选择性，牺牲层206可掺杂p型掺质，诸如硼(B)，或者掺杂n型掺质，诸如磷(P)或砷(As)。在描述的实施例中，牺牲层206被掺杂硼(B)，且牺牲层206可以说是由硼掺杂的锗(Ge：B)所形成。在一些实施例中，牺牲层206可包含范围为约5×1018atoms/cm3至约2×1021atoms/cm3的硼浓度。由于掺质的存在，牺牲层206中的锗含量的范围可为约90％至约100％。值得注意的是，如图2所示出，交替地配置四(4)层的牺牲层206以及三(3)层的通道层208，其仅是为了示出的目的且不意图将本公开作出除了权利要求中明确记载范围之外的限制。应理解的是，可形成任意数目的外延层于堆叠204中。膜层的数目取决于半导体装置200所需的通道元件的数目。在一些实施例中，通道层208的数目为2至10。
在一些实施例中，牺牲层206可具有实质上均匀的第一厚度，其范围为约5纳米至约30纳米，诸如约5纳米至约20纳米，而通道层208可具有实质上均匀的第二厚度，其范围为约5纳米至约30纳米。第一厚度与第二厚度可为相同或者不同。如同将在下方进行更详细的描述，通道层208或者部分的通道层208可作为随后形成的多栅极装置的(多个)通道元件，而每一个通道层208的厚度是基于装置性能的考虑以及基于在牺牲层206的选择性移除期间的厚度损失来选择。在图2所表示的一些实施例中，牺牲层206包含顶牺牲层206T，其厚度大于较低的牺牲层206。实施较厚的顶牺牲层206T是为了承受后续的平坦化处理。顶牺牲层206T可具有第三厚度，其为其他的牺牲层206的厚度的约1.3倍至约2.5倍。在一些情况中，顶牺牲层206T的第三厚度的范围可为约8纳米至约40纳米。
允许牺牲层206与通道层208直接接触可能存在着多个挑战。举例来说，牺牲层206中的掺质可能会扩散至通道层208之中，导致临界电压(threshold voltages)的增加或者导致牺牲层206的蚀刻选择性的降低。掺质的扩散可能会改变所形成的多桥通道(MBC)晶体管的临界电压，因为掺质的类型可能与多桥通道晶体管的导电类型不同。牺牲层206中的掺质，诸如硼(B)，在牺牲层206移除时可能会使通道层208的耐蚀性降低。为了应对这些挑战，本公开的堆叠204可包含至少一盖层于通道层208与相邻的牺牲层206之间。本公开的所述至少一盖层可控制或防止掺质自牺牲层206扩散至通道层208，且对牺牲层206的选择性移除可提供更多的控制。所述至少一盖层可为双层或单层。当所述至少一盖层为双层时，其包含第一盖层216以及第二盖层218，如图2所示出。在一些实施例中，第一盖层216包含未掺杂的锗(Ge)，而第二盖层218包含锗-锡(GeSn)。当所述至少一盖层为单层时，其可以是如图16所示出的第一单盖层217，或者可以是如图18所示出的第二单盖层219。
如图2所示出，每一个第一盖层216与一个牺牲层206直接接触，而每一个第二盖层218与一个通道层208直接接触。每一个第一盖层216亦与一个第二盖层218直接接触。换句话说，每一个第一盖层216包夹于牺牲层206与第二盖层218之间，而每一个第二盖层218包夹于第一盖层216与通道层208之间。堆叠204包含相同数目的第一盖层216以及第二盖层218。在图2所表示的实施例中，堆叠204包含交界(interface)牺牲层206的六个第一盖层216，以及交界通道层208的六个第二盖层218。
在一些实施例中，每一个第一盖层216是由未掺杂的锗(Ge)所形成，且具有范围为约1纳米至约5纳米的厚度。此厚度并非微不足道。当第一盖层216的厚度小于1纳米时，第一盖层216可能不能充分地防止掺质自牺牲层206扩散至通道层208之中。当第一盖层216的厚度大于5纳米时，其可能为堆叠204中的其他膜层留下更小的空间。堆叠204中的膜层的沉积可在工艺温度范围为约250℃至约400℃实施，且热能可能导致掺质自牺牲层206扩散至第一盖层216之中。因此，在一些实施例中，尽管第一盖层216在其外延地沉积时并非为原位(in-situ)掺杂，每一个第一盖层216可包含远离相邻的牺牲层206的界面的掺质浓度梯度。也就是说，每一个第一盖层216中的掺质浓度在相邻的牺牲层206的界面处为其掺质浓度的最大值，且每一个第一盖层216中的掺质浓度随着与界面的距离增加而逐渐减少。如上所述，在各种实施例中，牺牲层206中的掺质可为硼(B)、磷(P)、或砷(As)。在那些实施例中，硼浓度梯度、磷浓度梯度、或砷浓度梯度可存在于每一个第一盖层216。
在一些实施例中，每一个第二盖层218是由锗-锡(GeSn)所形成，且具有范围为约2纳米至约10纳米的厚度。此厚度并非微不足道。当第二盖层218的厚度小于2纳米时，第二盖层218可能不能充分地保护通道层208，导致在牺牲层206移除时对通道层208的过度蚀刻(over-etch)。当第二盖层218的厚度大于10纳米时，第二盖层218可能会占用栅极结构的宝贵空间。第二盖层218的作用近似于在移除牺牲层206时用来控制蚀刻终点的蚀刻停止层(etch stop layer；ESL)。在一些实施例中，第二盖层218中的锗含量以及锡含量在第二盖层218的整个厚度中是均匀的，而蚀刻终点的控制实质上是以控制时间为主。也就是说，蚀刻速率会在移除牺牲层206与第一盖层216并露出第二盖层218之后发生改变。在这些实施例中，第二盖层218中的锗含量的范围可为约95％至约99.5％，而第二盖层218中的锡含量的范围可为约0.5％至约5％。为了确保第二盖层218比通道层208具有更低的耐蚀性，第二盖层218中的锡含量可为通道层208中的锡含量的约5％至约40％。
在一些替代实施例中，每一个第二盖层218包含锡含量梯度。在这些实施例中，控制第二盖层218的沉积使得每一个第二盖层218中的锡含量在相邻的第一盖层216的界面处为最小值并朝向相邻的通道层208的界面逐渐增加。由于蚀刻速率随着锡含量的增加而减少，上方描述的锡含量梯度可导致第二盖层218的蚀刻速率朝向通道层208逐渐降低。在一示例中，每一个第二盖层218在接近相邻的第一盖层216的界面处锡含量为约0.5％，而在接近相邻的通道层208的界面处锡含量逐渐增加至约5％。硼、锗、以及锡横跨通道层208、第一盖层216、第二盖层218、以及牺牲层206的浓度可通过二次离子质谱分析(Secondary IonMass Spectrometry；SIMS)来测量。图20提供了沿着图3中的剖线A-A’的例示性二次离子质谱分析浓度轮廓。如图20所示出，每一个牺牲层206包含硼掺杂的锗(Ge：B)。由于扩散的缘故，相邻的第一盖层216中可能存在较低浓度的硼掺质。在图20所示出的示例中，通道层208、第二盖层218以及第一盖层216中的锗含量可大于牺牲层206中的锗含量。锡含量在通道层206中达到其最大值，并在第二盖层218的界面处表现出阶梯式减少。第二盖层218中的锡含量可从远离通道层208的界面开始逐渐减少，且在第一盖层216中可实质上下降至零。
堆叠204中的膜层可使用减压化学气相沉积(reduced pressure chemical vapordeposition；RPCVD)工艺、分子束外延(molecular beam epitaxy；MBE)工艺、气相沉积(vapor phase deposition；VPE)工艺及/或其他合适的外延成长工艺来沉积。堆叠204中不同膜层的形成可包含使用不同的前驱物(precursors)以及工艺温度的组合。举例来说，缓冲层203的形成可包含使用锗烷(germane)(GeH4)以及范围为约250℃至约400℃的工艺温度。牺牲层206的形成可包含使用锗烷(GeH4)与三氯化硼(boron trichloride)(BCl3)以及范围为约250℃至约400℃的工艺温度。第一盖层216的形成可包含使用锗烷(GeH4)以及范围为约250℃至约400℃的工艺温度。第二盖层218的形成可包含使用锗烷(GeH4)与四氯化锡(tin tetrachloride)(SnCl4)以及范围为约250℃至约400℃的工艺温度。通道层208的形成可包含使用锗烷(GeH4)与四氯化锡(SnCl4)以及范围为约250℃至约400℃的工艺温度。
继续参见图1、图2以及图3，方法100包含方框104，自堆叠204以及基板201形成鳍片状结构212。为了图案化堆叠204，可沉积硬掩模层210(示出于图2中)于堆叠204上方以形成蚀刻掩模。硬掩模层210可为单层或多层。举例来说，硬掩模层210可包含垫氧化物(padoxide)层以及位于垫氧化层上方的垫氮化物(pad nitride)层。鳍片状结构212可使用光刻工艺以及蚀刻工艺自堆叠204、缓冲层203、以及基板201图案化。光刻工艺可包含光刻胶涂布(例如，旋转涂布(spin-on coating))、软烤(soft baking)、掩模对准、曝光、曝光后烘烤、光刻胶显影、润洗、干燥(例如，旋转干燥及/或硬烤(hard baking))、其他合适的光刻技术及/或上述的组合。在一些实施例中，蚀刻工艺可包含干式蚀刻(例如，反应离子蚀刻(reactive-ion etching，RIE))、湿式蚀刻及/或其他的蚀刻方法。如图3所示出，方框104的蚀刻工艺形成了延伸穿过堆叠204、缓冲层203以及一部分的基板201的多个沟槽。沟槽定义了鳍片状结构212。在一些实施例中，可使用双重图案化或多重图案化来定义鳍片状结构，使其具有例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成材料层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的材料层旁边形成间隔物。之后去除材料层，然后可以使用剩余的间隔物或心轴以通过蚀刻堆叠204、缓冲层203、以及基板201来图案化鳍片状结构212。如图3所示出，鳍片状结构212，连同其中的牺牲层206以及通道层208，沿着Z方向垂直地延伸，沿着X方向纵向地延伸。在图3所表示的一些实施例中，顶牺牲层206T、最上方的第一盖层216、以及最上方的第二盖层218在鳍片状结构212的形成期间可被完整地消耗。
形成隔离部件214相邻于鳍片状结构212。在一些实施例中，隔离部件214可形成于沟槽中以将鳍片状结构212与邻近的有源区隔离。隔离部件214亦可被称作浅沟槽隔离(shallow trench isolation；STI)部件214。举例来说，在一些实施例中，首先沉积介电层于基板201上方，以介电层填充沟槽。在一些实施例中，介电层可包含氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低介电常数(low-k)电介质、上述的组合及/或其他合适的材料。在各种示例中，介电层可通过化学气相沉积(chemical vapor deposition；CVD)工艺、次常压化学气相沉积(subatmosphericchemical vapor deposition；SACVD)工艺、可流动化学气相沉积(flowable chemicalvapor deposition；FCVD)工艺、旋转涂布工艺及/或其他合适的工艺来沉积。沉积的介电材料接着进行薄化以及平坦化，例如通过化学机械抛光(chemical mechanical polishing；CMP)处理来进行薄化以及平坦化。平坦化的介电层通过干式蚀刻工艺、湿式蚀刻工艺及/或上述的组合被进一步凹蚀或拉回(pulled-back)以形成浅沟槽隔离部件214。鳍片状结构212在凹蚀之后上升至浅沟槽隔离部件214上方，如图3所示出。在附图中没有明确示出的一些实施例中，在浅沟槽隔离部件214的形成之前，可形成硅衬层(liner)于鳍片状结构212上方。硅衬层是用来确保稍后形成于鳍片状结构212上方的虚置(dummy)介电层(将于下方描述)的品质。
参见图1、图4以及图5，方法100包含方框106，形成虚置栅极堆叠230于鳍片状结构212的通道区212C上方。在一些实施例中，采用了栅极替换工艺(或栅极后制(gate-last)工艺)，虚置栅极堆叠230(示出于图4以及图5)作为经受各种工艺的占位，且随后将被移除并以功能性栅极结构替换。也可使用其他的工艺以及配置。在图5示出的一些实施例中，形成虚置栅极堆叠230于鳍片状结构212上方，且鳍片状结构212可被划分为位于虚置栅极堆叠230下方的通道区212C以及不位于虚置栅极堆叠230下方的源极/漏极区212SD。通道区212C相邻于源极/漏极区212SD。如图5所示出，通道区212C沿着X方向设置于两个源极/漏极区212SD之间。
虚置栅极堆叠230的形成可包含虚置栅极堆叠230中的膜层的沉积以及这些膜层的图案化。参见图4，毯覆地(blanketly)沉积虚置介电层220、虚置电极层222、以及栅极顶(gate-top)硬掩模层224于工作件200上方。在一些实施例中，可使用化学气相沉积(CVD)工艺、原子层沉积(atomic layer deposition；ALD)工艺、氧等离子体(oxygen plasma)氧化工艺、或其他合适的工艺来形成虚置介电层220于鳍片状结构212上。在一些情况中，虚置介电层220可包含氧化硅。在这之后，可使用化学气相沉积工艺、原子层沉积工艺、或其他合适的工艺来沉积虚置电极层222于虚置介电层220上方。在一些情况中，虚置电极层222可包含多晶硅(polysilicon)。为了要进行图案化，可使用化学气相沉积工艺、原子层沉积工艺、或其他合适的工艺来沉积栅极顶硬掩模层224于虚置电极层222上。栅极顶硬掩模层224、虚置电极层222、以及虚置介电层220可接着被图案化以形成虚置栅极堆叠230，如图5所示出。举例来说，图案化工艺可包含光刻工艺(例如，光学光刻或者电子束(e-beam)光刻)，其可进一步包含光刻胶涂布(例如，旋转涂布)、软烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、润洗、干燥(例如，旋转干燥及/或硬烤)、其他合适的光刻技术及/或上述的组合。在一些实施例中，蚀刻工艺可包含干式蚀刻(例如，反应离子蚀刻(RIE))、湿式蚀刻及/或其他的蚀刻方法。在一些实施例中，栅极顶硬掩模层224可包含氧化硅层226以及位于氧化硅层226上方的氮化硅层228。如图5所示出，虚置栅极堆叠230没有沉积于鳍片状结构212的源极/漏极区212SD上方。
参见图1以及图6，方法100包含方框108，沉积栅极间隔物层232于虚置栅极堆叠230上方。在一些实施例中，栅极间隔物层232顺应地沉积于工作件200上方，包含沉积于虚置栅极堆叠230的顶表面以及侧壁上方。为了描述的方便，用词”顺应地”在本公开可用来描述在各种区域上方具有实质上均匀的厚度的膜层。栅极间隔物层232可为单层或多层。栅极间隔物层232中的至少一层可包含氮碳化硅、碳氧化硅、氮碳氧化硅、或氮化硅。栅极间隔物层232可使用诸如化学气相沉积(CVD)工艺、次常压化学气相沉积(SACVD)工艺、原子层沉积工艺(ALD)、或其他合适的工艺来沉积于虚置栅极堆叠230上方。
参见图1以及图7，方法100包含方框110，凹蚀鳍片状结构212的源极/漏极区212SD以形成源极/漏极沟槽234。在一些实施例中，未被虚置栅极堆叠230以及栅极间隔物层232所覆盖的源极/漏极区212SD通过干式蚀刻或合适的蚀刻工艺来蚀刻以形成源极/漏极沟槽234。举例来说，干式蚀刻工艺可实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如，HBr及/或CHBR3)、含碘气体、其他合适的气体及/或等离子体及/或上述的组合。在图7所表示的一些实施例中，凹蚀鳍片状结构212的源极/漏极区212SD以露出牺牲层206、第一盖层216、第二盖层218、以及通道层208的多个侧壁。在一些实施例中，源极/漏极沟槽234可向下延伸穿过堆叠204并部分地延伸至缓冲层203之中。图7示出在源极/漏极区212SD处工作件200沿着Y方向观察的剖面示意图。如图7所示出，源极/漏极区212SD中的牺牲层206、第一盖层216、第二盖层218、以及通道层208在方框110被移除，露出缓冲层203。
参见图1、图8以及图9，方法100包含方框112，形成内间隔物部件236。虽然没有明确地示出，方框112的操作可包含选择性地以及部分地移除牺牲层206与第一盖层216，以形成内间隔物凹槽(示出作被内间隔物部件236所占据)，沉积内间隔物材料(也就是说，内间隔物部件236的材料)于工作件200上方，以及回蚀刻(etch back)内间隔物材料以形成内间隔物部件236于内间隔物凹槽中。露出于源极/漏极沟槽234中的牺牲层206以及第一盖层216被选择性地以及部分地凹蚀以形成内间隔物凹槽，而栅极间隔物层232、通道层208、以及第二盖层218实质上未被蚀刻。在一些情况中，在形成内间隔物凹槽时，露出的缓冲层203亦可被部分地蚀刻。在通道层208包含锗-锡(GeSn)或硅锗(SiGe)而牺牲层206包含诸如硼掺杂的锗(Ge：B)的掺杂锗的实施例中，牺牲层206的选择性凹蚀可使用选择性的湿式蚀刻工艺或选择性的干式蚀刻工艺来执行。在一些实施例中，选择性的干式蚀刻工艺可包含使用一或多个以氟为主的蚀刻剂，诸如氟气或者氢氟碳化物(hydrofluorocarbons)。选择性的湿式蚀刻工艺可包含使用过氧化氢或者铵与过氧化氢的混合物(ammonia and hydrogenperoxide mixtures；APM)蚀刻(例如，氢氧化铵-过氧化氢-水的混合物)。
在形成内间隔物凹槽之后，沉积内间隔物材料于工作件200上方，包含沉积于内间隔物凹槽上方。内间隔物材料可包含金属氧化物、氧化硅、氮碳氧化硅、氮化硅、氮氧化硅、富碳(carbon-rich)氮碳化硅、或低介电常数介电材料。金属氧化物可包含氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧、或其他合适的金属氧化物。尽管未明确地示出，内间隔物材料可为单层或多层。在一些实施例中，内间隔物材料可使用化学气相沉积(CVD)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)、次常压化学气相沉积(SACVD)、原子层沉积(ALD)、或其他合适的方法来沉积。内间隔物材料沉积至内间隔物凹槽之中以及沉积于源极/漏极沟槽234中露出的通道层208与第二盖层218的侧壁上方。参见图8，沉积的内间隔物材料接着被回蚀刻以自通道层208与第二盖层218的侧壁移除内间隔物材料并形成内间隔物部件236于内间隔物凹槽中。在方框112，内间隔物材料亦可自栅极顶硬掩模层224以及栅极间隔物层232的顶表面及/或侧壁移除。在一些实施例中，方框112所执行的回蚀刻操作可包含使用氟化氢(HF)、氟气(F2)、氢(H2)、铵(NH3)、三氟化氮(NF3)、或其他以氟为主的蚀刻剂。如图8所示出，每一个内间隔物部件236于内凹的牺牲层206与第一盖层216直接接触。额外地，每一个内间隔物部件236设置于两个相邻的第二盖层218之间并与两个相邻的第二盖层218直接接触。换句话说，每一个内间隔物部件236设置于两个相邻的通道层208之间。如图8所示出，虽然方框112的选择性蚀刻工艺以及回蚀刻工艺对牺牲层206具有选择性，但第一盖层216亦可被蚀刻，因为其成分近似于牺牲层206。
虽然未明确地示出于附图中，方法100可包含清洗工艺以准备工作件200的外延成长。清洗工艺可包含干式清洗、湿式清洗、或上述的组合。在一些示例中，湿式清洗可包含使用标准清洗1(RCA SC-1，去离子(deionized；DI)水、氢氧化铵、以及过氧化氢的混合物)、标准清洗2(RCA SC-2，去离子水、氢氯酸、以及过氧化氢的混合物)、过氧化硫混合物(sulfuric peroxide mixture；SPM)及/或氢氟酸来移除氧化物。干式清洗可包含在范围为约250℃至约550℃的温度以及范围为约75mTorr至约155mTorr的压力下进行氦(He)以及氢(H2)处理。氢处理可将表面上的锗转化为锗烷(GeH4)，而锗烷可被抽除(pumped out)。在一些实施例中，清洗工艺被配置为选择性地移除或修整(trim)一部分的通道层而实质上不移除内间隔物部件236。清洗工艺可移除表面氧化物及碎屑(debris)，以确保具有干净的半导体表面，这将有利于在方框114的高品质外延层的成长。
参见图1、图9、图10以及图11，方法100包含方框114，形成源极/漏极部件244于源极/漏极区212SD上方的源极/漏极凹槽234中。在图9、图10以及图11所表示的一些实施例中，每一个源极/漏极部件244可包含第一外延层238、位于第一外延层238上方的第二外延层240、以及位于第二外延层240上方的第三外延层242。为了形成图11中所描述的源极/漏极部件244，依序地、外延地、以及选择性地自通道层208露出的侧壁、自第二盖层218露出的侧壁、以及缓冲层203露出的表面形成第一外延层238、第二外延层240、以及第三外延层242，而牺牲层206以及第一盖层216的侧壁仍被内间隔物部件236所覆盖。方框114的合适的外延工艺包含减压化学气相沉积(RPCVD)、气相外延(vapor-phase epitaxy；VPE)、超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition；UHV-CVD)、分子束外延(MBE)及/或其他合适的工艺。方框114的外延成长工艺可使用气态的前驱物，其会与缓冲层203、通道层208、以及第二盖层的成分相互作用(interact)。
参见图9，沉积第一外延层238于源极/漏极区212SD上方的源极/漏极沟槽234中。第一外延层238的成分会选择能使得第一外延层238耦合至通道层208的侧壁而实质上没有产生晶格不匹配。第一外延层238可包含锗-锡(GeSn)。在一些情况中，第一外延层具有范围为约85％至约95％的锗含量以及具有范围为约5％至约12％的锡含量。第一外延层238的锗含量以及锡含量会与通道层208的锗含量以及锡含量有些微的不同，以施加刚好足够的应变而不导致实质上的晶格不匹配。第一外延层238包含掺质。当打算使用n型的多桥通道(MBC)晶体管时，第一外延层238会掺杂n型掺质，诸如磷(P)或砷(As)。当打算使用p型的多桥通道晶体管时，第一外延层238会掺杂p型掺质，诸如硼(B)。在描述的实施例中，第一外延层238是掺杂硼(B)。为了避免与通道层208的过度晶格不匹配，第一外延层238中的硼掺质浓度的范围可为约1×1020atoms/cm3至约5×1020atoms/cm3。此浓度范围并非微不足道。当第一外延层238中的硼掺质浓度小于1×1020atoms/cm3时，第一外延层238中的电阻可能会阻止令人满意的驱动电流(也就是说，导通(on-state)电流)。当第一外延层238中的硼掺质浓度大于5×1020atoms/cm3时，晶格间隙(interstices)中的硼亦可导致在第一外延层238与通道层208之间的界面产生过多的缺陷，这可能会导致电阻的增加。在一些实施例中，从缓冲层203或者从通道层208的侧壁测量，第一外延层238可具有范围为约10纳米至约30纳米的厚度。尽管第一外延层238的外延沉积对半导体的表面具有选择性，但在上述的厚度范围内，第一外延层238可以在内间隔物部件236上方合并，或者甚至变为与内间隔物部件236接触。
参见图10，沉积第二外延层240于第一外延层238上方。也就是说，第二外延层240与通道层208、第一盖层218、内间隔物部件236、以及缓冲层203会通过第一外延层238分隔。第二外延层240的成分会选择能在通道层208上施加应力(stress)并使接触电阻最小化。与第一外延层238相似，第二外延层240可同样包含锗-锡(GeSn)。在一些情况中，为了在通道层上施加足够的应力，第二外延层240具有范围为约90％至约97％的锗含量以及具有范围为约3％至约10％的锡含量。可以看出第二外延层240与通道层208的锗含量以及锡含量的差别比第一外延层238与通道层208的锗含量以及锡含量的差别更大。第二外延层240以及第一外延层238具有相同类型的掺质。当打算使用n型的多桥通道(MBC)晶体管时，第二外延层240会掺杂n型掺质，诸如磷(P)或砷(As)。当打算使用p型的多桥通道晶体管时，第二外延层240会掺杂p型掺质，诸如硼(B)。在描述的实施例中，第二外延层240是掺杂硼(B)。为了减少接触电阻，第二外延层240中硼掺质浓度的范围可为约1×1021atoms/cm3至约2×1021atoms/cm3。此浓度范围并非微不足道。当第二外延层240中的硼掺质浓度小于1×1021atoms/cm3时，第二外延层240中的电阻可能会阻止令人满意的驱动电流(也就是说，导通电流(On-state current))。由于硼在锗-锡晶格中的溶解度限制，第二外延层240中的硼掺质浓度可能无法大于2×1021atoms/cm3。在一些实施例中，从第一外延层238的表面测量，第二外延层240可具有范围为约30纳米至约80纳米的厚度。第二外延层240的厚度或体积被最大化，以最大化在通道层208上施加的应力以及最小化接触电阻。也就是说，第二外延层240的厚度会大于第一外延层238的厚度或者第三外延层242的厚度。
参见图11，沉积第三外延层242于第二外延层240上方。第三外延层242作为盖层，以在源极/漏极接触件开口的形成期间保护第二外延层240。因此，第三外延层242的成分会选择使其能具有耐蚀性。第三外延层242可由硅-锗-锡(SiGeSn)所形成。换句话说，第三外延层242可包含硅、锗、以及锡。在一些情况中，为了确保具有足够的耐蚀性，第三外延层242具有范围为约5％至约25％的锗含量、具有范围为约0％至约2％的锡含量、以及具有范围为约73％至约95％的硅含量。可以看出第三外延层242包含硅而第一外延层238以及第二外延层240不包含或者包含很少的硅。第三外延层242与第一外延层238具有相同类型的掺质。当打算使用n型的多桥通道(MBC)晶体管时，第三外延层242会掺杂n型掺质，诸如磷(P)或砷(As)。当打算使用p型的多桥通道晶体管时，第三外延层242会掺杂p型掺质，诸如硼(B)。在描述的实施例中，第三外延层242是掺杂硼(B)。在一些情况中，第三外延层242中硼掺质浓度的范围可为约1×1020atoms/cm3至约5×1020atoms/cm3。此掺质浓度范围可近似于第一外延层238的掺质浓度范围。在一些实施例中，从第二外延层240的表面测量，第三外延层242可具有范围为约3纳米至约10纳米的厚度。第三外延层242的厚度亦非微不足道。当第三外延层242的厚度小于3纳米时，第三外延层242可能无法充分保护第二外延层240。当第三外延层242的厚度大于10纳米时，残留的第三外延层242可能存在于通往源极/漏极接触件的导电路径中并增加接触电阻。如图11所示出，在本公开全文中，在源极/漏极区212SD上方，第一外延层238、第二外延层240、以及第三外延层242可被统称作源极/漏极部件244。
虽然没有明确地示出，方法100在形成源极/漏极部件244之后可包含退火工艺。在一些实施例中，退火工艺可包含快速热退火(rapid thermal anneal；RTA)工艺、激光尖峰(laser spike)退火工艺、快闪(flash)退火工艺、或热炉(furnace)退火工艺。退火工艺可包含范围为约900℃至约1000℃的尖峰退火温度。在这些实施例中，尖峰退火温度可保持在以秒或者微秒的持续时间内。通过退火工艺，可以得到掺质在半导体主体(host)(诸如锗-锡(GeSn))中的理想的电子贡献。退火工艺可生成空位，其有利于掺质从间隙的点位至替代晶格的点位的移动，并减少半导体主体的晶格中的损害或缺陷。
参见图1以及图12，方法100包含方框116，沉积接触蚀刻停止层(contact etchstop layer；CESL)246以及层间介电层(interlayer dielectric；ILD)248。在形成层间介电层248之前先形成接触蚀刻停止层246。在一些示例中，接触蚀刻停止层246包含氮化硅、氮氧化硅及/或本发明所属技术领域中已知的其他材料。接触蚀刻停止层246可使用原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)及/或其他合适的沉积工艺来形成。层间介电层248接着沉积于接触蚀刻停止层246上方。在一些实施例中，层间介电层248包含介电材料，诸如四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂硅酸盐玻璃、或掺杂氧化硅诸如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fusedsilica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼掺杂硅玻璃(borondoped silicon glass；BSG)及/或其他合适的介电材料。层间介电层248可通过等离子体增强化学气相沉积工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成层间介电层248之后，工作件200可进行退火以改善层间介电层248的整合度。如图12所示出，接触蚀刻停止层246可设置于第三外延层242的顶表面的正上方。继续参见图12，在接触蚀刻停止层246以及层间介电层248的沉积之后，工作件200可通过平坦化处理来平坦化以露出虚置栅极堆叠230。举例来说，平坦化工艺可包含化学机械平坦化(chemical mechanicalplanarization；CMP)处理。
参见图1以及图13，方法100包含方框118，移除虚置栅极堆叠230。虚置栅极堆叠230在方框116的露出允许了图13所示出的虚置栅极堆叠230的移除并释放通道层208，如图14所示出。在一些实施例中，虚置栅极堆叠230的移除导致了栅极沟槽250形成于通道区212C上方。虚置栅极堆叠230的移除可包含一或多道蚀刻工艺，其对虚置栅极堆叠230的材料具有选择性。举例来说，虚置栅极堆叠230的移除可使用选择性的湿式蚀刻、选择性的干式蚀刻、或上述的组合来执行，其对虚置栅极堆叠230具有选择性。在虚置栅极堆叠230的移除之后，通道区212C中的通道层208、第一盖层216、第二盖层218、以及牺牲层206的侧壁被露出于栅极沟槽250中。
参见图1以及图14，方法100包含方框120，选择性地移除牺牲层206与第一盖层216以释放通道层208作为通道元件2080。由于牺牲层206的成分近似于第一盖层216，当牺牲层206被选择性地移除时，第一盖层216可以同时被移除。虽然牺牲层206的选择性移除亦可能移除第二盖层218的一部分，但由于第二盖层218的成分差异，一部分的第二盖层218可被留下。因为在堆叠204中通道层208是包夹于两个第二盖层218之间，当通道层208被释放作为通道元件2080时，每一个通道元件2080是垂直地包夹于两个第二盖层218之间。两个第二盖层218中的一个是设置于每一个通道元件2080的顶表面的正上方，而两个第二盖层218中的另一个是设置于每一个通道元件2080的底表面的正下方并与其接触。牺牲层206以及第一盖层216的选择性移除留下了空间252于通道元件2080之间。空间252的存在意味着通道元件2080沿着X方向在两个源极/漏极部件244之间像吊桥般延伸。牺牲层206的选择性移除可通过选择性的干式蚀刻、选择性的湿式蚀刻、或其他选择性的蚀刻工艺来实施。选择性干式蚀刻工艺的示例可包含使用一或多个以氟为主的蚀刻剂，诸如氟气或氢氟碳化物(hydrofluorocarbons)。选择性湿式蚀刻工艺的示例可包含使用过氧化氢或铵与过氧化氢的混合物(APM)蚀刻(例如，氢氧化铵-过氧化氢-水的混合物)。
参见图1以及图15，方法100包含方框122，形成栅极结构260以包绕每一个通道元件2080。在一些实施例中，栅极结构260形成于栅极沟槽250之内以及于移除牺牲层206与第一盖层216所留下的空间252之中。在这方面，栅极结构260包绕每一个通道元件2080。栅极结构260包含栅极介电层254以及位于栅极介电层254上方的栅极电极层256。在一些实施例中，尽管未明确示出于附图中，栅极介电层254包含界面层以及高介电常数栅极介电层。如同本公开所使用以及描述，高介电常数介电材料包含了具有高介电常数的介电材料，例如具有大于热氧化硅的介电常数(～3.9)的介电材料。界面层可包含介电材料，诸如氧化硅、氧化锗、氧化锗-锡、硅酸铪、或氮氧化硅。界面层可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他合适的方法来形成。当界面层是使用化学氧化或热氧化来形成时，可消耗残留的第二盖层218的至少一部分。在未明确示出的一些极端示例中，可消耗残留的所有第二盖层218。高介电常数栅极介电层可包含氧化铪。替代地，高介电常数栅极介电层可包含其他的高介电常数介电材料，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、上述的组合、或其他合适的材料。高介电常数栅极介电层可通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、氧化及/或其他合适的方法来形成。
栅极结构260的栅极电极层256可包含单层或替代地多层结构，诸如具有选定的功函数(work function)以增强装置性能的金属层(功函数金属层)、衬层(liner layer)、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，栅极电极层256可包含氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、氮碳化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化钽硅(TaSiN)、铜(Cu)、其他难熔(refractory)金属、或其他合适的金属材料、或上述的组合。在各种实施例中，栅极电极层256可通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、电子束蒸镀(e-beam evaporation)、或其他合适的工艺来形成。在各种实施例中，可执行化学机械抛光(CMP)处理以移除多余的金属，从而提供栅极结构260实质上平坦的顶表面。栅极结构260包含穿插于通道区212C中的通道元件2080之间的多个部分。
请参见图15。在结束方框122的操作之后，实质上形成了第一多桥通道(MBC)晶体管280。第一多桥通道晶体管280包含沿着Z方向垂直地堆叠的通道元件2080。每一个通道元件2080被栅极结构260所包绕。通道元件2080沿着X方向延伸或者被包夹于两个源极/漏极部件244之间。每一个源极/漏极部件244包含与缓冲层203以及通道元件2080接触的第一外延层238、与第一外延层238接触的第二外延层240、以及与第二外延层240接触的第三外延层242。每一个通道元件2080直接包夹于两个第二盖层218之间，因为当通道层208被释放作为通道元件2080时，第二盖层218可能未被完全地移除。沿着Z方向，每一个通道元件2080通过一个第二盖层218与相邻的内间隔物部件236以及栅极结构260分隔。
图16至图19示出本公开的替代实施例。在图16所示出的替代实施例中，堆叠204中的所述至少一盖层包含第一单盖层217。在一些实施例中，第一单盖层217包含锗-锡。为了允许第一单盖层217能用作第一盖层216与第二盖层218两者的功能，第一单盖层217具有范围为约3纳米至约15纳米的厚度。此厚度并非微不足道。当第一单盖层217的厚度小于3纳米时，第一单盖层217可能不能充分地保护通道层208不受掺质扩散或过度蚀刻的影响。当第一单盖层217的厚度大于15纳米时，第一单盖层217可能会占用栅极结构260的宝贵空间。在一些实施例中，第一单盖层217中的锗含量以及锡含量在第一单盖层217的整个厚度中是均匀的。在一些替代实施例中，每一个第一单盖层217包含锡含量梯度。在这些实施例中，第一单盖层217的沉积使得每一个第一单盖层217中的锡含量在相邻的牺牲层206的界面处为最小值并朝向相邻的通道层208的界面逐渐增加。由于蚀刻速率会随着锡含量的增加而减少，上方所描述的锡含量梯度可能会导致第一单盖层217的蚀刻速率朝向通道层208逐渐降低。在一示例中，每一个第一单盖层217在接近相邻的牺牲层206的界面处锡含量为约0.5％，而在接近相邻的通道层208的界面处锡含量会逐渐增加至约5％。
现在参见图17。当采用图16中所示出的堆叠204时，可形成图17中的第二多桥通道(MBC)晶体管282。近似于第二盖层218，第一单盖层217可能没有完全地自每一个通道元件2080顶表面及底表面移除。因此，第二多桥通道晶体管282的每一个通道元件2080直接包夹于两个第一单盖层217之间。因为每一个第一单盖层217的厚度大于每一个第二盖层218，第二多桥通道晶体管282中的通道元件2080上方及下方残留的第一单盖层217同样具有较大的厚度。第一多桥通道晶体管280中残留的第二盖层218的厚度的范围可为约0.5纳米至约1纳米，而第二多桥通道晶体管282中残留的第一单盖层217的厚度的范围可为约1纳米至约1.5纳米。
在图18所示出的另一替代实施例中，堆叠204中的所述至少一盖层包含第二单盖层219。在一些实施例中，第二单盖层219是由未掺杂锗(Ge)所形成。为了允许第二单盖层219能用作第一盖层216与第二盖层218两者的功能，第二单盖层219具有范围为约3纳米至约15纳米的厚度。此厚度并非微不足道。当第二单盖层219的厚度小于3纳米时，第二单盖层219可能不能充分地保护通道层208不受掺质扩散或过度蚀刻的影响。当第二单盖层219的厚度大于15纳米时，第二单盖层219可能会占用栅极结构260的宝贵空间。堆叠204中的膜层的沉积可在工艺温度范围为约250℃至约400℃实施，且热能可能导致掺质自牺牲层206扩散至第二单盖层219之中。因此，在一些实施例中，尽管第二单盖层219在其外延地沉积时并非为原位掺杂，每一个第二单盖层219可包含远离相邻的牺牲层206的界面的掺质浓度梯度。也就是说，每一个第二单盖层219中的掺质浓度在相邻的牺牲层206的界面处为其掺质浓度的最大值，且其掺质浓度随着与界面的距离增加而逐渐减少。如上所述，在各种实施例中，牺牲层206中的掺质可为硼(B)、磷(P)、或砷(As)。在那些实施例中，硼浓度梯度、磷浓度梯度、或砷浓度梯度可能会存在于每一个第二单盖层219中。
现在参见图19。当采用图18中所示出的堆叠204时，可形成图19中的第三多桥通道(MBC)晶体管284。在一些实施例中，第二单盖层219可以完全地自每一个通道元件2080顶表面及底表面移除。因此，第三多桥通道晶体管284的每一个通道元件2080的正上方或下方不存在第二单盖层219。如图19所示出，第二单盖层219可以完全不存在于第三多桥通道晶体管284。在附图未明确地示出的一些其他实施例中，由于第二单盖层219中存在掺质浓度梯度，第二单盖层219包含通过其厚度变化的耐蚀性。在那些实施例中，第二单盖层219的一部分可以以近似于图17中所示出的残留的第一单盖层217的方式留在第三多桥通道晶体管284。
在一例示性面向中，本公开是关于一种半导体结构。半导体结构包含多个纳米结构，设置于基板上方。每一个所述纳米结构都包含通道层，通道层会沿着垂直于基板的方向包夹于两个盖层之间。半导体结构还包含栅极结构，其包绕每一个所述纳米结构。
在一些实施例中，通道层的成分不同于所述两个盖层的成分。在一些实施例中，通道层以及所述两个盖层包含锗以及锡。在一些情况中，通道层的第一锗含量小于所述两个盖层的第二锗含量。在一些实施例中，第一锗含量的范围为约87％至约93％，而第二锗含量的范围为约95％至约99.5％。在一些实施例中，通道层的第一锡含量大于所述两个盖层的第二锡含量。在一些情况中，第一锡含量的范围为约7％至约13％，而第二锡含量的范围为约0.5％至约5％。在一些情况中，半导体结构可还包含多个内间隔物部件，交错于所述纳米结构。每一个所述内间隔物部件沿着垂直于基板的方向通过所述两个盖层的一个与所述纳米结构的一个的通道层分隔。
在另一例示性面向中，本公开是关于一种半导体结构。半导体结构包含第一源极/漏极部件以及第二源极/漏极部件，设置于基板上方、多个通道元件，延伸于第一源极/漏极部件与第二源极/漏极部件之间、以及栅极结构，包绕每一个所述通道元件。每一个所述通道元件包含半导体层，半导体层沿着垂直于基板的方向包夹于两个盖层之间。栅极结构与每一个所述通道元件的半导体层以及所述两个盖层直接接触。
在一些实施例中，第一源极/漏极部件以及第二源极/漏极部件各自与每一个所述通道元件的半导体层以及所述两个盖层直接接触。在一些实施例中，半导体层以及所述两个盖层包含锗以及锡。在一些实施例中，半导体层的第一锗含量小于所述两个盖层的第二锗含量。在一些实施例中，半导体层的第一锡含量大于所述两个盖层的第二锡含量。在一些实施例中，第一源极/漏极部件以及第二源极/漏极部件包含锗、锡、硼、磷、或砷。在一些实施例中，半导体结构还包含锗缓冲层。第一源极/漏极部件、第二源极/漏极部件、以及栅极结构是设置于锗缓冲层上。
在又令一例示性面向中，本公开是关于一种半导体结构的形成方法。半导体结构的形成方法包含沉积缓冲层于基板上方以及形成堆叠于缓冲层上。堆叠包含多个通道层、多个牺牲层交错于所述通道层、以及至少一盖层设置于每一个所述通道层与相邻的一个所述牺牲层之间。半导体结构的形成方法还包含自堆叠、缓冲层、以及基板形成鳍片状结构，鳍片状结构包含通道区以及源极/漏极区。半导体结构的形成方法还包含形成虚置栅极堆叠于鳍片状结构的通道区上方、沉积栅极间隔物层于虚置栅极堆叠上方、凹蚀源极/漏极区以形成源极/漏极沟槽，源极/漏极沟槽露出所述通道层以及所述牺牲层的多个侧壁、选择性地以及部分地凹蚀所述牺牲层以及所述至少一盖层的一部分以形成多个内间隔物凹槽、形成多个内间隔物部件于所述内间隔物凹槽中、形成源极/漏极部件于源极/漏极沟槽中、移除虚置栅极堆叠、选择性地移除所述牺牲层以释放通道区中的所述通道层作为多个通道元件、以及形成栅极结构于每一个所述通道元件的周围。所述至少一盖层的成分不同于所述通道层的成分或者不同于所述牺牲层的成分。
在一些实施例中，缓冲层包含了锗，所述通道层包含了锗-锡或硅锗，而所述牺牲层包含了掺杂硼或磷的锗。在一些实施例中，所述至少一盖层包含第一盖层与所述牺牲层接触、以及第二盖层与所述通道层接触。在一些实施例中，第一盖层包含未掺杂锗，第二盖层包含锗以及锡。在一些情况中，第二盖层的锗含量范围为约95％至约99.5％，而第二盖层的锡含量范围为约0.5％至约5％。
以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且可以在不违背本发明的精神和范围下，做各式各样的改变、取代、以及替换。因此，本发明的保护范围当视随附的权利要求所界定为准。

Claims (10)

1.一种半导体结构，包括：
多个纳米结构，设置于一基板上方，其中每一个所述纳米结构包括一通道层，该通道层沿着垂直于该基板的一方向包夹于两个盖层之间；以及
一栅极结构，包绕每一个所述纳米结构。
2.如权利要求1所述的半导体结构，其中该通道层的成分不同于所述两个盖层的成分。
3.如权利要求1所述的半导体结构，其中该通道层以及所述两个盖层包括锗以及锡。
4.如权利要求3所述的半导体结构，其中该通道层的一第一锗含量小于所述两个盖层的一第二锗含量。
5.如权利要求3所述的半导体结构，其中该通道层的一第一锡含量大于所述两个盖层的一第二锡含量。
6.如权利要求1所述的半导体结构，还包括：
多个内间隔物部件，交错于所述纳米结构，其中每一个所述内间隔物部件沿着该方向通过所述两个盖层的一个与所述纳米结构的一个的该通道层分隔。
7.一种半导体结构，包括：
一第一源极/漏极部件以及一第二源极/漏极部件，设置于一基板上方；
多个通道元件，延伸于该第一源极/漏极部件与该第二源极/漏极部件之间，其中每一个所述通道元件包括一半导体层，该半导体层沿着垂直于该基板的一方向包夹于两个盖层之间；以及
一栅极结构，包绕每一个所述通道元件，
其中该栅极结构与每一个所述通道元件的该半导体层以及所述两个盖层直接接触。
8.如权利要求7所述的半导体结构，还包括：
一锗缓冲层，
其中该第一源极/漏极部件、该第二源极/漏极部件、以及该栅极结构是设置于该锗缓冲层上。
9.一种半导体结构的形成方法，包括：
沉积一缓冲层于一基板上方；
形成一堆叠于该缓冲层上，其中该堆叠包括：
多个通道层；
多个牺牲层交错于所述通道层；以及
至少一盖层设置于每一个所述通道层与相邻的一个所述牺牲层之间；
自该堆叠、该缓冲层、以及该基板形成一鳍片状结构，该鳍片状结构包括一通道区以及一源极/漏极区；
形成一虚置栅极堆叠于该鳍片状结构的该通道区上方；
沉积一栅极间隔物层于该虚置栅极堆叠上方；
凹蚀该源极/漏极区以形成一源极/漏极沟槽，该源极/漏极沟槽露出所述通道层以及所述牺牲层的多个侧壁；
选择性地以及部分地凹蚀所述牺牲层以及所述至少一盖层的一部分以形成多个内间隔物凹槽；
形成多个内间隔物部件于所述内间隔物凹槽中；
形成一源极/漏极部件于该源极/漏极沟槽中；
移除该虚置栅极堆叠；
选择性地移除所述牺牲层以释放该通道区中的所述通道层作为多个通道元件；以及
形成一栅极结构于每一个所述通道元件的周围，
其中所述至少一盖层的成分不同于所述通道层的成分或者不同于所述牺牲层的成分。
10.如权利要求9所述的半导体结构的形成方法，其中所述至少一盖层包括：
一第一盖层与所述牺牲层接触；以及
一第二盖层与所述通道层接触。
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