KR20210139125A - 실리콘 채널 템퍼링 - Google Patents

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KR20210139125A
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마오-린 후앙
룽-쿤 추
충-웨이 쉬
지아-니 유
쿠오-쳉 치앙
쿠안-룬 쳉
치-하오 왕
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Abstract

본 개시에 따른 반도체 디바이스는 기판 위의 핀 구조체, 핀 구조체 위에 배치되는 실리콘 나노구조체의 수직 스택, 핀 구조체 주위에 배치되는 분리 구조체, 실리콘 나노구조체의 수직 스택의 각각의 주위를 감싸는 게르마늄 함유 계면 층, 게르마늄 함유 계면 층 주위를 감싸는 게이트 유전체 층, 및 게이트 유전체 층 주위를 감싸는 게이트 전극 층을 포함한다.

Description

실리콘 채널 템퍼링{SILICON CHANNEL TEMPERING}
본 출원은 2020년 5월 12일자로 출원된 발명의 명칭이 "SILICON CHANNEL TEMPERING"인 미국 특허 가출원 번호 제63/023,578호(대리인 관리 번호 제2020-1041/24061.4202PV01호)에 대한 우선권을 주장하는데, 상기 가출원의 전체 개시는 참조에 의해 본원에 통합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하 급수적 성장을 경험하여 왔다. IC 재료 및 설계에서의 기술적 진보는 IC의 세대를 생성하였는데, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정 중에, 기하학적 형상 사이즈(geometry size)(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 배선))가 감소하였지만, 기능적 밀도(즉, 칩 면적당 인터커넥트된 디바이스(interconnected device)의 수)는 일반적으로 증가하였다. 이러한 축소 프로세스는, 일반적으로, 생산 효율성을 증가시키는 것 및 관련 비용을 더 낮추는 것에 의해 이점을 제공한다. 그러한 축소는, IC를 프로세싱하고 제조하는 복잡성을 또한 증가시켰다.
예를 들면, 집적 회로(IC) 기술이 더 작은 기술 노드로 발전함에 따라, 게이트 채널 커플링을 증가시키는 것, 오프 상태 전류를 감소시키는 것, 및 단채널 효과(short-channel effect; SCE)를 감소시키는 것에 의해 게이트 제어를 개선하기 위해 다중 게이트 디바이스가 도입되었다. 다중 게이트 디바이스는, 게이트 구조체, 또는 그 일부가 채널 영역의 하나보다 더 많은 측면 위에 배치된 디바이스를 일반적으로 가리킨다. 핀형 전계 효과 트랜지스터(Fin-like field effect transistor; FinFET) 및 다중 브리지 채널(multi-bridge-channel; MBC) 트랜지스터는 고성능 및 저 누설 애플리케이션을 위한 인기 있고 유망한 후보가 된 다중 게이트 디바이스의 예이다. FinFET은 하나보다 더 많은 측면 상의 게이트에 의해 감싸이는 상승된 채널을 갖는다(예를 들면, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀" 의 상단(top) 및 측벽을 감싼다). MBC 트랜지스터는, 두 개 이상의 측면 상의 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위에서, 부분적으로 또는 완전히, 확장될 수 있는 게이트 구조체를 구비한다. 그것의 게이트 구조체가 채널 영역을 둘러싸기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(surrounding gate transistor; SGT) 또는 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터로도 또한 지칭될 수도 있다. MBC 트랜지스터의 채널 영역은 나노와이어, 나노시트, 또는 다른 나노구조체로 형성될 수도 있으며, 그 이유 때문에, MBC 트랜지스터는 나노와이어 트랜지스터 또는 나노시트 트랜지스터로도 또한 지칭될 수도 있다.
p 타입 전계 효과 트랜지스터(p-type field effect transistor; PFET)의 바람직한 임계 전압을 달성하기 위해 여러 가지 방법이 제안되었다. 하나의 기술에서, 소망되는 임계 전압을 획득하기 위해 하나보다 더 많은 p 타입 일 함수 금속 층(work function metal layer)이 실리콘 채널 위에 적층될 수도 있다. 다른 기술에서, p 타입 디바이스의 실리콘 채널이 실리콘 게르마늄 채널로 대체된다. 그러나, 이들 방법은 상이한 도전 과제와 직면하였다. 전자의 경우, 만족스러운 밴드 갭을 획득하기 위해 p 타입 일 함수 금속을 식별하는 것이 어렵다. 후자의 경우, 실리콘 게르마늄 채널의 통합이 어려운 것으로 입증되었다. 따라서, p 타입 MBC 디바이스를 형성하기 위한 종래의 기술은 일반적으로 그들의 의도된 목적에 대해 적합하지만, 그들이 모든 양태에서 만족스러운 것은 아니다.
본 개시는 첨부하는 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 본 개시의 하나 이상의 양태에 따른, 반도체 디바이스를 형성하기 위한 방법의 플로우차트를 예시한다.
도 2 내지 도 21은, 본 개시의 하나 이상의 양태에 따른, 도 1의 방법에 따른 제조 프로세스 동안의 워크피스의 단편적인 사시도 또는 단면도를 예시한다.
도 22a 및 도 22b는, 본 개시의 하나 이상의 양태에 따른, 게이트 구조체에 의해 감싸이는 나노구조체의 확대된 단면도를 예시한다.
도 23 및 도 24는, 본 개시의 하나 이상의 양태에 따른, 게르마늄 클래딩 층이 디바이스 영역 중 하나에서 선택적으로 구현되는 예시적인 실시형태를 예시한다.
하기의 개시는 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 숫자 또는 숫자의 범위가 "약", "대략", 및 등등과 함께 설명하는 경우, 그 용어는, 기술 분야에서 통상의 지식을 가진 자에 의해 이해되는 바와 같이, 제조 과정에서 본질적으로 발생하는 변동을 고려하는 합리적인 범위 내에 있는 숫자를 포괄하도록 의도된다. 예를 들면, 숫자 또는 숫자의 범위는, 숫자와 관련되는 특성을 갖는 피쳐를 제조하는 것과 관련되는 공지된 제조 공차에 기초하여, 설명되는 숫자의 +/-10 % 이내와 같은, 설명되는 숫자를 포함하는 합리적인 범위를 포괄한다. 예를 들면, "약 5 nm" 의 두께를 갖는 재료 층은 4.25 nm에서부터 5.75 nm까지의 치수 범위를 포괄할 수 있는데, 이 경우, 재료 층을 성막하는 것과 관련되는 제조 공차는 기술 분야의 숙련된 자에 의해 +/-15 %인 것으로 공지되어 있다. 여전히 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
본 개시는 일반적으로 다중 게이트 트랜지스터 및 제조 방법에 관한 것으로, 특히 쌍극자(dipole) 또는 고정된 전하(fixed charge)를 도입하는 계면 층(interfacial layer)에 관한 것이다.
MBC 트랜지스터는 n 타입 또는 p 타입 중 어느 하나일 수 있다. 상이한 타입의 MBC 트랜지스터가 상이한 임계 전압을 필요로 하기 때문에, 임계 전압 변조의 여러 가지 방법이 제안되었다. 예를 들면, n 타입 및 p 타입 MBC 트랜지스터에 대한 게이트 구조체에서 상이한 일 함수 금속 스택이 구현될 수도 있다. 추가적으로, 채널 부재가 실리콘으로 형성되는 경우, 만족스러운 p 타입 일 함수 금속에 대한 검색이 여전히 진행 중이다. 다른 예를 들면, 상이한 채널 재료가 상이한 디바이스 영역에서 구현된다. 전자의 방법은 촘촘한 간격의 채널 부재 주변에 그리고 그들 사이에서 몇몇 일 함수 금속 층의 적층을 필요로 한다. 후자는 상이한 반도체 조성의 채널 부재에 대한 제조 프로세스의 통합을 수반한다. 이들 예시적인 방법 둘 모두에서, 프로세스 윈도우는 작을 수도 있고, 성능은 이상적인 것보다 못할 수도 있고, 제조 비용은 높을 수도 있다.
본 개시는 실리콘 채널 및 실리콘 채널 상에 배치되는 게르마늄 클래딩 층을 포함하는 반도체 디바이스를 형성하기 위한 실시형태 방법을 제공한다. 예시적인 실시형태에서, 채널 영역의 채널 부재가 분리된(released) 이후, 게르마늄 함유 클래딩 층이 채널 부재의 표면 상에 성막된다. 게르마늄 함유 클래딩 층에 게르마늄을 밀어 넣기(drive in) 위해 제1 어닐 프로세스가 수행된다. 결과적으로, 게르마늄 함유 클래딩의 적어도 일부가 실리콘 게르마늄 층으로 변환된다. 어닐링된 클래딩 층은 그 다음 사전 세정 프로세스(pre-clean process)를 거친다. 사전 세정 프로세스는 클래딩 층의 게르마늄이 풍부한 부분을 제거하고 클래딩 층의 실리콘이 풍부한 부분을 산화시켜 게르마늄 함유 계면 층을 형성한다. 그 다음, 게르마늄 함유 계면 층 위에 게이트 유전체 층이 성막된다. 게이트 유전체 층의 성막 이후에 제2 어닐 프로세스가 수행될 수도 있다. p 타입 디바이스 영역에서 구현되는 경우, 게르마늄 함유 계면 층은 p 타입 MBC 트랜지스터에 대한 낮은 임계 전압으로 이어지는 쌍극자 또는 고정된 전하를 제공할 수도 있다. 다시 말하면, p 타입 디바이스 영역의 실리콘 채널 부재는 바람직한 임계 전압을 제공하기 위해 "템퍼링될(tempered)" 수도 있다.
이제, 본 개시의 다양한 양태가 도면을 참조하여 더 상세하게 설명될 것이다. 도 1은, 본 개시의 하나 이상의 양태에 따른, 워크피스로부터 반도체 디바이스를 형성하는 방법(100)의 플로우차트를 예시한다. 방법(100)은 단지 예에 불과하며 본 개시를 방법(100)에서 명시적으로 예시되는 것으로 제한하도록 의도되는 것은 아니다. 방법(100) 이전에, 동안에 그리고 이후에 추가적인 단계가 제공될 수도 있으며, 설명되는 몇몇 단계는 방법의 추가적인 실시형태를 위해 대체되거나, 제거되거나 또는 이동될 수 있다. 간략화의 이유 때문에 모든 단계가 본원에서 자세하게 설명되는 것은 아니다. 방법(100)은 방법(100)의 실시형태에 따른 상이한 제조 스테이지에서의 워크피스의 단편적인 사시도 또는 단면도인 도 2 내지 도 21과 연계하여 하기에서 설명된다.
도 1 및 도 2를 참조하면, 방법(100)은 워크피스(200)가 제공되는 블록(102)을 포함한다. 워크피스(200)가 반도체 디바이스로 제조될 것이기 때문에, 워크피스(200)는, 문맥 상 필요로 할 때, 반도체 디바이스(200)로도 또한 지칭될 수도 있다는 것을 유의한다. 워크피스(200)는 기판(202)을 포함할 수도 있다. 비록 도면에서 명시적으로 도시되지는 않지만, 기판(202)은 상이한 전도성 타입의 트랜지스터의 제조를 위한 n 타입 웰 영역 및 p 타입 웰 영역을 포함할 수도 있다. 하나의 실시형태에서, 기판(202)은 실리콘(Si) 기판일 수도 있다. 몇몇 다른 실시형태에서, 기판(202)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III-V 반도체 재료와 같은 다른 반도체를 포함할 수도 있다. 예시적인 III-V 반도체 재료는, 갈륨 비화물(gallium arsenide)(GaAs), 인듐 인화물(indium phosphide)(InP), 갈륨 인화물(gallium phosphide)(GaP), 갈륨 질화물(gallium nitride)(GaN), 갈륨 비화물 인화물(gallium arsenide phosphide)(GaAsP), 알루미늄 인듐 비화물(aluminum indium arsenide)(AlInAs), 알루미늄 갈륨 비화물(aluminum gallium arsenide)(AlGaAs), 갈륨 인듐 인화물(gallium indium phosphide)(GaInP), 및 인듐 갈륨 비화물(indium gallium arsenide)(InGaAs)을 포함할 수도 있다. 기판(202)은 또한, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조체를 가지도록, 실리콘 산화물 층(silicon oxide layer)과 같은 절연성 층을 포함할 수도 있다. 존재하는 경우, n 타입 웰 및 p 타입 웰의 각각은 기판(202)에서 형성되고 도핑 프로파일을 포함한다. n 타입 웰은 인(P) 또는 비소(As)와 같은 n 타입 도펀트의 도핑 프로파일을 포함할 수도 있다. p 타입 웰은 붕소(B)와 같은 p 타입 도펀트의 도핑 프로파일을 포함할 수도 있다. n 타입 웰 및 p 타입 웰에서의 도핑은 이온 주입 또는 열 확산을 사용하여 형성될 수도 있고 기판(202)의 일부로서 간주될 수도 있다. 의심의 방지를 위해, X 방향, Y 방향 및 Z 방향은 서로 수직이다.
도 2에서 도시되는 바와 같이, 워크피스(200)는 또한 기판(202) 위에 배치되는 스택(204)을 포함한다. 스택(204)은 복수의 희생 층(206)에 의해 인터리빙되는 복수의 채널 층(208)을 포함한다. 채널 층(208) 및 희생 층(206)은 상이한 반도체 조성을 가질 수도 있다. 몇몇 구현예에서, 채널 층(208)은 실리콘(Si)으로 형성되고 희생 층(206)은 실리콘 게르마늄(SiGe)으로 형성된다. 이들 구현예에서, 희생 층(206)에서의 추가적인 게르마늄 함량은 채널 층(208)에 대한 실질적인 손상 없이 희생 층(206)의 선택적 제거 또는 리세스를 허용한다. 몇몇 실시형태에서, 희생 층(206) 및 채널 층(208)은 에피택시 층(epitaxy layer)이고 에피택시 프로세스(epitaxy process)를 사용하여 성막될 수도 있다. 적절한 에피택시 프로세스는 기상 에피택시(vapor-phase epitaxy; VPE), 초고진공 화학적 기상 증착(ultra-high vacuum chemical vapor deposition; UHV-CVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 및/또는 다른 적절한 프로세스를 포함한다. 도 2에서 도시되는 바와 같이, 희생 층(206) 및 채널 층(208)은 스택(204)을 형성하기 위해 차례차례 교대로 성막된다. 희생 층(206)의 다섯(5) 개의 층과 채널 층(208)의 다섯(5) 개의 층이 도 2에서 예시되는 바와 같이 교대로 그리고 수직으로 배열되는데, 이것은 단지 예시적 목적을 위한 것이며 청구범위에서 구체적으로 언급되는 것을 넘어서 제한하도록 의도되는 것은 아니다는 것을 유의한다. 임의의 수의 희생 층(206) 및 채널 층(208)이 스택(204)에서 형성될 수 있다는 것이 인식될 수 있다. 층의 수는 디바이스(200)에 대한 채널 부재의 소망되는 수에 의존한다. 몇몇 실시형태에서, 채널 층(208)의 수는 2와 10 사이이다.
도 1 및 도 3을 참조하면, 방법(100)은 핀 형상의 구조체(214)가 스택(204)으로부터 형성되는 블록(104)을 포함한다. 몇몇 실시형태에서, 스택(204) 및 기판(202)의 일부는 핀 형상의 구조체(214)를 형성하도록 패턴화된다. 패턴화 목적을 위해, 하드 마스크 층(210)이 스택(204) 위에 성막될 수도 있다. 하드 마스크 층(210)은 단일의 층 또는 다층일 수도 있다. 하나의 예에서, 하드 마스크 층(210)은 실리콘 산화물 층(211) 및 실리콘 산화물 층(211) 위의 실리콘 질화물 층(silicon nitride layer; 212)을 포함한다. 도 3에서 도시되는 바와 같이, 핀 형상의 구조체(214)는 기판(202)으로부터 Z 방향을 따라 수직으로 연장되고 Y 방향을 따라 길이 방향으로 연장된다. 핀 형상의 구조체(214)는 기판(202)으로부터 형성되는 베이스 부분(214B) 및 스택(204)으로부터 형성되는 스택 부분(214S)을 포함한다. 핀 형상의 구조체(214)는 이중 패턴화 또는 다중 패턴화 프로세스를 포함하는 적절한 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 하나의 실시형태에서, 재료 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬식 프로세스를 사용하여 패턴화된 재료 층과 나란히 형성된다. 그 다음, 재료 층은 제거되고, 나머지 스페이서, 또는 맨드릴(mandrel)은, 그 다음, 스택(204) 및 기판(202)을 에칭하는 것에 의해 핀 형상의 구조체(214)를 패턴화하기 위해 사용될 수도 있다. 에칭 프로세스는 건식 에칭(dry etching), 습식 에칭(wet etching), 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 프로세스를 포함할 수 있다.
도 1, 도 4, 도 5, 및 도 6을 참조하면, 방법(100)은 더미 게이트 스택(224)이 핀 형상의 구조체(214) 위에 형성되는 블록(106)을 포함한다. 도 4에서 표현되는 몇몇 실시형태에서, 블록(104)에서의 동작 이후, 분리 피쳐(216)가 핀 형상의 구조체(214)의 베이스 부분(214B)에 인접하여 그리고 그 주위에서 형성될 수도 있다. 분리 피쳐(216)는 핀 형상의 구조체(214)와 다른 핀 형상의 구조체(214)(도시되지 않음) 사이에서 배치된다. 분리 피쳐(216)는 얕은 트렌치 분리(shallow trench isolation; STI) 피쳐(216)로 또한 지칭될 수도 있다. 예시적인 프로세스에서, 유전체 층이 먼저 워크피스(200) 위에 성막되어, 핀 형상의 구조체(214)와 이웃하는 핀 형상의 구조체(214) 사이의 트렌치를 유전체 재료로 충전한다. 몇몇 실시형태에서, 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 불소 도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 저유전율(low-k) 유전체, 이들의 조합, 및/또는 다른 적절한 재료를 포함할 수도 있다. 다양한 예에서, 유전체 층은 CVD 프로세스, 대기압 미만 CVD(subatmospheric CVD; SACVD) 프로세스, 유동 가능 CVD 프로세스, 원자 층 증착(atomic layer deposition; ALD) 프로세스, 물리적 기상 증착(physical vapor deposition; PVD) 프로세스, 스핀 온 코팅(spin-on coating), 및/또는 다른 적절한 프로세스에 의해 성막될 수도 있다. 성막된 유전체 재료는, 그 다음, 예를 들면, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스에 의해 박형화되고 평탄화된다. 평탄화된 유전체 층은 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합에 의해 추가로 리세스되어(recessed) 분리 피쳐(216)를 형성한다. 도 4에서 도시되는 바와 같이, 핀 형상의 구조체(214)의 스택 부분(214S)은 분리 피쳐(216) 위로 상승한다. 도 4에서 도시되는 바와 같이, 하드 마스크 층(210)은 또한 분리 피쳐(216)의 형성 동안 제거될 수도 있다.
몇몇 실시형태에서, 게이트 대체 프로세스(또는 게이트 라스트 프로세스(gate-last process))가 채택되는데, 이 경우, 더미 게이트 스택(224)(도 5에서 도시됨)은 기능적 게이트 구조체를 위한 플레이스홀더(placeholder)로서 역할을 한다. 다른 프로세스 및 구성도 가능하다. 더미 게이트 스택(224)을 형성하기 위해, 더미 유전체 층(218), 더미 게이트 전극 층(220), 및 게이트 탑 하드 마스크 층(gate-top hard mask layer; 222)이, 도 4에서 도시되는 바와 같이, 워크피스(200) 위에 성막된다. 이들 층의 성막은 저압 CVD(low-pressure CVD; LPCVD), CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), PVD, ALD, 열 산화, 전자 빔 증착, 또는 다른 적절한 성막 기술, 또는 이들의 조합의 사용을 포함할 수도 있다. 더미 유전체 층(218)은 실리콘 산화물을 포함할 수도 있고, 더미 게이트 전극 층(220)은 폴리실리콘을 포함할 수도 있으며, 게이트 탑 하드 마스크 층(222)은 실리콘 산화물 및 실리콘 질화물을 포함하는 다층일 수도 있다. 포토리소그래피 및 에칭 프로세스를 사용하여, 게이트 탑 하드 마스크 층(222)이 패턴화된다. 포토리소그래피 프로세스는 포토레지스트 코팅(예를 들면, 스핀 온 코팅), 소프트 베이킹(soft baking), 마스크 정렬, 노광, 노광 이후 베이킹, 포토레지스트 현상, 헹굼(rinsing), 건조(예를 들면, 스핀 건조(spin-drying) 및/또는 하드 베이킹(hard baking)), 다른 적절한 리소그래피 기술, 및/또는 이들의 조합을 포함할 수도 있다. 에칭 프로세스는 건식 에칭(예를 들면, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수도 있다. 그 후, 패턴화된 게이트 탑 하드 마스크(222)를 에칭 마스크로서 사용하여, 더미 유전체 층(218) 및 더미 게이트 전극 층(220)이, 그 다음, 에칭되어 더미 게이트 스택(224)을 형성한다. 도 5에서 도시되는 바와 같이, 더미 게이트 스택(224)은 분리 피쳐(216) 위에 형성되고 핀 형상의 구조체(214) 위에 적어도 부분적으로 배치된다. 도 5에서 도시되는 바와 같이, 더미 게이트 스택(224)은 핀 형상의 구조체(214)를 포개도록 X 방향을 따라 길이 방향으로 연장된다. 더미 게이트 스택(224) 아래에 있는 핀 형상의 구조체(214)의 부분은 채널 영역(214C)이다. 채널 영역(214C) 및 더미 게이트 스택(224)은 또한 더미 게이트 스택(224)에 의해 수직으로 중첩되지 않는 소스/드레인 영역(214SD)을 정의한다. 채널 영역(214C)은 두 개의 소스/드레인 영역(214SD) 사이에서 배치된다.
도 6을 참조하면, 블록(106)에서의 동작은 더미 게이트 스택(224)의 상단 표면(top surface) 및 측벽 위에서의 게이트 스페이서 층(226)의 형성을 포함할 수도 있다. 몇몇 실시형태에서, 게이트 스페이서 층(226)의 형성은 워크피스(200) 위에서의 하나 이상의 유전체 층의 컨포멀 성막(conformal deposition)을 포함한다. 예시적인 프로세스에서, 하나 이상의 유전체 층은 CVD, SACVD, 또는 ALD를 사용하여 성막된다. 하나 이상의 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물(silicon carbide), 실리콘 산질화물, 실리콘 탄질화물(silicon carbonitride), 실리콘 산탄화물(silicon oxycarbide), 실리콘 산탄질화물(silicon oxycarbonitride), 및/또는 이들의 조합을 포함할 수도 있다.
도 1 및 도 7을 참조하면, 방법(100)은 소스/드레인 트렌치(228)가 핀 형상의 구조체(214)에서 형성되는 블록(108)을 포함한다. 도 7에서 표현되는 실시형태에서, 게이트 스페이서 층(226)의 성막 이후, 워크피스(200)는 에칭 프로세스에서 에칭된다. 도 7에서 도시되는 바와 같이, 에칭 프로세스는 게이트 탑 하드 마스크 층(222)의 상단 대향 표면 상의 게이트 스페이서 층(226)을 제거하고, 게이트 탑 하드 마스크 층(222) 및 게이트 스페이서 층(226)에 의해 마스킹되지 않은 핀 형상의 구조체(214)의 소스/드레인 영역(214SD)을 리세스한다. 소스/드레인 영역(214SD)의 리세스는 게이트 스페이서 층(226)에 의해 정의되는 소스/드레인 트렌치(228)로 나타난다. 블록(108)에서의 에칭 프로세스는 건식 에칭 프로세스 또는 적절한 에칭 프로세스일 수도 있다. 예시적인 건식 에칭 프로세스는 산소 함유 가스, 수소, 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수도 있다. 도 7에서 도시되는 바와 같이, 채널 영역(214C)의 채널 층(208) 및 희생 층(206)의 측벽은 소스/드레인 트렌치(228)에서 노출된다.
도 1 및 도 8을 참조하면, 방법(100)은 내부 스페이서 피쳐(230)가 형성되는 블록(110)을 포함한다. 블록(110)에서, 소스/드레인 트렌치(228)에서 노출되는 희생 층(206)은 내부 스페이서 리세스를 형성하기 위해 선택적으로 그리고 부분적으로 리세스되고, 한편, 노출된 채널 층(208)은 적당히 에칭된다. 채널 층(208)이 본질적으로 실리콘(Si)으로 구성되고 희생 층(206)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되는 실시형태에서, 희생 층(206)의 선택적이고 부분적인 리세스는 SiGe 산화 프로세스 및 후속되는 SiGe 산화물 제거를 포함할 수도 있다. 그 실시형태에서, SiGe 산화 프로세스는 오존(O3)의 사용을 포함할 수도 있다. 몇몇 다른 실시형태에서, 선택적 리세스는 선택적 등방성 에칭 프로세스(예를 들면, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)일 수도 있고, 희생 층(206)이 리세스되는 정도는 에칭 프로세스의 지속 기간에 의해 제어된다. 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소 기반의 에천트의 사용을 포함할 수도 있다. 선택적 습식 에칭 프로세스는 불화 수소(hydro fluoride; HF) 또는 NH4OH 에천트를 포함할 수도 있다. 내부 스페이서 리세스의 형성 이후, 내부 스페이서 리세스를 비롯한 워크피스(200) 위에 내부 스페이서 재료 층이 성막된다. 내부 스페이서 재료 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 실리콘 탄질화물, 금속 질화물(metal nitride), 또는 적절한 유전체 재료를 포함할 수도 있다. 성막된 내부 스페이서 재료 층은, 그 다음, 게이트 스페이서 층(226) 및 채널 층(208)의 측벽 위의 잉여의 내부 스페이서 재료 층을 제거하도록 다시 에칭백되고, 그에 의해, 도 8에서 도시되는 바와 같이 내부 스페이서 피쳐(230)를 형성한다. 몇몇 실시형태에서, 블록(110)에서의 에칭백 프로세스는 산소 함유 가스, 수소, 질소, 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스(예를 들면, CF3I), 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합의 사용을 포함하는 건식 에칭 프로세스일 수도 있다.
도 1 및 도 9를 참조하면, 방법(100)은 소스/드레인 영역(214SD) 위의 소스/드레인 트렌치(228)(도 8에서 도시됨)에 소스/드레인 피쳐(232)가 형성되는 블록(112)을 포함한다. 몇몇 실시형태에서, 소스/드레인 피쳐(232)는 VPE, UHV-CVD, MBE, 및/또는 다른 적절한 프로세스와 같은 에피택셜 프로세스를 사용하여 형성될 수도 있다. 에피택셜 성장 프로세스는 기판(202)뿐만 아니라 채널 층(208)의 조성과 상호 작용하는 기체 및/또는 액체 프리커서를 사용할 수도 있다. 따라서, 소스/드레인 피쳐(232)는 채널 층(208) 또는 (하기에서 설명될) 분리된 채널 부재(2080)에 커플링된다. 형성될 MBC 트랜지스터의 전도도 타입에 따라, 소스/드레인 피쳐(232)는 n 타입 소스/드레인 피쳐 또는 p 타입 소스/드레인 피쳐일 수도 있다. 예시적인 n 타입 소스/드레인 피쳐는 Si, GaAs, GaAsP, SiP, 또는 다른 적절한 재료를 포함할 수도 있고 인(P), 비소(As)와 같은 n 타입 도펀트를 도입하는 것에 의해 에피택셜 프로세스 동안 현장에서(in-situ) 도핑될 수도 있거나, 또는 주입 프로세스(즉, 접합 주입 프로세스(junction implant process))를 사용하여 현장 밖에서(ex-situ) 도핑될 수도 있다. 예시적인 p 타입 소스/드레인 피쳐는 Si, Ge, AlGaAs, SiGe, 붕소 도핑된 SiGe, 또는 다른 적절한 재료를 포함할 수도 있고, 붕소(B)와 같은 p 타입 도펀트를 도입하는 것에 의해 에피택셜 프로세스 동안 현장에서 도핑될 수도 있거나, 또는 주입 프로세스(즉, 접합 주입 프로세스)를 사용하여 현장 밖에서 도핑될 수도 있다. 묘사된 실시형태에서, 소스/드레인 피쳐(232)는 p 타입 소스/드레인 피쳐이고 붕소 도핑된 실리콘 게르마늄(SiGe)을 포함한다.
도 1, 도 10, 및 도 11을 참조하면, 방법(100)은 콘택 에칭 정지 층(contact etch stop layer; CESL)(234) 및 층간 유전체(ILD) 층(236)이 워크피스(200) 위에 성막되는 블록(114)을 포함한다. 도 10은 소스/드레인 피쳐(232), 게이트 스페이서 층(226)에 대한 CESL(234)의 상대적 위치를 도시하는 워크피스(200)의 단편적인 사시도를 예시한다. 도 11은 X 방향을 따르는 워크피스(200)의 단편적인 단면도를 예시하는데, 더미 게이트 스택(224)은 그 X 방향을 따라 길이 방향으로 연장된다. CESL(234)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 및/또는 본 기술 분야에서 공지되어 있는 다른 재료를 포함할 수도 있고, ALD, 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스 및/또는 다른 적절한 성막 또는 산화 프로세스에 의해 형성될 수도 있다. 도 10 및 도 11에서 도시되는 바와 같이, CESL(234)은 소스/드레인 피쳐(232)의 상단 표면 상에 그리고 게이트 스페이서 층(226)의 측벽을 따라 성막될 수도 있다. 비록 CESL(234)이 게이트 탑 하드 마스크 층(222) 및 게이트 스페이서 층(226)의 상단 표면 위에 또한 성막되지만, 도 10 및 도 11은 게이트 탑 하드 마스크 층(222)이 (하기에서 설명될) 평탄화 프로세스에 의해 제거된 이후의 워크피스(200)의 사시도 및 단면도만을 예시한다. 블록(114)은 CESL(234) 위에서의 ILD 층(236)의 성막을 또한 포함한다. 몇몇 실시형태에서, ILD 층(236)은, 테트라에틸오르쏘실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물 예컨대 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 용융 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG), 및/또는 다른 적절한 유전체 재료와 같은 재료를 포함한다. ILD 층(236)은 PECVD 프로세스 또는 다른 적절한 성막 기술에 의해 성막될 수도 있다. 몇몇 실시형태에서, ILD 층(236)의 형성 이후, 워크피스(200)는 ILD 층(236)의 무결성을 개선하기 위해 어닐링될 수도 있다. 잉여 재료를 제거하기 위해 그리고 더미 게이트 스택(224)의 상단 표면을 노출시키기 위해, 도 10 및 도 11에서 예시되는 바와 같이, 화학적 기계적 연마(CMP) 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다. 게이트 탑 하드 마스크 층(222)은 평탄화 프로세스에 의해 또한 제거된다.
도 1, 도 12, 및 도 13을 참조하면, 방법(100)은 더미 게이트 스택(224)이 제거되는 블록(116)을 포함한다. 도 12를 참조하면, 더미 게이트 스택(224)의 제거는 채널 영역(214C) 위의 게이트 트렌치(238)로 나타난다. 하기에서 설명될 바와 같이, (하기에서 설명될) 게이트 구조체(250)가 게이트 트렌치(238)에서 형성될 것이다. 더미 게이트 스택(224)의 제거는, 더미 게이트 스택(224)의 재료에 선택적인 하나 이상의 에칭 프로세스를 포함할 수도 있다. 예를 들면, 더미 게이트 스택(224)의 제거는 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합을 사용하여 수행될 수도 있다. 도 13은 도 12의 섹션 I-I'과 일치하는 단편적인 단면도를 예시한다. 따라서, 도 13은 핀 형상의 구조체(214)의 길이 방향인 Y 방향을 따른 단면도를 예시한다. 도 13에서 도시되는 바와 같이, 더미 게이트 스택(224)의 제거 이후, 채널 영역(214C)의 희생 층(206) 및 채널 층(208)의 측벽이 게이트 트렌치(238)에서 노출된다.
도 1 및 도 14를 참조하면, 방법(100)은 채널 영역(202C)의 희생 층(206)이 채널 부재(2080)를 분리하도록 선택적으로 제거되는 블록(118)을 포함한다. 더미 게이트 스택(224)의 제거 이후, 방법(100)의 블록(118)은 채널 영역(214C)의 채널 층(208) 사이의 희생 층(206)을 선택적으로 제거하는 동작을 포함할 수도 있다. 희생 층(206)의 선택적 제거는 채널 층(208)을 분리하여 채널 부재(2080)를 형성한다. 여기서, 채널 부재(2080)의 치수가 100 nm 미만이기 때문에, 채널 부재(2080)는 나노구조체로 또한 지칭될 수도 있다. 희생 층(206)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 프로세스에 의해 구현될 수도 있다. 몇몇 실시형태에서, 선택적 습식 에칭은 APM 에칭(예를 들면, 암모니아 수산화물-과산화수소-물 혼합물(ammonia hydroxide-hydrogen peroxide-water mixture))을 포함한다. 몇몇 실시형태에서, 선택적 제거는 SiGe 산화 및 후속하는 실리콘 게르마늄 산화물(silicon germanium oxide) 제거를 포함한다. 예를 들면, 산화는 오존 세정(ozone clean)에 의해 제공될 수도 있고, 그 다음, NH4OH와 같은 에천트에 의해 제거되는 실리콘 게르마늄 산화물에 의해 제공될 수도 있다.
도 1 및 도 15를 참조하면, 방법(100)은 클래딩 층(240)이 채널 부재(2080) 상에서 형성되는 블록(120)을 포함한다. 몇몇 실시형태에서, 클래딩 층(240)은 게르마늄(Ge)을 포함할 수도 있고 CVD, ALD, 또는 에피택시를 사용하여 성막될 수도 있다. 클래딩 층(240)을 형성하기 위한 예시적인 CVD 프로세스는 게르만(germane)(GeH4) 또는 디게르만(digermane)(Ge2H6)과 같은 프리커서를 포함할 수도 있다. 클래딩 층(240)을 형성하기 위한 예시적인 ALD 프로세스는 디메틸 게르마늄 디클로라이드(GeH2Cl2) 및 수소(H2)와 같은 프리커서를 포함할 수도 있다. 예시적인 에피택시 프로세스는 VPE, UHV-CVD, 및 MBE를 포함할 수도 있다. 몇몇 다른 실시형태에서, 클래딩 층(240)은 게르마늄뿐만 아니라 실리콘도 또한 포함할 수도 있다. 유사하게, 그러한 실리콘 게르마늄 클래딩 층(240)은 CVD, ALD 또는 에피택시를 사용하여 성막될 수도 있다. 그러한 실리콘 게르마늄 클래딩 층(240)의 성막은 게르마늄 함유 프리커서 및 실리콘 함유 프리커서 둘 모두의 사용을 포함할 수도 있다. 예시적인 게르마늄 함유 프리커서는 게르만(GeH4), 디게르만(Ge2H6), 또는 디메틸 게르마늄 디클로라이드(GeH2Cl2)를 포함할 수도 있다. 예시적인 실리콘 함유 프리커서는 실란(SiH4), 디실란(Si2H6), 또는 클로로실란(SiHCl3) 또는 디메틸 실리콘 디클로라이드(SiH2Cl2)를 포함할 수도 있다. 도 1a에서 도시되는 바와 같이, 유전체 층(15)은 몇몇 실시형태에서 기판(10) 위에 형성된다. 즉, 클래딩 층(240)은 분리 피쳐(216)의 표면에 실질적으로 없을 수도 있다. 몇몇 구현예에서, 클래딩 층(240)은 약 0.5 옹스트롬(Å)과 약 5 Å 사이의 두께로 형성될 수도 있다.
도 1 및 도 16을 참조하면, 방법(100)은 제1 어닐 프로세스(300)가 수행되는 블록(122)을 포함한다. 제1 어닐 프로세스(300)는 급속 열 어닐(rapid thermal anneal; RTA) 프로세스, 레이저 스파이크 어닐 프로세스, 또는 플래시 어닐 프로세스일 수도 있다. 제1 어닐 프로세스(300)는 클래딩 층(240)의 게르마늄으로 하여금 채널 부재(2080)의 실리콘(Si) 격자로 확산하게 하도록 또는 클래딩 층(240)의 게르마늄(Ge)과 채널 부재(2080)의 실리콘(Si) 사이의 상호 확산(inter-diffusion)을 야기하도록 기능한다. 실리콘과 게르마늄의 상호 확산은 실리콘과 게르마늄의 합금화를 야기할 수도 있고, 그에 의해, 실리콘 게르마늄을 형성할 수도 있다. 따라서, 제1 어닐 프로세스(300)는 또한 게르마늄 드라이브 인 프로세스(drive-in process)로 또한 지칭될 수도 있다. 제1 어닐 프로세스(300)는 클래딩 층(240)의 형성과 함께 현장에 있을 수도 있거나 또는 클래딩 층(240)의 형성 이후에 현장 밖에 있을 수도 있다는 것을 유의한다. 전자에서, 클래딩 층(240) 및 제1 어닐 프로세스(300)의 형성은 진공을 깨트릴 필요 없이 동일한 프로세스 챔버에서 발생한다. 몇몇 구현예에서, 제1 어닐 프로세스(300)는, 심지어, 클래딩 층(240)의 형성과 교대할 수도 있고, 그러한 교대하는 사이클은 게르마늄을 채널 부재(2080) 안으로 점진적으로 펌핑한다. 후자에서, 제1 어닐 프로세스(300) 및 클래딩 층(240)의 형성은 동일한 프로세스 챔버에서 또는 두 개의 상이한 프로세스 챔버에서 발생할 수도 있다.
몇몇 구현예에서, 제1 어닐 프로세스(300)는 약 600 ℃와 약 950 ℃ 사이의 제1 어닐 온도를 포함할 수도 있다. 제1 어닐 온도가 600 ℃ 미만인 경우, 게르마늄의 확산은 무의미할 수도 있다. 여기서, 제1 어닐 온도는 제1 어닐 프로세스(300)의 피크 온도를 가리킬 수도 있다. 제1 어닐 프로세스(300)는 클래딩 층(240)의 표면으로부터 채널 부재(2080) 안으로의 게르마늄 농도 구배로 나타날 수도 있다. 달리 말하면, 게르마늄 농도는 클래딩 층(240)의 표면 상에서 가장 높고 깊이에 따라 점차적으로 감소한다. 게르마늄 농도가 일반적으로 에천트 또는 세정 용액의 에칭의 레이트에 반비례하여 관련되기 때문에, 게르마늄 농도가 더 높은 클래딩 층(240)의 표면 부분은 에칭 및 세정에 더 민감하다. 클래딩 층(240)이 게르마늄으로 형성되는 몇몇 경우에, 클래딩 층(240)의 최외곽 부분은 제1 어닐 프로세스(300) 이후에 실질적으로 실리콘이 없는 상태로 유지될 수도 있다. 게르마늄 농도 구배는 제1 어닐 프로세스(300)의 지속 기간의 길이 및 어닐 온도에 따라 변할 수도 있다. 어닐 온도가 낮거나 또는 어닐 지속 기간이 짧은 경우, 게르마늄 농도 구배는 가파를 수도 있고 더 적은 게르마늄이 채널 부재(2080) 안으로 확산되도록 허용된다. 어닐 온도가 높거나 또는 어닐 지속 기간이 긴 경우, 게르마늄 농도 구배는 더 평평할 수도 있고 더 많은 게르마늄이 채널 부재(2080) 안으로 더 깊게 확산되도록 허용된다. 게르마늄을 밀어 넣기 위한 제1 어닐 프로세스(300)가 없으면, 클래딩 층(240)은 후속하는 세정 프로세스에서, 완전하지는 않지만, 실질적으로 있을 수도 있다.
도 1, 도 17, 도 18, 도 19, 및 도 20을 참조하면, 방법(100)은 게이트 구조체(250)가 채널 부재(2080) 위에 그리고 주위에 형성되는 블록(124)을 포함한다. 묘사된 실시형태에서, 게이트 구조체(250)는 게이트 트렌치(238)(도 12에서 도시됨) 안으로 성막되고 계면 층(242), 게이트 유전체 층(244), 및 게이트 전극 층(246)을 포함한다. 몇몇 실시형태에서, 채널 부재(2080)는, 그 상에 성막되는 클래딩 층(240)과 함께, RCA SC-1(암모니아, 과산화수소 및 물) 및/또는 RCA SC-2(염산, 과산화수소 및 물)의 사용을 포함할 수도 있는 사전 세정 프로세스를 거칠 수도 있다. 사전 세정 프로세스는, 도 17에서 도시되는 바와 같이, 클래딩 층(240) 외부에 계면 층(242)을 형성한다. 상기에서 설명되는 바와 같이, 제1 어닐 프로세스(300)는 클래딩 층(240)을 단일의 실리콘 게르마늄(SiGe) 층 또는 내부 실리콘 게르마늄(SiGe) 층 및 외부 게르마늄(Ge) 층으로 변환될 수도 있다. 순수 게르마늄 층 또는 게르마늄이 풍부한 실리콘 게르마늄 층이 사전 세정 프로세스 동안 제거될 수도 있다는 것이 관찰된다. 사전 세정 프로세스에서의 산화제는 실리콘이 풍부한 실리콘 게르마늄 층을 산화시켜 계면 층(242)을 형성할 수도 있는데, 따라서, 계면 층(242)은 게르마늄 산화물, 실리콘 게르마늄 산화물, 또는 게르마늄 도핑된 실리콘 산화물을 포함할 수도 있다. 클래딩 층(240)에서의 게르마늄이 풍부한 층의 제거 때문에, 계면 층(242)에서의 실리콘 함량은 계면 층(242)에서의 게르마늄 함량보다 더 클 수도 있다.
도 18을 참조하면, 게이트 유전체 층(244)이 ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적절한 방법을 사용하여 계면 층(242) 위에 성막될 수도 있다. 게이트 유전체 층(244)은 고유전율 유전체 재료로 형성될 수도 있다. 본원에서 사용되고 설명되는 바와 같이, 고유전율 유전체 재료는, 예를 들면, 열 실리콘 산화물의 것(~ 3.9)보다 더 큰 유전 상수를 갖는 유전체 재료를 포함한다. 게이트 유전체 층(244)은 하프늄 산화물(hafnium oxide)을 포함할 수도 있다. 대안적으로, 게이트 유전체 층(244)은, 티타늄 산화물(titanium oxide)(TiO2), 하프늄 지르코늄 산화물(hafnium zirconium oxide)(HfZrO), 탄탈룸 산화물(tantalum oxide)(Ta2O5), 하프늄 실리콘 산화물(hafnium silicon oxide)(HfSiO4), 지르코늄 산화물(zirconium oxide)(ZrO2), 지르코늄 실리콘 산화물(zirconium silicon oxide)(ZrSiO2), 란타늄 산화물(lanthanum oxide)(La2O3), 알루미늄 산화물(aluminum oxide)(Al2O3), 지르코늄 산화물(zirconium oxide)(ZrO), 이트륨 산화물(yttrium oxide)(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(hafnium lanthanum oxide)(HfLaO), 란타늄 실리콘 산화물(lanthanum silicon oxide)(LaSiO), 알루미늄 실리콘 산화물(aluminum silicon oxide)(AlSiO), 하프늄 탄탈룸 산화물(hafnium tantalum oxide)(HfTaO), 하프늄 티타늄 산화물(hafnium titanium oxide)(HfTiO), (Ba, Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합, 또는 다른 적절한 재료와 같은 다른 고유전율(high-K) 유전체를 포함할 수도 있다. 도 19에서 도시되는 바와 같이, 블록(124)에서의 동작은 제2 어닐 프로세스(400)를 포함할 수도 있다. 제2 어닐 프로세스(400)는 급속 열 어닐(RTA) 프로세스, 레이저 스파이크 어닐 프로세스, 또는 플래시 어닐 프로세스일 수도 있으며 약 700 ℃와 약 1000 ℃ 사이의 어닐 온도를 포함할 수도 있다. 제2 어닐 프로세스(400)는 게이트 유전체 층(244)과 계면 층(242)의 계면에서 결함 및 전하 캐리어 트랩을 제거하도록 기능한다. 몇몇 예에서, 제2 어닐 프로세스(400)는 게이트 유전체 층(244)과 계면 층(242) 사이의 계면에서 하프늄 실리케이트(hafnium silicate)를 형성할 수도 있다.
도 20을 참조하면, 게이트 전극 층(246)은, 그 다음, ALD, PVD, CVD, e 빔 증착, 또는 다른 적절한 방법을 사용하여 게이트 유전체 층(244) 위에 성막된다. 게이트 전극 층(246)은 단일 층 또는 대안적으로 다층 구조체, 예컨대 디바이스 성능을 향상시키기 위한 선택된 일 함수를 갖는 금속 층(일 함수 금속 층), 라이너 층, 습윤 층(wetting layer), 접착 층, 금속 합금 또는 금속 실리사이드의 다양한 조합을 포함할 수도 있다. 예로서, 게이트 전극 층(246)은 티타늄 질화물(titanium nitride)(TiN), 티타늄 알루미늄(titanium aluminum)(TiAl), 티타늄 알루미늄 질화물(tantalum aluminum carbide)(TiAlN), 탄탈룸 질화물(tantalum nitride)(TaN), 탄탈룸 알루미늄(tantalum aluminum)(TaAl), 탄탈룸 알루미늄 질화물(tantalum aluminum nitride)(TaAlN), 탄탈룸 알루미늄 탄화물(tantalum aluminum carbide)(TaAlC), 탄탈룸 탄질화물(tantalum carbonitride)(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈룸 탄화물(tantalum carbide)(TaC), 탄탈룸 실리콘 질화물(tantalum silicon nitride)(TaSiN), 구리(Cu), 다른 내화성 금속 또는 다른 적절한 금속 재료 또는 이들의 조합을 포함할 수도 있다. 또한, 반도체 디바이스(200)가 n 타입 트랜지스터와 p 타입 트랜지스터를 포함하는 경우, n 타입 트랜지스터 및 p 타입 트랜지스터에 대해 상이한 게이트 전극 층이 별도로 형성될 수도 있는데, 이들은 (예를 들면, 상이한 n 타입 및 p 타입 일 함수 금속 층을 제공하기 위한) 상이한 금속 층을 포함할 수도 있다.
블록(124)에서, 게이트 구조체(250)(계면 층(242), 게이트 유전체 층(244), 및 게이트 전극 층(246) 포함함)는 워크피스(200) 위의 게이트 트렌치(248)(도 14에서 도시됨) 내에서 형성되고 채널 부재(2080)의 각각을 감싸도록 성막된다. 이와 관련하여, 게이트 구조체(250)는 X-Z 평면 상에서 채널 부재(2080)의 각각을 감싼다.
도 1 및 도 21을 참조하면, 방법(100)은 추가적인 프로세스가 수행되는 블록(126)을 포함한다. 그러한 추가적인 프로세스는 워크피스(200)의 평탄화, 소스/드레인 콘택의 형성, 게이트 콘택의 형성, 후면 소스/드레인 콘택의 형성, 및 인터커넥트 구조체의 형성을 포함할 수도 있다. 도 12는 CMP 프로세스와 같은 평탄화 프로세스 이후의 워크피스(200)를 예시한다. 평탄화 프로세스는 게이트 유전체 층(244) 및 게이트 전극 층(246) 둘 모두에 대한 잉여의 재료를 제거하기 위해, 그에 의해, 게이트 구조체(250)의 실질적으로 평면의 상단 표면을 제공하기 위해 수행될 수도 있다.
방법(100)의 동작 이후 게이트 구조체(250)의 구성을 예시하기 위해, 도 21의 채널 부재(2080) 중 하나 주변의 점선 영역은 도 22a 또는 도 22b의 단편적인 단면도에서 확대되어 예시된다. X 방향을 따르는 단면도가 아니라, 도 22a 및 도 22b의 단편적인 단면도는 Y 방향을 따른다. 상기에서 설명되는 바와 같이, 제1 어닐 프로세스(300) 이후에, 클래딩 층(240)은 실리콘 게르마늄 층 또는 게르마늄 층에 의해 라이닝되는 실리콘 게르마늄 층으로 변환되거나 또는 합금될 수도 있다. 동시에, 클래딩 층(240)의 깊이를 따라 게르마늄 농도 구배가 생성될 수도 있다. 블록(124)에서의 사전 세정은 변환된 클래딩 층(240)의 게르마늄이 풍부한 외부 부분을 제거하고 변환된 클래딩 층(240)의 실리콘이 풍부한 내부 부분을 산화시킬 수도 있다. 게르마늄이 채널 부재(2080) 안으로 얼마나 깊이 이동하는지에 따라, 클래딩 층(240)의 일부는 남을 수도 있다.
먼저 도 22a를 참조하면, 변환된 클래딩 층(240)의 모두가 산화되어 계면 층(242)을 형성하지 않는 경우, 클래딩 층(240)의 일부가 채널 부재(2080) 상에 배치되는 채로 남을 수도 있다. 이들 실시형태에서, 변환된 클래딩 층(240)은 채널 부재(2080) 주위를 감싸고, 계면 층(242)은 나머지 클래딩 층(240) 상에 배치되고, 게이트 유전체 층(244)은 계면 층(242) 상에 배치되고, 게이트 전극 층(246)은 게이트 유전체 층(244) 상에 배치된다. 몇몇 예에서, 클래딩 층(240) 및 계면 층(242)에서의 게르마늄 농도는 약 1 %와 약 10 % 사이, 예컨대 약 3 %와 약 4 % 사이에 있을 수도 있다. 약 10 %보다 더 큰 게르마늄 농도를 갖는 클래딩 층(240)의 부분은 제거될 가능성이 있다는 것을 유의한다. 이들 실시형태에서, 클래딩 층(240)은 실리콘 게르마늄을 포함할 수도 있고 계면 층(242)은 게르마늄 산화물, 실리콘 게르마늄 산화물, 또는 게르마늄 도핑된 실리콘 산화물을 포함할 수도 있다. 계면 층(242)이 게르마늄을 포함하기 때문에, 계면 층(242)은 게르마늄 함유 산화물 층으로 지칭될 수도 있다.
먼저 도 22b를 참조하면, 변환된 클래딩 층(240)의 모두가 산화되어 계면 층(242)을 형성하는 경우, 실질적으로 모든 클래딩 층(240)은 채널 부재(2080)로부터 제거될 수도 있다. 이들 실시형태에서, 계면 층(242)은 채널 부재(2080) 주위를 감싸고, 게이트 유전체 층(244)은 계면 층(242) 주위를 감싸고, 게이트 전극 층(246)은 게이트 유전체 층(244) 주위를 감싼다. 몇몇 경우에, 계면 층(242)에서의 게르마늄 농도는 약 1 %와 약 10 % 사이, 예컨대 약 3 %와 약 4 % 사이에 있을 수도 있다. 약 10 %보다 더 큰 게르마늄 농도를 갖는 클래딩 층(240)의 부분은 사전 세정 프로세스 동안 제거될 가능성이 있다는 것을 유의한다. 이들 실시형태에서, 계면 층(242)은 실리콘 산화물, 게르마늄 산화물, 실리콘 게르마늄 산화물, 또는 게르마늄 도핑된 실리콘 산화물을 포함할 수도 있다. 계면 층(242)이 게르마늄을 포함하기 때문에, 계면 층(242)은 게르마늄 함유 산화물 층으로 지칭될 수도 있다.
도 23에서 예시되는 몇몇 실시형태에서, 클래딩 층(240)은 p 타입 MBC 트랜지스터로 선택적으로 구현되고 n 타입 MBC 트랜지스터로 구현되지 않는다. 먼저 도 23을 참조한다. 도 23은 p 타입 디바이스 영역(1000) 및 n 타입 디바이스 영역(2000)을 포함하는 워크피스(200)를 예시한다. 비록 명시적으로 도시되지는 않지만, p 타입 디바이스 영역(1000)의 기판(202)은 n 타입 웰을 포함할 수도 있고 n 타입 디바이스 영역(2000)의 기판(202)은 p 타입 웰을 포함할 수도 있다. 방법(100)을 사용하여 클래딩 층(240)의 선택적 구현을 실행하기 위해, n 타입 디바이스 영역(2000)의 채널 부재(2080)를 마스킹하도록 마스크 층(241)이 n 타입 디바이스 영역(2000)에서 형성될 수도 있다. 몇몇 실시형태에서, 마스킹 층(241)은 포토레지스트 층 또는 저부 반사 방지 코팅(bottom antireflective coating; BARC) 층일 수도 있다. 몇몇 예에서, BARC 층은 실리콘 산질화물, 실리콘 산화물, 폴리머, 또는 이들의 조합을 포함할 수도 있고 CVD 또는 ALD를 사용하여 성막될 수도 있다. n 타입 디바이스 영역(2000)이 마스킹 층(241)에 의해 피복된 상태에서, 클래딩 층(240)은 p 타입 디바이스 영역(1000)의 채널 부재(2080) 및 기판(202) 상에 선택적으로 성막될 수도 있다.
방법(100)의 사용 및 도 23에서 도시되는 프로세스 변경을 통해, 도 24에서 예시되는 바와 같이, p 타입 트랜지스터(260)는 p 타입 디바이스 영역(1000)에서 형성될 수도 있고 n 타입 트랜지스터(270)는 n 타입 디바이스 영역(2000)에서 형성될 수도 있다. p 타입 트랜지스터(260) 및 n 타입 트랜지스터(270) 둘 모두는, 채널 영역에서 채널 부재(2080)의 스택을 각각 포함하는 MBC 트랜지스터이다. p 타입 트랜지스터(260)는 채널 부재(2080)의 각각을 감싸는 게이트 구조체(250) 및 p 타입 소스/드레인 피쳐(232)를 포함한다. n 타입 트랜지스터(270)는 n 타입 소스/드레인 피쳐(2320) 및 채널 부재(2080)의 각각의 주위를 감싸는 게르마늄이 없는 게이트 구조체(252)를 포함한다. 상기에서 설명되는 바와 같이, p 타입 소스/드레인 피쳐(232)는 붕소(B)와 같은 p 타입 도펀트로 도핑되는 실리콘 게르마늄(SiGe)을 포함할 수도 있고 n 타입 소스/드레인 피쳐(2320)는 인(P) 또는 비소(As)와 같은 n 타입 도펀트로 도핑되는 실리콘(Si)을 포함할 수도 있다. p 타입 소스/드레인 피쳐(232) 및 n 타입 소스/드레인 피쳐(2320)의 형성은 간결성을 위해 생략된다. 도 22a 및 도 22b에서 예시되는 바와 같이, 게이트 구조체(250)는 게르마늄 함유 계면 층(242)을 포함할 수도 있고, 심지어, 클래딩 층(240)의 남은 부분을 포함할 수도 있다. 클래딩 층(240)의 형성 프로세스 동안 클래딩 층(240)의 부족에 기인하여, 게르마늄은 게르마늄이 없는 게이트 구조체(252)에서 없고 게르마늄이 없는 게이트 구조체(252)는, 본질적으로 실리콘 산화물로 구성되는 게르마늄이 없는 계면 층(243)을 포함한다. 실험은, p 타입 디바이스 영역(1000)에서의 게르마늄 함유 계면 층(242)의 형성 또는 클래딩 층(240)의 구현이 약 100 mV와 약 250 mV 사이의 일 함수의 시프트를 생성할 수도 있다는 것을 입증하였는데, 이것은 p 타입 트랜지스터(260)의 임계 전압을 낮추는 것으로 귀결된다. 일 함수의 시프트는 게르마늄 함유 계면 층(242)에서의 또는 그 주변에서의 쌍극자 또는 고정된 전하 형성으로부터 비롯된다는 것이 이론화된다.
제한하도록 의도되지는 않지만, 본 개시의 하나 이상의 실시형태는 반도체 디바이스 또는 그 형성에 많은 이점을 제공한다. 예를 들면, 본 개시는 p 타입 디바이스 영역에서 p 타입 MBC 트랜지스터를 포함하고 n 타입 디바이스 영역에서 n 타입 MBC 트랜지스터를 포함하는 실시형태를 제공한다. p 타입 MBC 트랜지스터 및 n 타입 MBC 트랜지스터 둘 모두는 실리콘 채널 부재를 포함한다. p 타입 MBC 트랜지스터 및 n 타입 MBC 트랜지스터에 대한 바람직한 임계 전압을 제공하기 위해, n 타입 디바이스 영역이 마스킹되어 분리되는 동안, 게르마늄 함유 클래딩 층이 p 타입 디바이스 영역의 실리콘 채널 부재 위에 선택적으로 성막된다. 클래딩 층의 게르마늄은 어닐 프로세스에 의해 밀어 넣어지고 클래딩 층은, 적어도 부분적으로, 게르마늄 함유 계면 층으로 변환된다. 클래딩 층이 없으면, 게르마늄이 없는 계면 층이 n 타입 디바이스 영역에 성막된다. 게르마늄 함유 계면 층은 쌍극자 또는 고정 전하를 생성하여 p 타입 MBC 트랜지스터의 임계 전압을 낮춘다.
하나의 예시적인 양태에서, 본 개시는 반도체 구조체에 관한 것이다. 반도체 구조체는 기판 위의 핀 구조체, 핀 구조체 위에 배치되는 실리콘 나노구조체의 수직 스택, 핀 구조체 주위에 배치되는 분리 구조체, 실리콘 나노구조체의 수직 스택의 각각의 주위를 감싸는 게르마늄 함유 계면 층, 게르마늄 함유 계면 층 주위를 감싸는 게이트 유전체 층, 및 게이트 유전체 층 주위를 감싸는 게이트 전극 층을 포함한다.
몇몇 실시형태에서, 반도체 구조체는 게르마늄 함유 계면 층과 실리콘 나노구조체의 수직 스택의 각각 사이에서 실리콘 게르마늄 층을 더 포함할 수도 있다. 몇몇 실시형태에서, 게르마늄 함유 계면 층은 실리콘 게르마늄 산화물, 게르마늄 산화물, 또는 게르마늄 도핑된 실리콘 산화물을 포함한다. 몇몇 구현예에서, 게르마늄 함유 계면 층은 핀 구조체 상에 배치된다. 몇몇 예에서, 반도체 구조체는 게르마늄 함유 계면 층과 핀 구조체 사이에서 실리콘 게르마늄 층을 더 포함할 수도 있다. 몇몇 예에서, 반도체 구조체는 실리콘 나노구조체의 수직 스택을 인터리빙하는 내부 스페이서 피쳐를 더 포함할 수도 있다. 게르마늄 함유 계면 층은 내부 스페이서 피쳐와 접촉한다.
다른 예시적인 양태에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 p 타입 트랜지스터 및 n 타입 트랜지스터를 포함한다. p 타입 트랜지스터는 기판 위의 제1 핀 구조체, 제1 핀 구조체 위에 배치되는 제1 복수의 실리콘 나노구조체, 제1 복수의 실리콘 나노구조체의 각각의 주위를 감싸는 제1 계면 층, 제1 계면 층 주위를 감싸는 게이트 유전체 층, 및 게이트 유전체 층 주위를 감싸는 게이트 전극 층을 포함한다. n 타입 트랜지스터는 기판 위의 제2 핀 구조체, 제2 핀 구조체 위에 배치되는 제2 복수의 실리콘 나노구조체, 제2 복수의 실리콘 나노구조체의 각각 주위를 감싸며 제2 복수의 실리콘 나노구조체의 각각과 접촉하는 제2 계면 층, 제2 계면 층 주위를 감싸는 게이트 유전체 층, 및 게이트 유전체 층 주위를 감싸는 게이트 전극 층을 포함한다. 제1 계면 층의 조성은 제2 계면 층의 조성과는 상이하다.
몇몇 실시형태에서, 제1 계면 층은 게르마늄을 포함하고 제2 계면 층은 게르마늄이 없다. 몇몇 실시형태에서, 반도체 디바이스는 제1 계면 층과 제1 복수의 실리콘 나노구조체 사이에서 실리콘 게르마늄 층을 더 포함할 수도 있다. 몇몇 구현예에서, 제1 계면 층은 제1 핀 구조체 상에 배치된다. 몇몇 예에서, 제1 복수의 실리콘 나노구조체는 본질적으로 실리콘으로 구성된다. 몇몇 실시형태에서, 제1 계면 층은 실리콘 게르마늄 산화물, 게르마늄 산화물, 또는 게르마늄 도핑된 실리콘 산화물을 포함하고 제2 계면 층은 실리콘 산화물을 포함한다. 몇몇 실시형태에서, 반도체 디바이스는 제1 복수의 실리콘 나노구조체를 인터리빙하는 내부 스페이서 피쳐를 더 포함할 수도 있다. 제1 계면 층은 내부 스페이서 피쳐와 접촉한다. 몇몇 예에서, p 타입 트랜지스터는 제1 복수의 실리콘 나노구조체에 커플링되는 p 타입 소스/드레인 피쳐를 더 포함한다. p 타입 소스/드레인 피쳐는 실리콘 게르마늄 및 p 타입 도펀트를 포함한다. n 타입 트랜지스터는 제2 복수의 실리콘 나노구조체에 커플링되는 n 타입 소스/드레인 피쳐를 더 포함하고, n 타입 소스/드레인 피쳐는 실리콘 및 n 타입 도펀트를 포함한다.
또 다른 예시적인 양태에서, 본 개시는 방법에 관한 것이다. 방법은 제1 에피택시 층 및 제2 에피택시 층을 교대로 적층하여 기판 위에 반도체 스택을 형성하는 것, 반도체 스택을 패턴화하여 핀을 형성하는 것, 핀의 제1 에피택시 층을 제거하여 제2 에피택시 층으로부터 나노구조체를 형성하는 것, 나노구조체 주위를 감싸는 게르마늄 함유 클래딩 층을 형성하는 것, 사전 세정 프로세스를 수행하여 게르마늄 함유 클래딩 층의 적어도 일부를 게르마늄 함유 계면 층으로 변환하는 것, 게르마늄 함유 계면 층 주위를 감싸는 게이트 유전체 층을 성막하는 것, 및 게이트 유전체 층 위에 게이트 전극 층을 형성하는 것을 포함한다.
몇몇 실시형태에서, 제1 에피택시 층은 본질적으로 실리콘 게르마늄으로 구성되고 제2 에피택시 층은 본질적으로 실리콘으로 구성된다. 몇몇 실시형태에서, 게르마늄 함유 클래딩 층의 형성은 화학적 기상 증착(CVD), 원자 층 증착(ALD), 또는 에피택시에 의해 나노구조체 및 기판 상에 게르마늄 함유 클래딩 층을 성막하는 것을 포함한다. 몇몇 구현예에서, 방법은 게르마늄 함유 클래딩 층의 형성 이후에 그리고 사전 세정 프로세스 이전에, 제1 어닐 프로세스를 수행하는 것을 더 포함할 수도 있다. 몇몇 경우에, 사전 세정 프로세스는 암모니아 수산화물, 과산화수소, 물, 또는 염산의 사용을 포함한다. 몇몇 실시형태에서, 방법은 게이트 유전체 층의 성막 이후에 그리고 게이트 전극 층의 형성 이전에, 제2 어닐 프로세스를 수행하는 것을 더 포함할 수도 있다.
전술한 설명은, 기술분야의 통상의 기술을 가진 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술분야의 통상의 기술을 가진 자는, 그들이, 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 다양한 실시형태의 동일한 이점을 달성하기 위한 다른 프로세스 또는 구조를 설계하거나 또는 수정하기 위한 기초로서, 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 기술 분야의 숙련된 자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 기술 분야의 숙련된 자는 인식해야 한다.
<부기>
1. 반도체 구조체로서,
기판 위의 핀(fin) 구조체;
상기 핀 구조체 위에 배치되는 실리콘 나노구조체들의 수직 스택;
상기 핀 구조체 주위에 배치되는 분리(isolation) 구조체;
상기 실리콘 나노구조체들의 수직 스택의 각각의 주위를 감싸는 게르마늄 함유 계면 층;
상기 게르마늄 함유 계면 층 주위를 감싸는 게이트 유전체 층; 및
상기 게이트 유전체 층 주위를 감싸는 게이트 전극 층
을 포함하는, 반도체 구조체.
2. 제1항에 있어서,
상기 게르마늄 함유 계면 층과 상기 실리콘 나노구조체들의 수직 스택의 각각과의 사이에서 실리콘 게르마늄 층을 더 포함하는, 반도체 구조체.
3. 제1항에 있어서,
상기 게르마늄 함유 계면 층은, 실리콘 게르마늄 산화물, 게르마늄 산화물, 또는 게르마늄 도핑된 실리콘 산화물을 포함하는, 반도체 구조체.
4. 제1항에 있어서,
상기 게르마늄 함유 계면 층은, 상기 핀 구조체 상에 배치되는, 반도체 구조체.
5. 제4항에 있어서,
상기 게르마늄 함유 계면 층과 상기 핀 구조체 사이에서 실리콘 게르마늄 층을 더 포함하는, 반도체 구조체.
6. 제1항에 있어서,
상기 실리콘 나노구조체들의 수직 스택을 인터리빙(interleaving)하는 내부 스페이서 피쳐들을 더 포함하되,
상기 게르마늄 함유 계면 층은, 상기 내부 스페이서 피쳐들과 접촉하는, 반도체 구조체.
7. 반도체 디바이스로서,
p 타입 트랜지스터 - 상기 p 타입 트랜지스터는:
기판 위의 제1 핀 구조체,
상기 제1 핀 구조체 위에 배치되는 제1 복수의 실리콘 나노구조체들,
상기 제1 복수의 실리콘 나노구조체들 각각의 주위를 감싸는 제1 계면 층,
상기 제1 계면 층 주위를 감싸는 게이트 유전체 층, 및
상기 게이트 유전체 층 주위를 감싸는 게이트 전극 층
을 포함함 - ; 및
n 타입 트랜지스터 - 상기 n 타입 트랜지스터는:
상기 기판 위의 제2 핀 구조체,
상기 제2 핀 구조체 위에 배치되는 제2 복수의 실리콘 나노구조체들,
상기 제2 복수의 실리콘 나노구조체들 각각의 주위를 감싸며 상기 제2 복수의 실리콘 나노구조체들의 각각과 접촉하는 제2 계면 층,
상기 제2 계면 층 주위를 감싸는 상기 게이트 유전체 층, 및
상기 게이트 유전체 층 주위를 감싸는 상기 게이트 전극 층
을 포함함 - 를 포함하되,
상기 제1 계면 층의 조성은, 상기 제2 계면 층의 조성과는 상이한, 반도체 디바이스.
8. 제7항에 있어서,
상기 제1 계면 층은 게르마늄을 포함하고, 상기 제2 계면 층은 게르마늄이 없는, 반도체 디바이스.
9. 제7항에 있어서,
상기 제1 계면 층과 상기 제1 복수의 실리콘 나노구조체들 사이에서 실리콘 게르마늄 층을 더 포함하는, 반도체 디바이스.
10. 제7항에 있어서,
상기 제1 계면 층은, 상기 제1 핀 구조체 상에 배치되는, 반도체 디바이스.
11. 제7항에 있어서,
상기 제1 복수의 실리콘 나노구조체들은, 본질적으로 실리콘으로 구성되는, 반도체 디바이스.
12. 제7항에 있어서,
상기 제1 계면 층은, 실리콘 게르마늄 산화물, 게르마늄 산화물, 또는 게르마늄 도핑된 실리콘 산화물을 포함하되,
상기 제2 계면 층은 실리콘 산화물을 포함하는, 반도체 디바이스.
13. 제7항에 있어서,
상기 제1 복수의 실리콘 나노구조체들을 인터리빙하는 내부 스페이서 피쳐들을 더 포함하되,
상기 제1 계면 층은 상기 내부 스페이서 피쳐들과 접촉하는, 반도체 디바이스.
14. 제7항에 있어서,
상기 p 타입 트랜지스터는, 상기 제1 복수의 실리콘 나노구조체들에 커플링되는 p 타입 소스/드레인 피쳐를 더 포함하고,
상기 p 타입 소스/드레인 피쳐는, 실리콘 게르마늄 및 p 타입 도펀트를 포함하고,
상기 n 타입 트랜지스터는, 상기 제2 복수의 실리콘 나노구조체들에 커플링되는 n 타입 소스/드레인 피쳐를 더 포함하고,
상기 n 타입 소스/드레인 피쳐는 실리콘 및 n 타입 도펀트를 포함하는, 반도체 디바이스.
15. 방법으로서,
제1 에피택시(epitaxy) 층들 및 제2 에피택시 층들을 교대로 적층하여(stack) 기판 위에 반도체 스택을 형성하는 단계;
상기 반도체 스택을 패턴화하여 핀을 형성하는 단계;
상기 핀의 상기 제1 에피택시 층들을 제거하여, 상기 제2 에피택시 층들로부터 나노구조체를 형성하는 단계;
상기 나노구조체 주위를 감싸는 게르마늄 함유 클래딩 층을 형성하는 단계;
사전 세정 프로세스를 수행하여, 상기 게르마늄 함유 클래딩 층의 적어도 일부를 게르마늄 함유 계면 층으로 변환시키는 단계;
상기 게르마늄 함유 계면 층 주위를 감싸는 게이트 유전체 층을 성막하는(deposit) 단계; 및
상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계
를 포함하는, 방법.
16. 제15항에 있어서,
상기 제1 에피택시 층들은 본질적으로 실리콘 게르마늄으로 구성되고, 상기 제2 에피택시 층들은 본질적으로 실리콘으로 구성되는, 방법.
17. 제15항에 있어서,
상기 게르마늄 함유 클래딩 층을 형성하는 단계는, 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 또는 에피택시에 의해 상기 기판 및 상기 나노구조체 상에 상기 게르마늄 함유 클래딩 층을 성막하는 단계를 포함하는, 방법.
18. 제15항에 있어서,
상기 게르마늄 함유 클래딩 층의 형성 이후에 그리고 상기 사전 세정 프로세스 이전에, 제1 어닐 프로세스를 수행하는 단계를 더 포함하는, 방법.
19. 제15항에 있어서,
상기 사전 세정 프로세스는, 암모니아 수산화물, 과산화수소, 물, 또는 염산의 사용을 포함하는, 방법.
20. 제15항에 있어서,
상기 게이트 유전체 층의 성막 이후에 그리고 상기 게이트 전극 층의 형성 이전에, 제2 어닐 프로세스를 수행하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 구조체로서,
    기판 위의 핀(fin) 구조체;
    상기 핀 구조체 위에 배치되는 실리콘 나노구조체들의 수직 스택;
    상기 핀 구조체 주위에 배치되는 분리(isolation) 구조체;
    상기 실리콘 나노구조체들의 수직 스택 각각의 주위를 감싸는 게르마늄 함유 계면 층;
    상기 게르마늄 함유 계면 층 주위를 감싸는 게이트 유전체 층; 및
    상기 게이트 유전체 층 주위를 감싸는 게이트 전극 층
    을 포함하는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 게르마늄 함유 계면 층과 상기 실리콘 나노구조체들의 수직 스택 각각과의 사이에서 실리콘 게르마늄 층을 더 포함하는, 반도체 구조체.
  3. 제1항에 있어서,
    상기 게르마늄 함유 계면 층은, 실리콘 게르마늄 산화물, 게르마늄 산화물, 또는 게르마늄 도핑된 실리콘 산화물을 포함하는, 반도체 구조체.
  4. 제1항에 있어서,
    상기 게르마늄 함유 계면 층은, 상기 핀 구조체 상에 배치되는, 반도체 구조체.
  5. 제4항에 있어서,
    상기 게르마늄 함유 계면 층과 상기 핀 구조체 사이에서 실리콘 게르마늄 층을 더 포함하는, 반도체 구조체.
  6. 제1항에 있어서,
    상기 실리콘 나노구조체들의 수직 스택을 인터리빙(interleaving)하는 내부 스페이서 피쳐들을 더 포함하되,
    상기 게르마늄 함유 계면 층은, 상기 내부 스페이서 피쳐들과 접촉하는, 반도체 구조체.
  7. 반도체 디바이스로서,
    p 타입 트랜지스터 - 상기 p 타입 트랜지스터는:
    기판 위의 제1 핀 구조체,
    상기 제1 핀 구조체 위에 배치되는 제1 복수의 실리콘 나노구조체들,
    상기 제1 복수의 실리콘 나노구조체들 각각의 주위를 감싸는 제1 계면 층,
    상기 제1 계면 층 주위를 감싸는 게이트 유전체 층, 및
    상기 게이트 유전체 층 주위를 감싸는 게이트 전극 층
    을 포함함 - ; 및
    n 타입 트랜지스터 - 상기 n 타입 트랜지스터는:
    상기 기판 위의 제2 핀 구조체,
    상기 제2 핀 구조체 위에 배치되는 제2 복수의 실리콘 나노구조체들,
    상기 제2 복수의 실리콘 나노구조체들 각각의 주위를 감싸며 상기 제2 복수의 실리콘 나노구조체들 각각과 접촉하는 제2 계면 층,
    상기 제2 계면 층 주위를 감싸는 상기 게이트 유전체 층, 및
    상기 게이트 유전체 층 주위를 감싸는 상기 게이트 전극 층
    을 포함함 - 를 포함하되,
    상기 제1 계면 층의 조성은, 상기 제2 계면 층의 조성과는 상이한, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 계면 층은 게르마늄을 포함하고, 상기 제2 계면 층은 게르마늄이 없는, 반도체 디바이스.
  9. 제7항에 있어서,
    상기 p 타입 트랜지스터는, 상기 제1 복수의 실리콘 나노구조체들에 커플링되는 p 타입 소스/드레인 피쳐를 더 포함하고,
    상기 p 타입 소스/드레인 피쳐는, 실리콘 게르마늄 및 p 타입 도펀트를 포함하고,
    상기 n 타입 트랜지스터는, 상기 제2 복수의 실리콘 나노구조체들에 커플링되는 n 타입 소스/드레인 피쳐를 더 포함하고,
    상기 n 타입 소스/드레인 피쳐는 실리콘 및 n 타입 도펀트를 포함하는, 반도체 디바이스.
  10. 방법으로서,
    제1 에피택시(epitaxy) 층들 및 제2 에피택시 층들을 교대로 적층하여(stack), 기판 위에 반도체 스택을 형성하는 단계;
    상기 반도체 스택을 패턴화하여 핀을 형성하는 단계;
    상기 핀의 상기 제1 에피택시 층들을 제거하여, 상기 제2 에피택시 층들로부터 나노구조체들을 형성하는 단계;
    상기 나노구조체들 주위를 감싸는 게르마늄 함유 클래딩 층을 형성하는 단계;
    사전 세정 프로세스를 수행하여, 상기 게르마늄 함유 클래딩 층의 적어도 일부를 게르마늄 함유 계면 층으로 변환시키는 단계;
    상기 게르마늄 함유 계면 층 주위를 감싸는 게이트 유전체 층을 성막하는(deposit) 단계; 및
    상기 게이트 유전체 층 위에 게이트 전극 층을 형성하는 단계
    를 포함하는, 방법.
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