KR102545983B1 - 에피택셜 피처 - Google Patents

에피택셜 피처 Download PDF

Info

Publication number
KR102545983B1
KR102545983B1 KR1020210092177A KR20210092177A KR102545983B1 KR 102545983 B1 KR102545983 B1 KR 102545983B1 KR 1020210092177 A KR1020210092177 A KR 1020210092177A KR 20210092177 A KR20210092177 A KR 20210092177A KR 102545983 B1 KR102545983 B1 KR 102545983B1
Authority
KR
South Korea
Prior art keywords
epitaxial layer
layer
silicon
inner spacer
substrate
Prior art date
Application number
KR1020210092177A
Other languages
English (en)
Other versions
KR20220029359A (ko
Inventor
펭-칭 추
충-치 웬
치아-핀 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220029359A publication Critical patent/KR20220029359A/ko
Application granted granted Critical
Publication of KR102545983B1 publication Critical patent/KR102545983B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 개시는 반도체 디바이스 및 그를 형성하는 방법을 제공한다. 본 개시의 한 실시예에 따른 반도체는, 기판 위에 배치된 복수의 채널 부재, 복수의 채널 부재를 인터리빙하는 복수의 내측 스페이서 피처, 복수의 채널 부재 각각을 둘러싸는 게이트 구조물, 및 소스/드레인 피처를 포함한다. 소스/드레인 피처는, 기판 및 복수의 채널 부재와 접촉하는 제1 에피택셜층, 및 제1 에피택셜층 및 복수의 내측 스페이서 피처와 접촉하는 제2 에피택셜층 포함한다. 제1 에피택셜층 및 제2 에피택셜층은 실리콘 게르마늄을 포함한다. 제2 에피택셜층의 게르마늄 함량은 제1 에피택셜층의 게르마늄 함량보다 더 크다.

Description

에피택셜 피처{EPITAXIAL FEATURES}
[우선권 데이터]
본 출원은, 2020년 8월 31일에 출원되고 발명의 명칭이 "Epitaxial Features"인 미국 가특허 출원 제63/072,455호에 대한 우선권을 청구하며, 이 미국 가특허의 전체 개시는 본 명세서에 참조로서 통합된다.
반도체 집적 회로(IC, integrated circuit) 업계는 기하급수적인 성장을 경험해 왔다. IC 물질 및 설계의 기술적 진보는, 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC의 세대들을 초래해 왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스의 수)는 일반적으로 증가되어 왔으며 지오메트리(geometry) 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 소형화 공정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 이점을 제공한다. 그러한 소형화는 또한 IC의 처리 및 제조의 복잡성을 증가시켜 왔다.
예컨대, 더 작은 기술 노드를 향해 집적 회로(IC) 기술이 진행됨에 따라서, 증가하는 게이트-채널 커플링에 의한 제어 제어를 개선시켜, 오프 상태 전류를 감소시키고, 짧은 채널 효과(SCE, short-channel effect)를 감소시키기 위해 다중 게이트 금속 산화물 반도체 전계 효과 트랜지스터(multi-gate metal-oxide-semiconductor field effect transistor, 다중 게이트 MOSFET, 또는 다중 게이트 디바이스)가 도입되어 왔다. 다중 게이트 디바이스는 일반적으로, 채널 영역의 하나보다 더 많은 면 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 핀형 전계 효과 트랜지스터(FinFET, fin-like field effect transistor) 및 다중 브리지 채널(MBC, multi-bridge-channel) 트랜지스터는, 고성능 및 저누설 응용예에 대해 대중적이고 유망한 후보가 된 다중 게이트 디바이스의 예이다. FinFET은, 하나보다 더 많은 면 상에서 게이트에 의해 둘러싸인 융기된 채널을 갖는다(예컨대, 게이트는, 기판으로부터 연장되는 반도체 물질의 "핀"의 상단 및 측벽을 둘러쌈). MBC 트랜지스터는, 둘 이상의 면 상의 채널 영역에 대한 액세스를 제공하기 위해, 채널 영역 주위에 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 게이트 구조물이 채널 영역을 둘러싸기 때문에, MBC 트랜지스터는 서라운딩 게이트 트랜지스터(SGT, surrounding gate transistor) 또는 게이트-올-어라운드(GAA, gate-all-around) 트랜지스터로서도 지칭될 수 있다.
MBC 트랜지스터의 성능을 개선시키기 위해, 채널을 스트레이닝하고 감소된 저항을 제공하는 에피택셜 피처를 개발하기 위한 노력이 투자되고 있다. 종래의 에피택셜 피처는 그 의도된 목적에는 일반적으로 적절하지만, 모든 양상에서 만족스럽지는 않다.
본 개시는, 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았으며 예시의 목적으로만 사용된다는 것이 강조된다. 실제로, 논의의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1은, 본 개시의 하나 이상의 양상에 따른, 반도체 디바이스를 형성하기 위한 방법의 흐름도를 예시한다.
도 2 내지 도 11, 도 12a 내지 도 19a, 및 도 12b 내지 도 19b는, 본 개시의 하나 이상의 양상에 따른, 도 1의 방법에 따른 제조 공정 동안의 워크피스의 단편적인 단면도를 예시한다.
다음의 개시는, 제공되는 주제의 상이한 특징을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 이들은 물론 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다.
도면에 예시된 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다.
또한, "약", "대략" 등을 사용하여 수 또는 수의 범위가 기술될 때, 해당 용어는, 당업자에 의해 이해되는 바와 같이 제조 동안 내재적으로 발생하는 변동을 고려하여 합리적인 범위 내에 있는 수를 망라하도록 의도된다. 예컨대, 해당 수와 연관된 특성을 갖는 피처의 제조와 연관된 알려진 제조 허용오차에 기초하여, 수 또는 수의 범위는, 기술되는 수의 +/-10% 이내와 같이, 기술되는 수를 포함하는 합리적인 범위를 망라한다. 예컨대, 물질층의 퇴적과 연관된 제조 허용오차가 +/-15%라고 당업자에게 알려진 경우, "약 5nm"의 두께를 갖는 물질층은 4.25nm에서부터 5.75nm까지의 치수 범위를 망라할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다.
본 개시는 일반적으로 다중 게이트 트랜지스터 및 제조 방법에 관한 것이며, 더 구체적으로는 MBC 트랜지스터의 다층 에피택셜 피처에 관한 것이다. MBC 트랜지스터의 채널 영역은 나노와이어 채널 부재, 바(bar) 형상의 채널 부재, 나노시트 채널 부재, 나노구조물 채널 부재, 컬럼(column) 형상의 채널 부재, 기둥 형상의 채널 부재, 및/또는 다른 적합한 채널 구성으로 배치될 수 있다. 채널 부재의 형상에 의존하여, MBC 트랜지스터는 나노와이어 트랜지스터 또는 나노시트 트랜지스터로서도 지칭될 수 있다. 그 형상에도 불구하고, MBC 트랜지스터의 채널 부재 각각은 두 소스/드레인 피처 사이에서 연장되고 그러한 두 소스/드레인 피처에 커플링된다. MBC 트랜지스터의 이상적인 소스/드레인 피처는 채널 부재 상에 스트레인(strain)을 도입하고 낮은 저항을 제공한다. 채널 부재 상의 스트레인을 향상시키기 위해 소스/드레인 피처 내의 게르마늄 함량이 증가될 수 있지만, 더 큰 게르마늄 함량은 소스/드레인 피처와 채널 부재 사이의 계면에서의 더 많은 결함으로 이어질 수 있다. 유사하게, 저항을 낮추기 위해 소스/드레인 피처 내의 도핑 농도가 증가될 수 있지만, 더 큰 도펀트 농도는 소스/드레인 피처와 채널 부재 사이의 계면에서의 더 많은 결함으로 이어질 수 있다. 계면에서의 결함은 접촉 저항을 증가시킬 수 있다.
본 개시는, 채널 부재와의 계면을 형성하기 위한 제1 에피택셜층 및 채널 부재로부터 이격된 제2 에피택셜층을 소스/드레인 피처가 포함하는 반도체 디바이스의 실시예를 제공한다. 제1 에피택셜층은, 채널 부재와의 계면을 형성하고 계면 결함을 감소시키기 위한 전이층으로서 소용된다. 저항을 낮추기 위해, 제2 에피택셜층은, 제1 에피택셜층의 도핑 농도보다 더 큰 도핑 농도를 가질 수 있다. 동시에, 채널 부재 상의 스트레인을 개선시키기 위해, 제2 에피택셜층은 더 큰 게르마늄 함량을 가질 수 있다. 노출된 채널 부재를 제1 에피택셜층이 완전히 커버한다면, 채널 부재 상의 스트레인을 개선시키고 저항을 낮추기 위해, 제1 에피택셜층은 최소화되고 제2 에피택셜층은 최대화된다. 일부 실시예에서, 제1 에피택셜층은 채널 측벽 부분 및 기판 부분을 포함하고, 기판 부분은, 기판 부분이 하나 이상의 하부 채널 측벽 부분과 병합되는 두께로 형성된다. 채널 부재 각각은 둥근(rounded) 측벽 프로파일을 가지며 채널 측벽 부분 각각은 둥근 측벽 위를 둘러싼다.
본 개시의 다양한 양상이 이제 도면을 참조하여 더 상세히 설명될 것이다. 이와 관련하여, 도 1은, 본 개시의 실시예에 따른, 워크피스로부터 반도체 디바이스를 형성하는 방법(100)을 예시하는 흐름도이다. 방법(100)은 단지 예일 뿐이며, 방법(100)에 명시적으로 예시되어 있는 것으로 본 개시를 제한하도록 의도되지 않는다. 방법(100)의 이전에, 도중에, 그리고 이후에 추가적인 단계가 제공될 수 있고, 설명된 일부 단계는 방법의 추가적인 실시예를 위해 대체, 제거, 또는 이동될 수 있다. 간략화를 위해 본 명세서에서 모든 단계가 상세히 설명되지는 않는다. 방법(100)은 도 2 내지 도 11, 도 12a 내지 도 19a, 및 도 12b 내지 도 19b와 관련하여 아래에서 설명되며, 이들 도면은 도 1의 방법(100)의 실시예에 따른 상이한 제조 단계에서의 워크피스(200)의 단편적인 단면도이다. 워크피스(200)는 반도체 디바이스로 제조될 것이기 때문에, 본 명세서에서 맥락이 요구하는 바에 따라 워크피스(200)는 반도체 디바이스(200)로서 지칭될 수 있다. 회피를 위해, 도 2 내지 도 11, 도 12a 내지 도 19a, 및 도 12b 내지 도 19b에서의 X, Y, 및 Z 방향은 서로 수직이다. 본 개시 전반에 걸쳐, 다르게 예외되지 않는 한, 유사한 참조 번호는 유사한 피처를 나타낸다.
도 1 및 도 2를 참조하면, 방법(100)은, 교호하는 반도체층의 스택(204)이 워크피스(200) 위에 형성되는 블록(102)를 포함한다. 도 2에 도시된 바와 같이, 워크피스(200)는 기판(202)을 포함한다. 일부 실시예에서, 기판(202)은 실리콘(Si) 기판과 같은 반도체 기판일 수 있다. 당업계에 공지된 바와 같이 설계 요건에 의존하여 기판(202)은 다양한 도핑 구성을 포함할 수 있다. 반도체 디바이스가 p형인 실시예에서, 기판(202) 상에 n형 도핑 프로파일(즉, n형 웰 또는 n-웰)이 형성될 수 있다. 일부 구현예에서, n형 웰을 형성하기 위한 n형 도펀트는 인(P) 또는 비소(As)를 포함할 수 있다. 반도체 디바이스가 n형인 실시예에서, 기판(202) 상에 p형 도핑 프로파일(즉, p형 웰 또는 p-웰)이 형성될 수 있다. 일부 구현예에서, p형 웰을 형성하기 위한 p형 도펀트는 붕소(B) 또는 갈륨(Ga)을 포함할 수 있다. 적합한 도핑은 도펀트의 이온 주입 및/또는 확산 공정을 포함할 수 있다. 기판(202)은 또한, 게르마늄(Ge), 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체를 포함할 수 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 혼정 반도체를 포함할 수 있다. 또한, 기판(202)은 선택적으로 에피택셜층(에피층)을 포함할 수 있거나, 성능 향상을 위해 스트레이닝될 수 있거나, 실리콘-온-인슐레이터(SOI, silicon-on-insulator) 또는 게르마늄-온-인슐레이터(GeOI, germanium-on-insulator) 구조물을 포함할 수 있거나, 그리고/또는 다른 적합한 향상 피처를 가질 수 있다.
일부 실시예에서, 스택(204)은, 제2 반도체 조성의 채널층(208)에 의해 인터리빙(interleaving)된 제1 반도체 조성의 희생층(206) 포함한다. 제1 반도체 조성과 제2 반도체 조성은 상이할 수 있다. 일부 실시예에서, 희생층(206)은 실리콘 게르마늄(SiGe)을 포함하고 채널층(208)은 실리콘(Si)을 포함한다. 도 2에 도시된 바와 같이 3개의 층의 희생층(206)과 3개의 층의 채널층(208)이 교호하여 배열되어 있지만, 이는 오직 예시의 목적을 위한 것이며 청구범위에 구체적으로 기재되어 있는 것을 넘어 제한하도록 의도되지 않는다는 점에 유의해야 한다. 스택(204) 내에 임의의 수의 에피택셜층이 형성될 수 있다는 것이 이해될 수 있다. 층의 수는, 반도체 디바이스(200)에 대해 원하는 수의 채널 부재에 의존한다. 일부 실시예에서, 채널층(208)의 수는 2와 10 사이이다.
일부 실시예에서, 모든 희생층(206)은 약 9nm와 약 10nm 사이의 실질적으로 균일한 제1 두께를 가질 수 있고 채널층(208) 모두는 약 6nm와 약 8nm 사이의 실질적으로 균일한 제2 두께를 가질 수 있다. 제1 두께와 제2 두께는 동일하거나 상이할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 채널층(208) 또는 그의 부분은, 후속적으로 형성되는 다중 게이트 디바이스에 대한 채널 부재로서 소용될 수 있고, 채널층(208) 각각의 두께는 디바이스 성능 고려사항에 기초하여 선택된다. 채널 영역 내의 희생층(206)은 결국 제거될 수 있고, 후속적으로 형성되는 다중 게이트 디바이스에 대한 인접한 채널 영역 사이의 수직 거리를 규정하도록 소용될 수 있고, 희생층(206) 각각의 두께는 디바이스 성능 고려사항에 기초하여 선택된다.
스택(204) 내의 층은 분자 빔 에피택시(MBE, molecular beam epitaxy) 공정, 기상 퇴적(VPE, vapor phase deposition) 공정, 및/또는 다른 적합한 에피택셜 성장 공정을 사용하여 퇴적될 수 있다. 전술한 바와 같이, 적어도 일부 예에서, 희생층(206)은 에피택셜 성장된 실리콘 게르마늄(SiGe)층을 포함하고 채널층(208)은 에피택셜 성장된 실리콘(Si)층을 포함한다. 일부 실시예에서, 희생층(206) 및 채널층(208)에는 실질적으로 도펀트가 없으며(즉, 약 0 cm-3에서부터 약 1x1017 cm-3까지의 외인성 도펀트 농도를 가짐), 예컨대, 스택(204)에 대한 에피택셜 성장 공정 동안 의도적인 도핑이 수행되지 않는다.
계속하여 도 1, 도 2, 및 도 3을 참조하면, 방법(100)은, 스택(204) 및 기판(202)으로부터 핀 형상 구조물(212)이 형성되는 블록(104)을 포함한다. 스택(204)을 패터닝하기 위해, 스택(204) 위에 하드 마스크층(210)(도 2에 도시됨)이 퇴적되어 에칭 마스크를 형성할 수 있다. 하드 마스크층(210)은 단일층 또는 다중층일 수 있다. 예컨대, 하드 마스크층(210)은 패드 산화물층 및 패드 산화물층 위의 패드 질화물층을 포함할 수 있다. 리소그래피 공정 및 에칭 공정을 사용하여 스택(204) 및 기판(202)으로부터 핀 형상 구조물(212)이 패터닝될 수 있다. 리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 세척, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적합한 리소그래피 기법, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 에칭 공정은 건식 에칭(예컨대, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다. 도 3에 도시된 바와 같이, 블록(104)에서의 에칭 공정은, 기판(202)의 부분 및 스택(204)을 관통해 연장되는 트렌치를 형성한다. 트렌치는 핀 형상 구조물(212)을 규정한다. 일부 구현예에서, 예컨대, 단일한 직접식 포토리소그래피 공정을 사용하여 다르게 획득가능한 것보다 더 작은 피치를 갖는 핀 형상 구조물을 규정하기 위해 이중 패터닝 또는 다중 패터닝 공정이 사용될 수 있다. 예컨대, 한 실시예에서, 물질층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 물질층과 나란히 스페이서가 형성된다. 이후 물질층이 제거되고, 잔존 스페이서 또는 맨드릴은 이후에 스택(204)을 에칭함으로써 핀 형상 구조물(212)을 패터닝하기 위해 사용될 수 있다. 도 3에 도시된 바와 같이, 핀 형상 구조물(212)은, 그 안의 희생층(206) 및 채널층(208)과 함께, Z 방향을 따라 수직으로 그리고 X 방향을 따라 길이 방향으로 연장된다.
핀 형상 구조물(212)에 인접하게 격리 피처(214)가 형성된다. 일부 실시예에서, 이웃 활성 영역으로부터 핀 형상 구조물(212)을 격리시키기 위해 격리 피처(214)는 트렌치 내에 형성될 수 있다. 격리 피처(214)는 얕은 트렌치 격리(STI, shallow trench isolation) 피처(214)로서도 지칭될 수 있다. 예로서, 일부 실시예에서, 기판(202) 위에 유전체층이 먼저 퇴적되어, 트렌치를 유전체층으로 충전시킨다. 일부 실시예에서, 유전체층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 규산염 유리(FSG, fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합, 및/또는 다른 적합한 물질을 포함할 수 있다. 다양한 예에서, 유전체층은 CVD 공정, 부압 CVD(SACVD, subatmospheric CVD) 공정, 유동가능 CVD 공정, 스핀온 코팅 공정, 및/또는 다른 적합한 공정에 의해 퇴적될 수 있다. 퇴적된 유전체 물질은 이후, 예컨대 화학적 기계적 연마(CMP, chemical mechanical polishing) 공정에 의해, 시닝 및 평탄화된다. 평탄화된 유전체층은 또한, 건식 에칭 공정, 습식 에칭 공정, 및/또는 이들의 조합에 의해 리세싱되거나 후퇴되어, STI 피처(214)를 형성한다. 리세싱 후 핀 형상 구조물(212)은 STI 피처(214) 위로 융기된다.
도 1, 도 4, 및 도 5를 참조하면, 방법(100)은, 핀 형상 구조물(212)의 채널 영역(212C) 위에 더미 게이트 스택(220)이 형성되는 블록(106)을 포함한다. 일부 실시예에서, 더미 게이트 스택(220)(도 4 및 도 5에 도시됨)이 다양한 공정을 거치기 위한 플레이스홀더로서 소용되고, 제거되고, 기능 게이트 구조물에 의해 대체될, 게이트 대체 공정(또는 게이트 라스트 공정)이 채용된다. 다른 공정 및 구성이 가능하다. 도 5에 예시된 일부 실시예에서, 더미 게이트 스택(220)은 핀 형상 구조물(212) 위에 형성되고, 핀 형상 구조물(212)은, 더미 게이트 스택(220) 아래에 놓이는 채널 영역(212C)과 더미 게이트 스택(220) 아래에 놓이지 않는 소스/드레인 영역(212SD)으로 나뉠 수 있다. 채널 영역(212C)은 소스/드레인 영역(212SD)에 인접하다. 도 5에 도시된 바와 같이, 채널 영역(212C)은 X 방향을 따라 두 소스/드레인 영역(212SD) 사이에 배치된다.
더미 게이트 스택(220)의 형성은 더미 게이트 스택(220) 내의 층의 퇴적 및 이들 층의 패터닝을 포함할 수 있다. 도 4를 참조하면, 더미 유전체층(216), 더미 전극층(218), 및 게이트 상단 하드 마스크층(222)이 워크피스(200) 위에 블랭킷 퇴적될 수 있다. 일부 실시예에서, 화학적 기상 퇴적(CVD, chemical vapor deposition) 공정, ALD 공정, 산소 플라즈마 산화 공정, 또는 다른 적합한 공정을 사용하여 핀 형상 구조물(212) 상에 더미 유전체층(216)이 형성될 수 있다. 일부 예에서, 더미 유전체층(216)은 실리콘 산화물을 포함할 수 있다. 그 후, CVD 공정, ALD 공정, 또는 다른 적합한 공정을 사용하여 더미 유전체층(216) 위에 더미 전극층(218)이 퇴적될 수 있다. 일부 예에서, 더미 전극층(218)은 폴리실리콘을 포함할 수 있다. 패터닝의 목적을 위해, CVD 공정, ALD 공정, 또는 다른 적합한 공정을 사용하여 더미 전극층(218) 상에 게이트 상단 하드 마스크층(222)이 퇴적될 수 있다. 게이트 상단 하드 마스크층(222), 더미 전극층(218), 및 더미 유전체층(216)은 이후 패터닝되어, 도 5에 도시된 바와 같은, 더미 게이트 스택(220)을 형성할 수 있다. 예컨대, 패터닝 공정은 리소그래피 공정(예컨대, 포토리소그래피 또는 e-빔 리소그래피) 포함할 수 있고, 리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 세척, 건조(예컨대, 스핀-건조 및/또는 하드 베이킹), 다른 적합한 리소그래피 기법, 및/또는 이들의 조합을 더 포함할 수 있다. 일부 실시예에서, 에칭 공정은 건식 에칭(예컨대, RIE 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다. 일부 실시예에서, 게이트 상단 하드 마스크층(222)은 실리콘 산화물층(223) 및 실리콘 산화물층(223) 위의 실리콘 질화물층(224)을 포함할 수 있다. 도 5에 도시된 바와 같이, 핀 형상 구조물(212)의 소스/드레인 영역(212SD) 위에는 더미 게이트 스택(220)이 배치되지 않는다.
도 1 및 도 6을 참조하면, 방법(100)은, 더미 게이트 스택(220) 위에 게이트 스페이서층(226)이 퇴적되는 블록(108)을 포함한다. 일부 실시예에서, 게이트 스페이서층(226)은, 더미 게이트 스택(220)의 상단 표면 및 측벽 위를 비롯하여, 워크피스(200) 위에 컨포멀하게 퇴적된다. "컨포멀하게(conformally)"라는 용어는 본 명세서에서, 다양한 영역 위에서 실질적으로 균일한 두께를 갖는 층의 설명의 용이함을 위해 사용될 수 있다. 게이트 스페이서층(226)은 단일층 또는 다중층일 수 있다. 게이트 스페이서층(226) 내의 적어도 하나의 층은 실리콘 탄화질화물, 실리콘 산화탄화물, 실리콘 산화탄화질화물, 또는 실리콘 질화물을 포함할 수 있다. CVD 공정, 부압 CVD(SACVD) 공정, ALD 공정, 또는 다른 적합한 공정과 같은 공정을 사용하여 더미 게이트 스택(220) 위에 게이트 스페이서층(226)이 퇴적될 수 있다. 한 실시예에서, 게이트 스페이서층(226)은, 제1 층, 제1 층 위에 배치된 제2 층, 및 제2 층 위에 배치된 제3 층을 포함한다. 제1 층 및 제2 층은 실리콘 산화질화물을 포함하고 제3 층은 실리콘 질화물을 포함한다.
도 1 및 도 7을 참조하면, 방법(100)은, 핀 형상 구조물(212)의 소스/드레인 영역(212SD)이 리세싱되어 소스/드레인 트렌치(228)를 형성하는 블록(110)을 포함한다. 일부 실시예에서, 더미 게이트 스택(220) 및 게이트 스페이서층(226)에 의해 커버되지 않는 소스/드레인 영역(212SD)은 건식 에칭 또는 적합한 에칭 공정에 의해 에칭되어 소스/드레인 트렌치(228)를 형성한다. 예컨대, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 도 7에 나타난 일부 실시예에서, 핀 형상 구조물(212)의 소스/드레인 영역(212SD)이 리세싱되어 희생층(206) 및 채널층(208)의 측벽을 노출시킨다. 일부 구현예에서, 소스/드레인 트렌치(228)는 기판(202) 내까지 스택(204) 아래로 연장된다. 도 7은 소스/드레인 영역(212SD)에서 Y 방향을 따라 보여지는 워크피스(200)의 단면도를 예시한다. 도 7에 도시된 바와 같이, 블록(110)에서 소스/드레인 영역(212SD) 내의 희생층(206) 및 채널층(208)이 제거되어 기판(202)을 노출시킨다.
도 1, 도 8, 도 9, 및 도 10을 참조하면, 방법(100)은, 내측 스페이서 피처(234)가 형성되는 블록(112)을 포함한다. 명시적으로 도시되지는 않았지만, 블록(112)에서의 동작은, 내측 스페이서 리세스(230)를 형성하기 위한 희생층(206)의 선택적이고 부분적인 제거, 워크피스(200) 위의 내측 스페이서 물질(232)의 퇴적, 및 내측 스페이서 리세스(230) 내의 내측 스페이서 피처(234)를 형성하기 위한 내측 스페이서 물질(232)의 에칭백을 포함할 수 있다. 소스/드레인 트렌치(228) 내의 노출된 희생층(206)(도 8에 도시됨)은 선택적으로 그리고 부분적으로 리세싱되어 내측 스페이서 리세스(230)를 형성하고, 게이트 스페이서층(226), 기판(202)의 노출된 부분, 및 채널층(208)은 실질적으로 에칭되지 않는다. 채널층(208)이 본질적으로 실리콘(Si)으로 구성되고 희생층(206)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되는 실시예에서, 선택적 습식 에칭 공정 또는 선택적 건식 에칭 공정을 사용하여 희생층(206)의 선택적 리세싱이 수행될 수 있다. 희생층(206)의 선택적이고 부분적인 리세싱은, SiGe 산화 공정 및 그를 뒤잇는 SiGe 산화물 제거를 포함할 수 있다. 그러한 실시예에서, SiGe 산화 공정은 오존의 사용을 포함할 수 있다. 일부 다른 실시예에서, 선택적 건식 에칭 공정은, 불소 가스 또는 수소화불화탄소와 같은 하나 이상의 불소계 에천트의 사용을 포함할 수 있다. 선택적 습식 에칭 공정은 APM 에칭(예컨대, 암모니아 수산화물-과산화수소-물 혼합물)을 포함할 수 있다.
내측 스페이서 리세스(230)가 형성된 후, 도 9에 도시된 바와 같이, 내측 스페이서 리세스(230) 위를 비롯하여, 워크피스(200) 위에 내측 스페이서 물질(232)이 퇴적된다. 내측 스페이서 물질(232)은 금속 산화물, 실리콘 산화물, 실리콘 산화탄화질화물, 실리콘 질화물, 실리콘 산화질화물, 탄소 부유 실리콘 탄화질화물, 또는 로우-k 유전체 물질을 포함할 수 있다. 금속 산화물은 알루미늄 산화물, 지르코늄 산화물, 탄탈룸 산화물, 이트륨 산화물, 티타늄 산화물, 란타늄 산화물, 또는 다른 적합한 금속 산화물을 포함할 수 있다. 명시적으로 도시되지는 않았지만, 내측 스페이서 물질(232)은 단일층 또는 다중층일 수 있다. 일부 구현예에서, CVD, PECVD, SACVD, ALD, 또는 다른 적합한 방법을 사용하여 내측 스페이서 물질(232)이 퇴적될 수 있다. 내측 스페이서 물질(232)은 내측 스페이서 리세스(230) 내에 그리고 소스/드레인 트렌치(228) 내의 노출된 채널층(208)의 측벽 위에 퇴적된다. 도 10을 참조하면, 퇴적된 내측 스페이서 물질(232)은 이후 채널층(208)의 측벽으로부터 내측 스페이서 물질(232)을 제거하기 위해 에칭백되어 내측 스페이서 리세스(230) 내에 내측 스페이서 피처(234)를 형성한다. 블록(112)에서, 내측 스페이서 물질(232)은 또한 게이트 상단 하드 마스크층(222) 및 게이트 스페이서층(226)의 상단 표면 및/또는 측벽으로부터 제거될 수 있다. 일부 구현예에서, 블록(112)에서 수행되는 에칭백 동작은 불화수소(HF), 불소 가스(F2), 수소(H2), 암모니아(NH3), 삼불화질소(NF3), 또는 다른 불소계 에천트의 사용을 포함할 수 있다. 도 10에 도시된 바와 같이, 내측 스페이서 피처(234) 각각은, 리세싱된 희생층(206)과 직접적으로 접촉하고, 두 이웃 채널층(208) 사이에 배치된다. 일부 예에서, 내측 스페이서 피처(234) 각각은 X 방향을 따라 약 3nm와 약 5nm 사이의 두께로 측정된다. 도 10에 도시된 바와 같이, 블록(112)에서의 선택적 에칭 공정 및 에칭백 공정은 희생층(206) 및 내측 스페이서 물질(232)에 대해 선택적이지만, 채널층(208)이 중간정도로 에칭되고 둥근 단부를 갖는다. 묘사된 실시예에서, 소스/드레인 트렌치(228)는 깊이 D만큼 기판(202) 내로 연장되고, 깊이 D는 약 10nm와 약 12nm 사이이다.
도 1 및 도 11을 참조하면, 방법(100)은, 세정 공정(300)이 수행되는 블록(114)을 포함한다. 세정 공정(300)은 건식 세정, 습식 세정, 또는 이들의 조합을 포함할 수 있다. 일부 예에서, 습식 세정은 산화물 제거를 위한 표준 세정 1(RCA SC-1, 탈이온화된(DI, deionized) 물, 수산화암모늄, 및 과산화수소의 혼합물), 표준 세정 2(RCA SC-2, 탈이온화된 물, 염산, 및 과산화수소의 혼합물), SPM(sulfuric peroxide mixture)(과산화황 혼합물), 및/또는 플루오르화수소산의 사용을 포함할 수 있다. 건식 세정 공정은 약 250°C와 약 550°C 사이의 온도 및 약 75mTorr와 약 155mTorr 사이의 압력에서의 헬륨(He) 및 수소(H2) 처리를 포함할 수 있다. 수소 처리는 표면 상의 실리콘을 실란(SiH4)으로 변환할 수 있으며, 실란은 제거를 위해 펌핑 아웃될 수 있다. 일부 구현예에서, 세정 공정은, 내측 스페이서 피처(234)를 실질적으로 제거하지 않으면서 채널층의 부분을 선택적으로 제거 또는 트리밍하도록 구성된다. 블록(116)에서의 고품질 에피택셜층의 성장을 용이하게 하는 깨끗한 반도체 표면을 보장하기 위해 세정 공정(300)은 표면 산화물 및 데브리를 제거할 수 있다.
도 1, 도 12a, 및 도 12b를 참조하면, 방법(100)은, 제1 에피택셜층(236)이 퇴적되는 블록(116)을 포함한다. 도 12a에 나타난 일부 구현예에서, 제1 에피택셜층(236)은 채널층(208)의 노출된 측벽 및 기판(202)의 노출된 표면으로부터 에피택셜하게 그리고 선택적으로 형성될 수 있고, 희생층(206)의 측벽은, 내측 스페이서 피처(234)에 의해 커버된 상태로 남는다. 블록(116)에 대한 적합한 에피택셜 공정은 기상 에피택시(VPE, vapor-phase epitaxy), 초고진공 CVD(UHV-CVD, ultra-high vacuum CVD), 분자 빔 에피택시(MBE, molecular beam epitaxy), 및/또는 다른 적합한 공정을 포함한다. 블록(116)에서의 에피택셜 성장 공정은, 채널층(208) 및 기판(202)의 조성물과 상호작용하는 가스 전구체를 사용할 수 있다. 일부 실시예에서, 블록(116)에서의 에피택셜 성장 공정의 파라미터는, 내측 스페이서 피처(234) 상에 제1 에피택셜층(236)이 에피택셜 퇴적되지 않도록 선택된다. 본 개시에 따라서, 블록(116)에서의 동작의 종료 시, 적어도 일부 내측 스페이서 피처(234)가 노출된 상태로 남는다. 즉, 적어도 일부 내측 스페이서 피처(234)는 제1 에피택셜층(236)에 의해 완전히 커버되지 않는다. 일부 예에서, 제1 에피택셜층(236)은 실리콘 게르마늄(SiGe)을 포함하고, 붕소(B)와 같은 p형 도펀트로 도핑된다. 일부 실시예에서, 제1 에피택셜층(236)은 약 20%와 30% 사이의 게르마늄(Ge) 함량 및 약 80%와 약 70% 사이의 실리콘(Si) 함량을 포함한다. 이 게르마늄(Ge) 함량 범위는 사소한 것이 아니다. 게르마늄 함량이 약 30%보다 더 클 때, 실리콘과 게르마늄 사이의 격자 미스매치는 제1 에피택셜층(236)과 채널층(208) 사이의 계면에 너무 많은 결함을 야기할 수 있으며, 이는 증가된 저항 또는 디바이스 고장으로 이어질 수 있다. 게르마늄 함량이 약 20%보다 더 작을 때, 채널층(208)은 충분히 스트레이닝되지 않아, 개선된 정공 이동도를 제공하지 못할 수 있다. 제1 에피택셜층(236) 내의 p형 도펀트의 농도는 약 1x1020 atoms/cm3 와 약 4x1020 atoms/cm3 사이일 수 있다. p형 도펀트 농도 범위 또한 사소한 것이 아니다. 제1 에피택셜층(236) 내의 p형 도펀트의 도핑 농도가 약 1x1020 atoms/cm3보다 더 낮을 때, 제1 외측 에피택셜 피처(236) 내의 저항은, 만족스러운 구동 전류(즉, On 상태 전류)의 발생을 막을 수 있다. 제1 에피택셜층(236) 내의 p형 도펀트의 도펀트 농도가 약 4x1020 atoms/cm3보다 더 클 때, 격자 간극 내의 p형 도펀트 또한 제1 에피택셜층(236)과 채널층(208) 사이의 계면에 너무 많은 결함을 야기할 수 있으며, 이는 증가된 저항으로 이어질 수 있다.
도 12a에 예시된 실시예에서, 제1 에피택셜층(236)은, 기판(202) 상에 배치된 제1 기판 부분(236B), 및 채널층(208)의 둥근 단부와 접촉하는 제1 채널 측벽 부분(236T)을 포함할 수 있다. 제1 채널 측벽 부분(236T)은 둥근 단부 위를 둘러싸고, 만곡된 형상을 갖는다. 이들 실시예에서, 제1 채널 측벽 부분(236T)은, 둥근 단부가 완전히 커버되도록 하는 두께로 형성된다. 일부 예에서, 제1 채널 측벽 부분(236T) 각각은 X 방향을 따라 약 4nm와 약 6nm 사이의 두께를 갖는다. 제1 기판 부분(236B)은 제1 채널 측벽 부분(236T)과 합쳐지거나 병합되지 않는다. 그러므로, 내측 스페이서 피처(234) 각각은 제1 에피택셜층(236)에 의해 완전히 커버되지 않는다. 즉, 내측 스페이서 피처(234)는 제1 에피택셜층(236)과 접촉될 수 있지만, 내측 스페이서 피처(234) 각각의 적어도 부분은 노출된 상태로 남는다. 소스/드레인 트렌치(228)의 하단 표면으로부터 측정될 때, 제1 기판 부분(236B)은 Z 방향을 따라 제1 높이(H1)를 갖는다. 제1 높이(H1)는 약 12nm와 약 15nm 사이이다. 도 12a에 도시된 바와 같이, 제1 높이(H1)는 소스/드레인 트렌치(228)의 기판(202) 내로의 깊이 D보다 더 크기 때문에, 제1 기판 부분(236B)의 부분은 기판(202) 위로 융기된다.
제1 에피택셜층(236)의 대안적인 실시예가 도 12b에 예시되어 있다. 참조의 명료성 및 용이성을 위해, 대안적인 실시예에서의 제1 에피택셜층(236)은 대안적인 제1 에피택셜층(2360)으로 지칭될 수 있다. 도 12b에 도시된 바와 같이, 대안적인 제1 에피택셜층(2360)은, 기판(202) 상에 배치된 제2 기판 부분(2360B), 및 채널층(208)의 둥근 단부와 접촉하는 제2 채널 측벽 부분(2360T)을 포함할 수 있다. 제2 채널 측벽 부분(2360T)은 둥근 단부 위를 둘러싸고, 만곡된 형상을 갖는다. 이들 실시예에서, 채널층(208)의 둥근 단부를 완전히 커버하기 위한 두께로 제2 채널 측벽 부분(2360T)이 형성되지만, 더 큰 영역의 노출된 기판(202)은 제2 기판 부분(2360B)의 더 빠른 에피택셜 성장을 야기한다. 결과로서, 제2 기판 부분(2360B)은, 최하단 채널층(208)과 접촉하는 제2 채널 측벽 부분(2360T)과 병합된다. 도 12b에 예시된 바와 같이, 제2 기판 부분(2360B)은 기판(202)과 접촉할 뿐만 아니라, 최하단 채널층(208)의 둥근 단부와도 접촉한다. 기판(202)과 최하단 채널층(208) 사이에서 연장됨으로써, 제2 기판 부분(2360B)은 또한 최하단 내측 스페이서 피처(234)를 완전히 커버한다. 최하단 내측 스페이서 피처(234)는, 최하단 채널층(208)과 기판(202) 사이에 수직으로(Z방향을 따라) 개재된 피처이다. 최하단 내측 스페이서 피처(234)를 제외하면, 대안적인 제1 에피택셜층(2360)은 다른 내측 스페이서 피처(234)를 완전히 커버하지 않는다. 일부 예에서, 제2 채널 측벽 부분(2360T) 각각은 X 방향을 따라 약 4nm와 약 6nm 사이의 두께를 갖는다. 소스/드레인 트렌치(228)의 하단 표면으로부터 측정될 때, 제2 기판 부분(2360B)은 Z 방향을 따라 제2 높이(H2)를 갖는다. 제2 높이(H2)는 제1 높이(H1)보다 더 크고, 약 15nm와 약 20nm 사이이다. 도 12b에 도시된 바와 같이, 제2 높이(H2)는 소스/드레인 트렌치(228)의 기판(202) 내로의 깊이 D보다 더 크기 때문에, 제2 기판 부분(2360B)의 부분은 기판(202) 위로 융기된다.
도 1, 도 13a, 및 도 13b를 참조하면, 방법(100)은, 도 13a의 제1 에피택셜층(236) 또는 도 13b의 대안적인 제1 에피택셜층(2360) 위에 제2 에피택셜층(238)이 퇴적되는 블록(118)을 포함한다. 일부 실시예에서, 제2 에피택셜층(238)은 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))으로부터 에피택셜하게 그리고 선택적으로 형성될 수 있다. 블록(118)에 대한 적합한 에피택셜 공정은 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적합한 공정을 포함한다. 블록(118)에서의 에피택셜 성장 공정은, 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))의 조성물과 상호작용하는 가스 전구체를 사용할 수 있다. 제2 에피택셜층(238)은, 내측 스페이서 피처(234) 위에서 과성장되어 병합되고 소스/드레인 트렌치(228)를 실질적으로 충전시키도록 허용된다. 일부 실시예에서, 제2 에피택셜층(238)은, 붕소(B)와 같은 p형 도펀트로 도핑된 실리콘 게르마늄(SiGe)을 포함한다. 제2 에피택셜층(238)은 저저항층으로서 소용되고, 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))에서보다 더 큰 도핑 농도를 포함한다. 일부 예에서, 제2 에피택셜층(238) 내의 도핑 농도는 약 4x1020 atoms/cm3와 약 2x1021 atoms/cm3 사이일 수 있다. 제2 에피택셜층(238) 내의 p형 도펀트의 도핑 농도가 6x1020 atoms/cm3보다 더 낮을 때, 제2 에피택셜층(238)은 도전성이 충분하지 않아, 만족스러운 구동 전류(즉, On 상태 전류)를 달성하지 못할 수 있다. 또한, 제2 에피택셜층(238) 내의 p형 도펀트의 용해도는, p형 도펀트의 도핑 농도가 2x1021 atoms/cm3를 초과하는 것을 막을 수 있다. 제2 에피택셜층(238) 내의 도핑 농도는, 제2 에피택셜층(238) 내의 붕소(B)의 용해도에 의해 제한된다. 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))에 비해, 제2 에피택셜층(238)은 채널층(208) 상의 스트레인을 향상시키기 위해 더 큰 게르마늄 함량을 포함한다. 일부 구현예에서, 제2 에피택셜층(238)은 약 50%와 약 60% 사이의 게르마늄 함량 및 약 40%와 약 50% 사이의 실리콘 함량을 포함한다. 본 개시에 따라서, 제2 에피택셜층(238)의 부피는 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))의 부피보다 더 크다. 이와 관련하여, 제2 에피택셜층(238)은 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))보다 더 두껍다. 일부 실시예에서, 제2 에피택셜층(238)은, X 방향을 따라 측정될 때, 약 11nm와 약 15nm 사이의 두께를 가질 수 있다. 도 13a 및 도 13b에 나타난 일부 실시예에서, 제2 에피택셜층(238)은 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))에 의해 채널층(208) 및 기판(202)으로부터 분리되거나 이격된다. 제2 에피택셜층(238)은 제2 에피택셜 피처로서도 지칭될 수 있다. 도 13b에 예시된 대안적인 실시예에서, 최하단 내측 스페이서 피처(234)는 대안적인 제1 에피택셜층(2360)의 제2 기판 부분(2360B)에 의해 커버되기 때문에, 제2 에피택셜층(238)은 최하단 내측 스페이서 피처(234)로부터 이격된다. 도 13b에서, 제2 에피택셜층(238)은 다른 내측 스페이서 피처(234)와 접촉한다.
도 1, 도 14a, 및 도 14b를 참조하면, 방법(100)은, 제2 에피택셜층(238) 상에 제3 에피택셜층(240)이 퇴적되는 블록(120)을 선택적으로 포함할 수 있다. 일부 실시예에서, 제3 에피택셜층(240)은 제2 에피택셜층(238)으로부터 에피택셜하게 그리고 선택적으로 형성될 수 있다. 블록(120)에 대한 적합한 에피택셜 공정은 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE), 및/또는 다른 적합한 공정을 포함한다. 블록(120)에서의 에피택셜 성장 공정은, 제2 에피택셜층(238)의 조성물과 상호작용하는 가스 전구체를 사용할 수 있다. 일부 실시예에서, 제3 에피택셜층(240)은 실리콘 게르마늄(SiGe)을 포함하고, 붕소(B)와 같은 p형 도펀트로 도핑된다. 제3 에피택셜층(240)은 소스/드레인 콘택트 개구가 형성될 때 희생층으로서 기능한다. 희생층으로서 더 잘 소용되기 위해, 제3 에피택셜층(240)은, 제2 에피택셜층(238)의 게르마늄 함량보다 또는 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))의 게르마늄 함량보다도 더 작은 게르마늄 함량을 가짐으로써 더 큰 에칭 저항성을 갖도록 제조된다. 일부 예에서, 제3 에피택셜층(240)은 약 15%와 약 20% 사이의 게르마늄 함량 및 약 80%와 약 85%사이의 실리콘 함량을 갖는다. 동일한 맥락에서, 제3 에피택셜층(240)의 에칭 저항을 증가시키기 위해, 제3 에피택셜층(240) 내의 도펀트 농도는 제2 에피택셜층(238)의 도펀트 농도보다 더 작다. 일부 예에서, 제3 에피택셜층(240) 내의 도핑 농도는 약 2x1020 atoms/cm3와 약 6x1020 atoms/cm3 사이일 수 있다. Z 방향을 따라, 제3 에피택셜층(240)은 약 2nm와 약 3nm 사이의 두께를 갖는다. 도 14a 및 도 14b를 참조하면, 소스/드레인 영역(212SD) 내의 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360)), 제2 에피택셜층(238), 및 제3 에피택셜층(240)(형성된 경우)은 소스/드레인 피처(242)로서 총칭될 수 있다.
도 1, 도 15a, 및 도 15b를 참조하면, 방법(100)은, 어닐링 공정(400)에서 워크피스(200)가 어닐링되는 블록(122)을 포함한다. 일부 구현예에서, 어닐링 공정(400)은 급속 열 어닐링(RTA, rapid thermal anneal) 공정, 레이저 스파이크 어닐링 공정, 플래시 어닐링 공정, 또는 퍼니스 어닐링 공정을 포함할 수 있다. 어닐링 공정(400)은 약 900°C와 약 1000°C 사이의 피크 어닐링 온도를 포함할 수 있다. 이들 구현예에서, 피크 어닐링 온도는, 초 단위 또는 마이크로초 단위로 측정되는 지속시간 동안 유지될 수 있다. 어닐링 공정(400)을 통해, 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)과 같은 반도체 호스트 내의 p형 도펀트의 원하는 전자적 기여가 획득될 수 있다. 어닐링 공정(400)은, 침입형(interstitial) 사이트로부터 치환형(substitutional) 격자 사이트로의 p형 도펀트의 이동을 용이하게 하고 반도체 호스트의 격자 내의 손상 또는 결함을 감소시키는 공공(vacancy)을 생성할 수 있다.
도 1, 도 16a 내지 도 19a, 및 도 16b 내지 도 19b를 참조하면, 방법(100)은, 추가적인 공정이 수행되는 블록(124)을 포함한다. 그러한 추가적인 공정은, 예컨대, 워크피스(200) 위의 콘택트 에칭 정지층(CESL, contact etch stop layer)(244)의 퇴적(도 16a 및 도 16b에 도시됨), CESL(244) 위의 층간 유전체(ILD, interlayer dielectric)층(246)의 퇴적(도 16a 및 도 16b에 도시됨), 더미 게이트 스택(220)의 제거(도 17a 및 도 17b에 도시됨), 채널층(208)을 채널 부재(2080)로서 박리시키기 위한 채널 영역(212C) 내의 희생층(206)의 선택적 제거(도 18a 및 도 18b에 도시됨), 및 채널 영역(212C) 위의 게이트 구조물(252)의 형성(도 19a 및 도 19b에 도시됨)을 포함할 수 있다. 이제 도 16a 및 도 16b를 참조하면, ILD층(246)을 형성하기 전에 CESL(244)이 형성된다. 일부 예에서, CESL(244)은 실리콘 질화물, 실리콘 산화질화물, 및/또는 당업계에 공지된 다른 물질을 포함한다. CESL(244)은 ALD, 플라즈마 강화 화학적 기상 퇴적(PECVD, plasma-enhanced chemical vapor deposition) 공정, 및/또는 다른 적합한 퇴적 공정에 의해 형성될 수 있다. 그 후 CESL(244) 위에 ILD층(246)이 퇴적된다. 일부 실시예에서, ILD층(246)은 테트라에틸오르소실리케이트(TEOS, tetraethylorthosilicate), 도핑되지 않은 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예를 들어 붕소인규산염 유리(BPSG, borophosphosilicate glass), 용융된 실리카 유리(FSG, fused silica glass), 인규산염 유리(PSG, phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG, boron doped silicon glass), 및/또는 다른 적합한 유전체 물질과 같은 물질을 포함한다. ILD층(246)은 PECVD 공정 또는 다른 적합한 퇴적 기법에 의해 퇴적될 수 있다. 일부 실시예에서, ILD층(246)의 형성 후, ILD층(246)의 무결성을 개선시키기 위해 워크피스(200)가 어닐링될 수 있다. 도 16a에 도시된 바와 같이, CESL(244)은 제3 에피택셜층(240)의 상단 표면 상에 직접적으로 배치될 수 있다.
계속하여 도 16a 및 도 16b를 참조하면, CESL(244) 및 ILD층(246)의 퇴적 후, 더미 게이트 스택(220)을 노출시키기 위해 평탄화 공정에 의해 워크피스(200)가 평탄화될 수 있다. 예컨대, 평탄화 공정은 화학적 기계적 평탄화(CMP) 공정을 포함할 수 있다. 더미 게이트 스택(220)의 노출은, 도 17a 및 도 17b에 예시된, 더미 게이트 스택(220)의 제거 및 채널층(208)의 박리를 허용한다. 일부 실시예에서, 더미 게이트 스택(220)의 제거는 채널 영역(212C) 위의 게이트 트렌치(248)를 초래한다. 더미 게이트 스택(220)의 제거는, 더미 게이트 스택(220)의 물질에 대해 선택적인 하나 이상의 에칭 공정을 포함할 수 있다. 예컨대, 더미 게이트 스택(220)의 제거는, 더미 게이트 스택(220)에 대해 선택적인, 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합으로서 사용하여 수행될 수 있다. 더미 게이트 스택(220)의 제거 후, 채널 영역(212C) 내의 채널층(208) 및 희생층(206)의 측벽이 게이트 트렌치(248) 내에 노출된다.
도 17a, 도 17b, 도 18a, 및 도 18b를 참조하면, 더미 게이트 스택(220)의 제거 후, 방법(100)은, 채널 영역(212C) 내의 채널층(208) 사이의 희생층(206)을 선택적으로 제거하기 위한 동작을 포함할 수 있다. 희생층(206)의 선택적 제거는, 도 17a 및 도 17b에서의 채널층(208)을 박리시켜, 도 18a 및 도 18b에 도시된 채널 부재(2080)를 형성한다. 희생층(206)의 선택적 제거는 또한 채널 부재(2080) 사이에 공간(250)을 남긴다. 희생층(206)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 공정에 의해 구현될 수 있다. 예시적인 선택적 건식 에칭 공정은 불소 가스 또는 수소화불화탄소와 같은 하나 이상의 불소계 에천트의 사용을 포함할 수 있다. 예시적인 선택적 습식 에칭 공정은 APM 에칭(예컨대, 암모니아 수산화물-과산화수소-물 혼합물)을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 방법(100)은, 채널 부재(2080) 각각을 둘러싸기 위한 게이트 구조물(252)을 형성하기 위한 동작을 더 포함할 수 있다. 일부 실시예에서, 희생층(206)의 제거에 의해 남겨진 공간(250) 내에 그리고 게이트 트렌치(248) 내에 게이트 구조물(252)이 형성된다. 이와 관련하여, 게이트 구조물(252)은 채널 부재(2080) 각각을 둘러싼다. 게이트 구조물(252)은 게이트 유전체층(254) 및 게이트 유전체층(254) 위의 게이트 전극층(256)을 포함한다. 일부 실시예에서, 도면에 명시적으로 도시되어 있지는 않지만, 게이트 유전체층(254)은 계면층 및 하이-k 게이트 유전체층을 포함한다. 본 명세서에서 사용되고 설명되는 바와 같은 하이-k 유전체 물질은, 예컨대, 열 실리콘 산화물의 유전 상수(~3.9)보다 더 큰, 높은 유전 상수를 갖는 유전체 물질을 포함한다. 계면층은 실리콘 산화물, 하프늄 실리케이트, 또는 실리콘 산화질화물과 같은 유전체 물질을 포함할 수 있다. 계면층은 화학적 산화, 열 산화, 원자층 퇴적(ALD, atomic layer deposition), 화학적 기상 퇴적(CVD), 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 하이-k 게이트 유전체층은 하프늄 산화물을 포함할 수 있다. 대안적으로, 하이-k 게이트 유전체층은 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄랄룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 이들의 조합, 또는 다른 적합한 물질과 같은 다른 하이-k 유전체 물질을 포함할 수 있다. 하이-k 게이트 유전체층은 ALD, 물리적 기상 퇴적(PVD, physical vapor deposition), CVD, 산화, 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
게이트 구조물(252)의 게이트 전극층(256)은 단일층 또는 대안적으로 다중층 구조물, 예를 들어 디바이스 성능을 향상시키도록 선택된 일함수를 갖는 금속층(일함수 금속층), 라이너층, 습윤층, 접착층, 금속 합금 또는 금속 실리사이드의 다양한 조합을 포함할 수 있다. 예로서, 게이트 전극층(256)은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈룸 질화물(TaN), 탄탈룸 알루미늄(TaAl), 탄탈룸 알루미늄 질화물(TaAlN), 탄탈룸 알루미늄 탄화물(TaAlC), 탄탈룸 탄화질화물(TaCN), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈룸 탄화물(TaC), 탄탈룸 실리콘 질화물(TaSiN), 구리(Cu), 다른 내화 금속, 또는 다른 적합한 금속 물질 또는 이들의 조합을 포함할 수 있다. 다양한 실시예에서, 게이트 전극층(256)은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 공정에 의해 형성될 수 있다. 다양한 실시예에서, 과잉 금속을 제거하기 위해 CMP 공정이 수행될 수 있으며, 이에 의해 게이트 구조물(252)의 실질적으로 평평한 상단 표면이 제공된다. 게이트 구조물(252)은, 채널 영역(212C) 내의 채널 부재(2080) 사이에 개재되는 부분을 포함한다.
도 19a 및 도 19b를 참조한다. 블록(124)에서의 동작의 완료 시, 트랜지스터(260)가 실질적으로 형성된다. 트랜지스터(260)는, Z 방향을 따라 수직으로 적층되는 채널 부재(2080)를 포함한다. 채널 부재(2080) 각각은 게이트 구조물(252)에 의해 둘러싸인다. 채널 부재(2080)는 X 방향을 따라 두 소스/드레인 피처(242) 사이에 개재되거나 연장된다. 소스/드레인 피처(242) 각각은, 기판(202) 및 채널 부재(2080)와 접촉하는 제1 에피택셜층(236)(또는 도 19b에 도시된 대안적인 제1 에피택셜층(2360)), 제1 에피택셜층(236)과 접촉하는 제2 에피택셜층(238), 및 제3 에피택셜층(240)(형성된 경우)을 포함한다. 제2 에피택셜층(238)은 제1 에피택셜층(236)(또는 대안적인 제1 에피택셜층(2360))에 의해 채널 부재(2080)로부터 이격된다.
제한하도록 의도되지는 않지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 그의 형성에 여러 이점을 제공한다. 예컨대, 본 개시의 실시예는, 두 소스/드레인 피처 사이에서 연장되는 채널 부재의 수직 스택을 포함하는 트랜지스터를 제공한다. 소스/드레인 피처 각각은 제1 에피택셜층, 제1 에피택셜층 위의 제2 에피택셜층, 제2 에피택셜층 위의 제3 에피택셜층을 포함한다. 제1 에피택셜층은 채널 부재와 계면을 형성하고, 채널 부재와 제2 에피택셜층 사이의 전이층으로서 소용된다. 제1 에피택셜층의 부피 또는 두께는 채널층의 둥근 단부를 딱 커버하기에 충분하다. 제1 에피택셜층의 부피 또는 두께를 최소화함으로써, 제2 에피택셜층의 부피 또는 두께가 최대화될 수 있다. 제1 에피택셜층에 비해, 제2 에피택셜층은 채널 부재 상에 응력을 가하기 위한 더 큰 게르마늄 함량 및 저항을 감소시키기 위한 더 큰 도펀트 농도를 갖는다. 제3 에피택셜층은 소스/드레인 콘택트 개구가 형성될 때 희생층으로서 소용되기 위해 제2 에피택셜층보다 더 낮은 게르마늄 함량을 갖는다. 본 개시의 실시예는 소스/드레인 피처 내의 기생 저항을 감소시킨다.
하나의 예시적인 양상에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 기판 위에 배치된 복수의 채널 부재, 복수의 채널 부재를 인터리빙하는 복수의 내측 스페이서 피처, 복수의 채널 부재 각각을 둘러싸는 게이트 구조물, 및 소스/드레인 피처를 포함한다. 소스/드레인 피처는, 기판 및 복수의 채널 부재와 접촉하는 제1 에피택셜층, 및 제1 에피택셜층 및 복수의 내측 스페이서 피처와 접촉하는 제2 에피택셜층 포함한다. 제1 에피택셜층 및 제2 에피택셜층은 실리콘 게르마늄을 포함한다. 제2 에피택셜층의 게르마늄 함량은 제1 에피택셜층의 게르마늄 함량보다 더 크다.
일부 실시예에서, 제1 에피택셜층의 게르마늄 함량은 약 20%와 약 30% 사이이고 제2 에피택셜층의 게르마늄 함량은 약 50%와 약 60% 사이이다. 일부 구현예에서, 제1 에피택셜층 및 제2 에피택셜층은 붕소(B)로 도핑되고, 제2 에피택셜층의 붕소 도핑 농도는 제1 에피택셜층의 붕소 도핑 농도보다 더 크다. 일부 예에서, 반도체 디바이스는, 제2 에피택셜층 위에 배치된 제3 에피택셜층을 더 포함할 수 있다. 제3 에피택셜층은 실리콘 게르마늄을 포함하고, 제3 에피택셜층의 게르마늄 함량은 제2 에피택셜층의 게르마늄 함량보다 더 작다. 일부 실시예에서, 제3 에피택셜층의 게르마늄 함량은 제1 에피택셜층의 게르마늄 함량보다 더 작다. 일부 예에서, 제1 에피택셜층은, 기판과 접촉하는 기판 부분을 포함하고, 기판 부분은 복수의 내측 스페이서 피처 중 최하단 내측 스페이서 피처를 완전히 커버한다. 일부 구현예에서, 복수의 채널 부재 각각은 둥근 단부를 포함한다. 제1 에피택셜층의 기판 부분은 복수의 채널 부재 중 최하단 채널 부재의 둥근 단부를 완전히 커버한다. 일부 예에서, 최하단 내측 스페이서 피처를 제외하면, 복수의 내측 스페이서 피처는 제2 에피택셜층과 접촉한다.
또 다른 예시적인 양상에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 기판 위에 배치된 복수의 실리콘 채널 부재, 복수의 실리콘 채널 부재를 인터리빙하는 복수의 유전체 내측 스페이서 피처 - 복수의 실리콘 채널 부재 각각은 둥근 단부를 포함함 - , 복수의 실리콘 채널 부재 각각을 둘러싸는 게이트 구조물, 및 소스/드레인 피처를 포함한다. 소스/드레인 피처는, 기판 및 복수의 실리콘 채널 부재의 둥근 단부와 접촉하는 제1 에피택셜층, 및 제1 에피택셜층 및 복수의 유전체 내측 스페이서 피처와 접촉하는 제2 에피택셜층을 포함한다. 제1 에피택셜층 및 제2 에피택셜층은 실리콘 게르마늄을 포함한다. 제1 에피택셜층의 게르마늄 함량은 약 20%와 약 30% 사이이고 제2 에피택셜층의 게르마늄 함량은 약 50%와 약 60% 사이이다.
일부 실시예에서, 제1 에피택셜층 및 제2 에피택셜층은 붕소(B)로 도핑되고, 제2 에피택셜층의 붕소 도핑 농도는 제1 에피택셜층의 붕소 도핑 농도보다 더 크다. 일부 실시예에서, 반도체 디바이스는, 제2 에피택셜층 위에 배치된 제3 에피택셜층을 더 포함할 수 있다. 제3 에피택셜층은 실리콘 게르마늄을 포함하고, 제3 에피택셜층의 게르마늄 함량은 약 15%와 약 20% 사이이다. 일부 예에서, 제1 에피택셜층은, 기판과 접촉하는 기판 부분 및 복수의 실리콘 채널 부재와 접촉하는 채널 측벽 부분을 포함하고, 기판 부분은 복수의 유전체 내측 스페이서 피처 중 최하단 유전체 내측 스페이서 피처를 완전히 커버한다. 일부 구현예에서, 제1 에피택셜층의 채널 측벽 부분은 복수의 실리콘 채널 부재의 둥근 단부 위를 둘러싼다. 일부 실시예에서, 제1 에피택셜층의 채널 측벽 부분은 만곡된 형상을 포함한다. 일부 예에서, 최하단 유전체 내측 스페이서 피처를 제외하면, 복수의 유전체 내측 스페이서 피처는 제2 에피택셜층과 접촉한다.
또 다른 예시적인 양상에서, 본 개시는 방법에 관한 것이다. 방법은, 기판 위에 스택을 형성하는 단계 - 스택은, 복수의 실리콘 게르마늄층에 의해 인터리빙된 복수의 실리콘층을 포함함 - , 스택 및 기판으로부터 핀 형상 구조물을 형성하는 단계 - 핀 형상 구조물은 채널 영역 및 소스/드레인 영역을 포함함 - , 핀 형상 구조물의 채널 영역 위에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택 위에 게이트 스페이서층을 퇴적시키는 단계, 복수의 실리콘층 및 복수의 실리콘 게르마늄층의 측벽을 노출시키는 소스/드레인 트렌치를 형성하기 위해 소스/드레인 영역을 리세싱하는 단계, 복수의 내측 스페이서 리세스를 형성하기 위해 복수의 실리콘 게르마늄층을 선택적으로 그리고 부분적으로 리세싱하는 단계, 복수의 내측 스페이서 리세스 내에 복수의 내측 스페이서 피처를 형성하는 단계, 소스/드레인 트렌치 내에 제1 에피택셜층을 퇴적시키는 단계 - 제1 에피택셜층은 복수의 실리콘층과 접촉함 - , 제1 에피택셜층 위에 제2 에피택셜층을 퇴적시키는 단계 - 제2 에피택셜층은 복수의 내측 스페이서 피처 및 제1 에피택셜층과 접촉함 - , 제2 에피택셜층 위에 제3 에피택셜층을 퇴적시키는 단계, 제3 에피택셜층을 퇴적시키는 단계 후에, 더미 게이트 스택을 제거하는 단계, 채널 영역 내의 복수의 실리콘층을 복수의 채널 부재로서 박리시키는 단계, 및 복수의 채널 부재 각각의 주위에 게이트 구조물을 형성하는 단계를 포함한다. 제1 에피택셜층 및 제2 에피택셜층은 실리콘 게르마늄을 포함하고 제2 에피택셜층의 게르마늄 함량은 제1 에피택셜층의 게르마늄 함량보다 더 크다.
일부 실시예에서, 방법은, 복수의 내측 스페이서 피처를 형성하는 단계 후에 그리고 제1 에피택셜층을 퇴적시키는 단계 전에, 복수의 실리콘층을 트리밍하기 위해 세정 공정을 수행하는 단계를 더 포함할 수 있다. 일부 실시예에서, 제1 에피택셜층의 게르마늄 함량은 약 20%와 약 30% 사이이고 제2 에피택셜층의 게르마늄 함량은 약 50%와 약 60% 사이이다. 일부 구현예에서, 제3 에피택셜층은 실리콘 게르마늄을 포함하고, 제3 에피택셜층의 게르마늄 함량은 제2 에피택셜층의 게르마늄 함량보다 더 작다. 일부 예에서, 제1 에피택셜층은, 기판과 접촉하는 기판 부분을 포함하고, 기판 부분은 복수의 내측 스페이서 피처 중 최하단 내측 스페이서 피처를 완전히 커버한다.
전술한 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체 및 수정을 할 수 있다는 것을 인지해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
기판 위에 배치된 복수의 채널 부재들;
상기 복수의 채널 부재들을 인터리빙(interleaving)하는 복수의 내측 스페이서 피처들;
상기 복수의 채널 부재들 각각을 둘러싸는 게이트 구조물; 및
소스/드레인 피처 - 상기 소스/드레인 피처는,
상기 기판 및 상기 복수의 채널 부재들과 접촉하는 제1 에피택셜층; 및
상기 제1 에피택셜층 및 상기 복수의 내측 스페이서 피처들과 접촉하는 제2 에피택셜층
을 포함함 -
를 포함하며,
상기 제1 에피택셜층 및 상기 제2 에피택셜층은 실리콘 게르마늄을 포함하고,
상기 제2 에피택셜층의 게르마늄 함량은 상기 제1 에피택셜층의 게르마늄 함량보다 더 큰, 반도체 디바이스.
2. 제1항에 있어서,
상기 제1 에피택셜층의 게르마늄 함량은 약 20%와 약 30% 사이이고,
상기 제2 에피택셜층의 게르마늄 함량은 약 50%와 약 60% 사이인, 반도체 디바이스.
3. 제1항에 있어서,
상기 제1 에피택셜층 및 상기 제2 에피택셜층은 붕소(B)로 도핑되고,
상기 제2 에피택셜층의 붕소 도핑 농도는 상기 제1 에피택셜층의 붕소 도핑 농도보다 더 큰, 반도체 디바이스.
4. 제1항에 있어서,
상기 제2 에피택셜층 위에 배치된 제3 에피택셜층
을 더 포함하며,
상기 제3 에피택셜층은 실리콘 게르마늄을 포함하고,
상기 제3 에피택셜층의 게르마늄 함량은 상기 제2 에피택셜층의 게르마늄 함량보다 더 작은, 반도체 디바이스.
5. 제4항에 있어서, 상기 제3 에피택셜층의 게르마늄 함량은 상기 제1 에피택셜층의 게르마늄 함량보다 더 작은, 반도체 디바이스.
6. 제1항에 있어서,
상기 제1 에피택셜층은, 상기 기판과 접촉하는 기판 부분을 포함하고,
상기 기판 부분은 상기 복수의 내측 스페이서 피처들 중 최하단 내측 스페이서 피처를 완전히 커버하는, 반도체 디바이스.
7. 제6항에 있어서,
상기 복수의 채널 부재들 각각은 둥근(rounded) 단부를 포함하고,
상기 제1 에피택셜층의 기판 부분은 상기 복수의 채널 부재들 중 최하단 채널 부재의 둥근 단부 완전히 커버하는, 반도체 디바이스.
8. 제6항에 있어서, 상기 최하단 내측 스페이서 피처를 제외하면, 상기 복수의 내측 스페이서 피처들은 상기 제2 에피택셜층과 접촉하는, 반도체 디바이스.
9. 반도체 디바이스에 있어서,
기판 위에 배치된 복수의 실리콘 채널 부재들;
상기 복수의 실리콘 채널 부재들을 인터리빙하는 복수의 유전체 내측 스페이서 피처들 - 상기 복수의 실리콘 채널 부재들 각각은 둥근 단부를 포함함 - ;
상기 복수의 실리콘 채널 부재들 각각을 둘러싸는 게이트 구조물; 및
소스/드레인 피처 - 상기 소스/드레인 피처는,
상기 기판 및 상기 복수의 실리콘 채널 부재들의 둥근 단부들과 접촉하는 제1 에피택셜층, 및
상기 제1 에피택셜층 및 상기 복수의 유전체 내측 스페이서 피처들과 접촉하는 제2 에피택셜층
을 포함함 -
를 포함하며,
상기 제1 에피택셜층 및 상기 제2 에피택셜층은 실리콘 게르마늄을 포함하고,
상기 제1 에피택셜층의 게르마늄 함량은 약 20%와 약 30% 사이이고,
상기 제2 에피택셜층의 게르마늄 함량은 약 50%와 약 60% 사이인, 반도체 디바이스.
10. 제9항에 있어서,
상기 제1 에피택셜층 및 상기 제2 에피택셜층은 붕소(B)로 도핑되고,
상기 제2 에피택셜층의 붕소 도핑 농도는 상기 제1 에피택셜층의 붕소 도핑 농도보다 더 큰, 반도체 디바이스.
11. 제9항에 있어서,
상기 제2 에피택셜층 위에 배치된 제3 에피택셜층
을 더 포함하며,
상기 제3 에피택셜층은 실리콘 게르마늄을 포함하고,
상기 제3 에피택셜층의 게르마늄 함량은 약 15%와 약 20% 사이인, 반도체 디바이스.
12. 제9항에 있어서,
상기 제1 에피택셜층은, 상기 기판과 접촉하는 기판 부분 및 상기 복수의 실리콘 채널 부재들과 접촉하는 채널 측벽 부분을 포함하고,
상기 기판 부분은 상기 복수의 유전체 내측 스페이서 피처들 중 최하단 유전체 내측 스페이서 피처를 완전히 커버하는, 반도체 디바이스.
13. 제12항에 있어서,
상기 제1 에피택셜층의 채널 측벽 부분은 상기 복수의 실리콘 채널 부재들의 둥근 단부들 위를 둘러싸는, 반도체 디바이스.
14. 제12항에 있어서,
상기 제1 에피택셜층의 채널 측벽 부분은 만곡된 형상을 포함하는, 반도체 디바이스.
15. 제12항에 있어서, 상기 최하단 유전체 내측 스페이서 피처를 제외하면, 상기 복수의 유전체 내측 스페이서 피처들은 상기 제2 에피택셜층과 접촉하는, 반도체 디바이스.
16. 방법에 있어서,
기판 위에 스택을 형성하는 단계 - 상기 스택은, 복수의 실리콘 게르마늄층들에 의해 인터리빙된 복수의 실리콘층들을 포함함 - ;
상기 스택 및 상기 기판으로부터 핀 형상 구조물을 형성하는 단계 - 상기 핀 형상 구조물은 채널 영역 및 소스/드레인 영역을 포함함 - ;
상기 핀 형상 구조물의 채널 영역 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택 위에 게이트 스페이서층을 퇴적시키는 단계;
상기 복수의 실리콘층들 및 상기 복수의 실리콘 게르마늄층들의 측벽들을 노출시키는 소스/드레인 트렌치를 형성하기 위해 상기 소스/드레인 영역을 리세싱하는 단계;
복수의 내측 스페이서 리세스들을 형성하기 위해 상기 복수의 실리콘 게르마늄층들을 선택적으로 그리고 부분적으로 리세싱하는 단계;
상기 복수의 내측 스페이서 리세스들 내에 복수의 내측 스페이서 피처들을 형성하는 단계;
상기 소스/드레인 트렌치 내에 제1 에피택셜층을 퇴적시키는 단계 - 상기 제1 에피택셜층은 상기 복수의 실리콘층들과 접촉함 - ;
상기 제1 에피택셜층 위에 제2 에피택셜층을 퇴적시키는 단계 - 상기 제2 에피택셜층은 상기 복수의 내측 스페이서 피처들 및 상기 제1 에피택셜층과 접촉함 - ;
상기 제2 에피택셜층 상에 제3 에피택셜층을 퇴적시키는 단계;
상기 제3 에피택셜층을 퇴적시키는 단계 후에, 상기 더미 게이트 스택을 제거하는 단계;
상기 채널 영역 내의 상기 복수의 실리콘층들을 복수의 채널 부재들로서 박리시키는 단계; 및
상기 복수의 채널 부재들 각각의 주위에 게이트 구조물을 형성하는 단계
를 포함하며,
상기 제1 에피택셜층 및 상기 제2 에피택셜층은 실리콘 게르마늄을 포함하고,
상기 제2 에피택셜층의 게르마늄 함량은 상기 제1 에피택셜층의 게르마늄 함량보다 더 큰, 방법.
17. 제16항에 있어서,
상기 복수의 내측 스페이서 피처들을 형성하는 단계 후에 그리고 상기 제1 에피택셜층을 퇴적시키는 단계 전에, 상기 복수의 실리콘층들을 트리밍하기 위해 세정 공정을 수행하는 단계를 더 포함하는, 방법.
18. 제16항에 있어서,
상기 제1 에피택셜층의 게르마늄 함량은 약 20%와 약 30% 사이이고,
상기 제2 에피택셜층의 게르마늄 함량은 약 50%와 약 60% 사이인, 방법.
19. 제16항에 있어서,
상기 제3 에피택셜층은 실리콘 게르마늄을 포함하고,
상기 제3 에피택셜층의 게르마늄 함량은 상기 제2 에피택셜층의 게르마늄 함량보다 더 작은, 방법.
20. 제16항에 있어서, 상기 제1 에피택셜층은, 상기 기판과 접촉하는 기판 부분을 포함하고,
상기 기판 부분은 상기 복수의 내측 스페이서 피처들 중 최하단 내측 스페이서 피처를 완전히 커버하는, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위에 배치된 복수의 채널 부재들;
    상기 복수의 채널 부재들을 인터리빙(interleaving)하는 복수의 내측 스페이서 피처들 - 상기 복수의 채널 부재들 각각은 둥근(rounded) 단부를 포함함 - ;
    상기 복수의 채널 부재들 각각을 둘러싸는 게이트 구조물; 및
    소스/드레인 피처 - 상기 소스/드레인 피처는,
    상기 기판 및 상기 복수의 채널 부재들의 둥근 단부들과 접촉하는 제1 에피택셜층; 및
    상기 제1 에피택셜층 및 상기 복수의 내측 스페이서 피처들과 접촉하는 제2 에피택셜층
    을 포함함 -
    를 포함하며,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층은 실리콘 게르마늄을 포함하고,
    상기 제2 에피택셜층의 게르마늄 함량은 상기 제1 에피택셜층의 게르마늄 함량보다 더 큰, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 에피택셜층의 게르마늄 함량은 20%와 30% 사이이고,
    상기 제2 에피택셜층의 게르마늄 함량은 50%와 60% 사이인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층은 붕소(B)로 도핑되고,
    상기 제2 에피택셜층의 붕소 도핑 농도는 상기 제1 에피택셜층의 붕소 도핑 농도보다 더 큰, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제2 에피택셜층 위에 배치된 제3 에피택셜층
    을 더 포함하며,
    상기 제3 에피택셜층은 실리콘 게르마늄을 포함하고,
    상기 제3 에피택셜층의 게르마늄 함량은 상기 제2 에피택셜층의 게르마늄 함량보다 더 작은, 반도체 디바이스.
  5. 제4항에 있어서, 상기 제3 에피택셜층의 게르마늄 함량은 상기 제1 에피택셜층의 게르마늄 함량보다 더 작은, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 에피택셜층은, 상기 기판과 접촉하는 기판 부분을 포함하고,
    상기 기판 부분은 상기 복수의 내측 스페이서 피처들 중 최하단 내측 스페이서 피처를 완전히 커버하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 에피택셜층의 기판 부분은 상기 복수의 채널 부재들 중 최하단 채널 부재의 둥근 단부 완전히 커버하는, 반도체 디바이스.
  8. 제6항에 있어서, 상기 최하단 내측 스페이서 피처를 제외하면, 상기 복수의 내측 스페이서 피처들은 상기 제2 에피택셜층과 접촉하는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판 위에 배치된 복수의 실리콘 채널 부재들;
    상기 복수의 실리콘 채널 부재들을 인터리빙하는 복수의 유전체 내측 스페이서 피처들 - 상기 복수의 실리콘 채널 부재들 각각은 둥근 단부를 포함함 - ;
    상기 복수의 실리콘 채널 부재들 각각을 둘러싸는 게이트 구조물; 및
    소스/드레인 피처 - 상기 소스/드레인 피처는,
    상기 기판 및 상기 복수의 실리콘 채널 부재들의 둥근 단부들과 접촉하는 제1 에피택셜층, 및
    상기 제1 에피택셜층 및 상기 복수의 유전체 내측 스페이서 피처들과 접촉하는 제2 에피택셜층
    을 포함함 -
    를 포함하며,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층은 실리콘 게르마늄을 포함하고,
    상기 제1 에피택셜층의 게르마늄 함량은 20%와 30% 사이이고,
    상기 제2 에피택셜층의 게르마늄 함량은 50%와 60% 사이인, 반도체 디바이스.
  10. 방법에 있어서,
    기판 위에 스택을 형성하는 단계 - 상기 스택은, 복수의 실리콘 게르마늄층들에 의해 인터리빙된 복수의 실리콘층들을 포함함 - ;
    상기 스택 및 상기 기판으로부터 핀 형상 구조물을 형성하는 단계 - 상기 핀 형상 구조물은 채널 영역 및 소스/드레인 영역을 포함함 - ;
    상기 핀 형상 구조물의 채널 영역 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택 위에 게이트 스페이서층을 퇴적시키는 단계;
    상기 복수의 실리콘층들 및 상기 복수의 실리콘 게르마늄층들의 측벽들을 노출시키는 소스/드레인 트렌치를 형성하기 위해 상기 소스/드레인 영역을 리세싱하는 단계;
    복수의 내측 스페이서 리세스들을 형성하기 위해 상기 복수의 실리콘 게르마늄층들을 선택적으로 그리고 부분적으로 리세싱하는 단계;
    상기 복수의 내측 스페이서 리세스들 내에 복수의 내측 스페이서 피처들을 형성하는 단계;
    상기 소스/드레인 트렌치 내에 제1 에피택셜층을 퇴적시키는 단계 - 상기 제1 에피택셜층은 상기 복수의 실리콘층들과 접촉함 - ;
    상기 제1 에피택셜층 위에 제2 에피택셜층을 퇴적시키는 단계 - 상기 제2 에피택셜층은 상기 복수의 내측 스페이서 피처들 및 상기 제1 에피택셜층과 접촉함 - ;
    상기 제2 에피택셜층 상에 제3 에피택셜층을 퇴적시키는 단계;
    상기 제3 에피택셜층을 퇴적시키는 단계 후에, 상기 더미 게이트 스택을 제거하는 단계;
    상기 채널 영역 내의 상기 복수의 실리콘층들을 복수의 채널 부재들로서 박리시키는 단계; 및
    상기 복수의 채널 부재들 각각의 주위에 게이트 구조물을 형성하는 단계
    를 포함하며,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층은 실리콘 게르마늄을 포함하고,
    상기 제2 에피택셜층의 게르마늄 함량은 상기 제1 에피택셜층의 게르마늄 함량보다 더 큰, 방법.
KR1020210092177A 2020-08-31 2021-07-14 에피택셜 피처 KR102545983B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063072455P 2020-08-31 2020-08-31
US63/072,455 2020-08-31
US17/321,996 US20220069135A1 (en) 2020-08-31 2021-05-17 Epitaxial Features
US17/321,996 2021-05-17

Publications (2)

Publication Number Publication Date
KR20220029359A KR20220029359A (ko) 2022-03-08
KR102545983B1 true KR102545983B1 (ko) 2023-06-20

Family

ID=78941926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210092177A KR102545983B1 (ko) 2020-08-31 2021-07-14 에피택셜 피처

Country Status (5)

Country Link
US (1) US20220069135A1 (ko)
KR (1) KR102545983B1 (ko)
CN (1) CN113809157A (ko)
DE (1) DE102021113387A1 (ko)
TW (1) TWI792456B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220082482A (ko) * 2020-12-10 2022-06-17 삼성전자주식회사 반도체 장치
KR102496323B1 (ko) * 2021-04-30 2023-02-07 한국과학기술원 채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법
WO2023197202A1 (en) * 2022-04-13 2023-10-19 Huawei Technologies Co.,Ltd. Semiconductor structure for gate all around nanosheet device
KR20240020876A (ko) * 2022-08-09 2024-02-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484461B2 (en) * 2014-09-29 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032873B2 (en) * 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10475902B2 (en) * 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
KR102385567B1 (ko) * 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10714592B2 (en) * 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11139402B2 (en) * 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same
US10923598B2 (en) * 2018-11-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and methods of forming the same
US11031502B2 (en) * 2019-01-08 2021-06-08 Samsung Electronics Co., Ltd. Semiconductor devices
US10832907B2 (en) * 2019-02-15 2020-11-10 International Business Machines Corporation Gate-all-around field-effect transistor devices having source/drain extension contacts to channel layers for reduced parasitic resistance
KR20200133842A (ko) * 2019-05-13 2020-12-01 삼성전자주식회사 강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법
KR20200132436A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 반도체 장치
KR20200134404A (ko) * 2019-05-22 2020-12-02 삼성전자주식회사 반도체 장치
KR20200142765A (ko) * 2019-06-13 2020-12-23 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
CN113809157A (zh) 2021-12-17
KR20220029359A (ko) 2022-03-08
US20220069135A1 (en) 2022-03-03
TWI792456B (zh) 2023-02-11
DE102021113387A1 (de) 2022-03-03
TW202211327A (zh) 2022-03-16

Similar Documents

Publication Publication Date Title
US11948987B2 (en) Self-aligned backside source contact structure
KR102545983B1 (ko) 에피택셜 피처
US11908942B2 (en) Transistors having nanostructures
US20220352350A1 (en) Inner Spacer Liner
TWI792267B (zh) 半導體裝置及其製造方法
US20230215929A1 (en) Metal gate cap
US11854819B2 (en) Germanium hump reduction
US20220367463A1 (en) Reduction of gate-drain capacitance
US20220359769A1 (en) Lightly-doped channel extensions
US20230058459A1 (en) Multi-gate transistors having deep inner spacers
US11791402B2 (en) Semiconductor device having strained channels
US20230207653A1 (en) Low resistance contact feature
US20230054243A1 (en) Multi-gate transistors and methods of forming the same
US11855081B2 (en) Method of forming epitaxial features
KR102424642B1 (ko) 다중 게이트 트랜지스터를 위한 내부 스페이서 피처
US20230361176A1 (en) Source/drain leakage prevention
US20240194787A1 (en) Transistors having nanostructures

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant