CN113809157A - 半导体器件及其形成方法 - Google Patents

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substrate
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朱峯庆
温宗锜
林家彬
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Abstract

本发明提供半导体器件及其形成方法。根据本发明的一个实施例的半导体器件包括：多个沟道构件，设置在衬底上方；多个内部间隔件部件，与多个沟道构件交错；栅极结构，包裹多个沟道构件的每个；以及源极/漏极部件。源极/漏极部件包括：第一外延层，与衬底和多个沟道构件接触；以及第二外延层，与第一外延层和多个内部间隔件部件接触。第一外延层和第二外延层包括硅锗。第二外延层的锗含量大于第一外延层的锗含量。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，已经引入多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET或多栅极器件)，以通过增加栅极沟道耦接、减小断态电流以及减小短沟道效应(SCE)来改善栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的实例，它们已成为高性能和低泄漏应用的流行和有前途的候选器件。FinFET具有由多于一侧上的栅极包裹的升高沟道(例如，栅极包裹半导体材料的从衬底延伸的“鳍”的顶部和侧壁)。MBC晶体管具有可以部分或完全在沟道区域周围延伸的栅极结构，以在两侧或更多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，所以MBC晶体管也可以称为环绕栅晶体管(SGT)或全环栅(GAA)晶体管。
为了改善MBC晶体管的性能，人们投入努力开发应变沟道并且提供减小电阻的外延部件。虽然传统的外延部件通常足以满足其预期目的，但是它们并非在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：多个沟道构件，设置在衬底上方；多个内部间隔件部件，与所述多个沟道构件交错；栅极结构，包裹所述多个沟道构件的每个；以及源极/漏极部件，包括：第一外延层，与所述衬底和所述多个沟道构件接触，以及第二外延层，与所述第一外延层和所述多个内部间隔件部件接触，其中，所述第一外延层和所述第二外延层包括硅锗，其中，所述第二外延层的锗含量大于所述第一外延层的锗含量。
本申请的另一些实施例提供了一种半导体器件，包括：多个硅沟道构件，设置在衬底上方；多个介电内部间隔件部件，与所述多个硅沟道构件交错，所述多个硅沟道构件的每个包括圆形端部；栅极结构，包裹所述多个硅沟道构件的每个；以及源极/漏极部件，包括：第一外延层，与所述衬底和所述多个硅沟道构件的圆形端部接触，以及第二外延层，与所述第一外延层和所述多个介电内部间隔件部件接触，其中，所述第一外延层和所述第二外延层包括硅锗，其中，所述第一外延层的锗含量在约20％和约30％之间，其中，所述第二外延层的锗含量在约50％和约60％之间。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成堆叠件，其中，所述堆叠件包括与多个硅锗层交错的多个硅层；由所述堆叠件和所述衬底形成鳍状结构，所述鳍状结构包括沟道区域和源极/漏极区域；在所述鳍状结构的所述沟道区域上方形成伪栅极堆叠件；在所述伪栅极堆叠件上方沉积栅极间隔件层；使所述源极/漏极区域凹进以形成暴露所述多个硅层和所述多个硅锗层的侧壁的源极/漏极沟槽；选择性并且部分使所述多个硅锗层凹进以形成多个内部间隔件凹槽；在所述多个内部间隔件凹槽中形成多个内部间隔件部件；在所述源极/漏极沟槽中沉积第一外延层，所述第一外延层与所述多个硅层接触；在所述第一外延层上方沉积第二外延层，所述第二外延层与所述多个内部间隔件部件和所述第一外延层接触；在所述第二外延层上沉积第三外延层；在沉积所述第三外延层之后，去除所述伪栅极堆叠件；释放所述沟道区域中的所述多个硅层作为多个沟道构件；以及在所述多个沟道构件的每个周围形成栅极结构，其中，所述第一外延层和所述第二外延层包括硅锗，其中，所述第二外延层的锗含量大于所述第一外延层的锗含量。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的用于形成半导体器件的方法的流程图。
图2至图11、图12A至图19A和图12B至图19B示出了根据本发明的一个或多个方面在根据图1的方法的制造工艺期间的工件的局部截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，当用“约”、“大概”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有变化的合理范围内的数值。例如，基于与制造具有与数值相关的特性的部件相关的已知制造公差，数值或数值的范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm至5.75nm的尺寸范围，其中与本领域普通技术人员已知的与沉积材料层相关的制造公差为+/-15％。更进一步，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明一般涉及多栅极晶体管和制造方法，并且更具体地涉及MBC晶体管的多层外延部件。MBC晶体管的沟道区域可以设置在纳米线沟道构件、棒状沟道构件、纳米片沟道构件、纳米结构沟道构件、柱状沟道构件、杆状沟道构件和/或其它合适的沟道配置中。取决于沟道构件的形状，MBC晶体管也可以称为纳米线晶体管或纳米片晶体管。不管形状如何，MBC晶体管的沟道构件的每个在两个源极/漏极部件之间延伸并且耦接至两个源极/漏极部件。MBC晶体管的理想源极/漏极部件在沟道构件上引入应变并且提供较低电阻。虽然可以增加源极/漏极部件中的锗含量以增强沟道构件上的应变，但是更大的锗含量可能导致源极/漏极部件和沟道构件之间的界面处的更多缺陷。类似地，虽然可以增加源极/漏极部件中的掺杂浓度以降低电阻，但是更大的掺杂剂浓度可能导致源极/漏极部件和沟道构件之间的界面处的更多缺陷。界面处的缺陷可能增加接触电阻。
本发明提供了半导体器件的实施例，其中其源极/漏极部件包括以接合沟道构件的第一外延层和与沟道构件间隔开的第二外延层。第一外延层用作过渡层以接合沟道构件并且以减少界面缺陷。第二外延层可以具有比第一外延层的掺杂浓度大的掺杂浓度以降低电阻。同时，第二外延层可以具有更大的锗含量以改善沟道构件上的应变。为了改善沟道构件上的应变并且为了降低电阻，第一外延层最小化并且第二外延层最大化，假如第一外延层完全覆盖暴露的沟道构件。在一些实施例中，第一外延层包括沟道侧壁部分和衬底部分，并且衬底部分形成为衬底部分与一个或多个下部沟道侧壁部分合并的厚度。沟道构件的每个具有圆形侧壁轮廓，并且沟道侧壁部分的每个包裹在圆形侧壁上方。
现在将参考附图更详细描述本发明的各个方面。在那方面，图1是示出根据本发明的实施例的由工件形成半导体器件的方法100的流程图。方法100仅是实例，并不旨在将本发明内容限制为方法100中明确示出的内容。可以在方法100之前、期间和之后提供额外步骤，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些步骤。为了简单起见，本文并未详细描述所有步骤。下面结合图2至图11、图12A至图19A和图12B至图19B描述方法100，图2至图11、图12A至图19A和图12B至图19B是根据图1中的方法100的实施例的处于不同制造阶段的工件200的局部截面图。因为工件200将制造成半导体器件，所以根据上下文的需要，工件200在本文中可以称为半导体器件200。为了避免，图2至图11、图12A至图19A和图12B至图19B中的X、Y和Z方向彼此垂直。贯穿本发明，相同的参考标号表示相同的部件，除非另有说明。
参考图1和图2，方法100包括框102，其中在工件200上方形成交替半导体层的堆叠件204。如图2中所示，工件200包括衬底202。在一些实施例中，衬底202可以是半导体衬底，诸如硅(Si)衬底。衬底202可以包括各种掺杂配置，取决于本领域已知的设计要求。在半导体器件是p型的实施例中，可以在衬底202上形成n型掺杂分布(即，n型阱或n阱)。在一些实施方式中，用于形成n型阱的n型掺杂剂可以包括磷(P)或砷(As)。在半导体器件是n型的实施例中，可以在衬底202上形成p型掺杂分布(即，p型阱或p阱)。在一些实施方式中，用于形成p型阱的n型掺杂剂可以包括硼(B)或镓(Ga)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202也可以包括其它半导体，诸如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(外延层)，可以应变用于性能增强，可以包括绝缘体上硅(SOI)或绝缘体上锗(GeOI)结构和/或可以具有其它合适的增强部件。
在一些实施例中，堆叠件204包括与第二半导体组分的沟道层208交错的第一半导体组分的牺牲层206。第一半导体组分和第二半导体组分可以不同。在一些实施例中，牺牲层206包括硅锗(SiGe)并且沟道层208包括硅(Si)。应该指出，牺牲层206的三(3)层和沟道层208的三(3)层交替布置，如图2中所示，这仅用于说明目的，并不旨在限制权利要求中具体叙述的内容。可以理解，可以在堆叠件204中形成任何数量的外延层。层的数量取决于用于半导体器件200的沟道构件的期望数量。在一些实施例中，沟道层208的数量在2和10之间。
在一些实施例中，所有牺牲层206可以具有约9nm和约10nm之间的基本均匀的第一厚度，并且所有的沟道层208可以具有约6nm和约8nm之间的基本均匀的第二厚度。第一厚度和第二厚度可以相同或不同。如下面更详细描述，沟道层208或其部分可以用作随后形成的多栅极器件的沟道构件，并且基于器件性能考虑来选择沟道层208的每个的厚度。沟道区域中的牺牲层206可以最终去除，并且用于为随后形成的多栅极器件限定相邻沟道区域之间的垂直距离，并且基于器件性能考虑来选择牺牲层206的每个的厚度。
堆叠件204中的层可以使用分子束外延(MBE)工艺、汽相沉积(VPE)工艺和/或其它合适的外延生长工艺来沉积。如上所述，在至少一些实例中，牺牲层206包括外延生长的硅锗(SiGe)层，并且沟道层208包括外延生长的硅(Si)层。在一些实施例中，牺牲层206和沟道层208基本不含掺杂剂(即，具有约0cm-3至约1x1017cm-3的外来掺杂剂浓度)，其中例如，在堆叠件204的外延生长工艺期间不实施故意掺杂。
仍然参考图1、图2和图3，方法100包括框104，其中鳍状结构212由堆叠件204和衬底202形成。为了图案化堆叠件204，可以在堆叠件204上方沉积硬掩模层210(图2中所示)以形成蚀刻掩模。硬掩模层210可以是单层或多层。例如，硬掩模层210可以包括垫氧化物层和垫氧化物层上方的垫氮化物层。鳍状结构212可以使用光刻工艺和蚀刻工艺从堆叠件204和衬底202图案化。光刻工艺可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。如图3中所示，框104中的蚀刻工艺形成延伸穿过堆叠件204和衬底202的部分的沟槽。沟槽限定鳍状结构212。在一些实施方式中，双重图案化或多重图案化工艺可用于限定具有例如比使用单个、直接光刻工艺可获得的间距小的间距的鳍状结构。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化材料层。使用自对准工艺在图案化的材料层旁边形成间隔件。然后去除材料层，并且然后剩余的间隔件或心轴可以用于通过蚀刻堆叠件204来图案化鳍状结构212。如图3中所示，鳍状结构212与其中的牺牲层206和沟道层208一起沿Z方向垂直延伸并且沿X方向纵向延伸。
邻近鳍状结构212形成隔离部件214。在一些实施例中，隔离部件214可以形成在沟槽中以将鳍状结构212与相邻的有源区域隔离。隔离部件214也可以称为浅沟槽隔离(STI)部件214。作为实例，在一些实施例中，首先在衬底202上方沉积介电层，利用介电层填充沟槽。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其它合适的材料。在各个实例中，介电层可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、旋涂工艺和/或其它合适的工艺来沉积。然后例如通过化学机械抛光(CMP)工艺减薄并且平坦化沉积的介电材料。通过干蚀刻工艺、湿蚀刻工艺和/或它们的组合进一步凹进或回拉平坦化的介电层以形成STI部件214。在凹进之后，鳍状结构212上升至STI部件214之上。
参考图1、图4和图5，方法100包括框106，其中在鳍状结构212的沟道区域212C上方形成伪栅极堆叠件220。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件220(图4和图5中所示)用作占位符以经历各个工艺，并且被去除并且由功能栅极结构替换。其它过程和配置也是可能的。在图5中所示的一些实施例中，伪栅极堆叠件220形成在鳍状结构212上方并且鳍状结构212可以分为位于伪栅极堆叠件220下面的沟道区域212C和不位于伪栅极堆叠件220下面的源极/漏极区域212SD。沟道区域212C邻近源极/漏极区域212SD。如图5中所示，沟道区域212C沿X方向设置在两个源极/漏极区域212SD之间。
形成伪栅极堆叠件220可以包括在伪栅极堆叠件220中沉积层以及图案化这些层。参考图4，可以在工件200上方毯式沉积伪介电层216、伪电极层218和栅极顶部硬掩模层222。在一些实施例中，可以使用化学汽相沉积(CVD)工艺、ALD工艺、氧等离子体氧化工艺或其它合适的工艺在鳍状结构212上形成伪介电层216。在一些情况下，伪介电层216可以包括氧化硅。此后，可以使用CVD工艺、ALD工艺或其它合适的工艺在伪介电层216上方沉积伪电极层218。在一些情况下，伪电极层218可以包括多晶硅。为了图案化的目的，可以使用CVD工艺、ALD工艺或其它合适的工艺在伪电极层218上沉积栅极顶部硬掩模层222。然后可以图案化栅极顶部硬掩模层222、伪电极层218和伪介电层216以形成伪栅极堆叠件220，如图5中所示。例如，图案化工艺可以包括光刻工艺(例如，光刻或电子束光刻)，其可以进一步包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。在一些实施例中，栅极顶部硬掩模层222可以包括氧化硅层223和氧化硅层223上方的氮化硅层224。如图5中所示，没有伪栅极堆叠件220设置在鳍状结构212的源极/漏极区域212SD上方。
参考图1和图6，方法100包括框108，其中在伪栅极堆叠件220上方沉积栅极间隔件层226。在一些实施例中，栅极间隔件层226共形沉积在工件200上方，包括伪栅极堆叠件220的顶面和侧壁上方。术语“共形”在本文中可用于易于描述在各个区域上方具有基本均匀厚度的层。栅极间隔件层226可以是单层或多层。栅极间隔件层226中的至少一层可以包括碳氮化硅、碳氧化硅、碳氮氧化硅或氮化硅。可以使用诸如CVD工艺、次大气压CVD(SACVD)工艺、ALD工艺或其它合适工艺的工艺在伪栅极堆叠件220上方沉积栅极间隔件层226。在一个实施例中，栅极间隔件层226包括第一层、设置在第一层上方的第二层以及设置在第二层上方的第三层。第一层和第二层包括氮氧化硅并且第三层包括氮化硅。
参考图1和图7，方法100包括框110，其中鳍状结构212的源极/漏极区域212SD凹进以形成源极/漏极沟槽228。在一些实施例中，通过干蚀刻或合适的蚀刻工艺蚀刻未由伪栅极堆叠件220和栅极间隔件层226覆盖的源极/漏极区域212SD以形成源极/漏极沟槽228。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体和/或它们的组合。在图7中所示的一些实施例中，鳍状结构212的源极/漏极区域212SD凹进以暴露牺牲层206和沟道层208的侧壁。在一些实施方式中，源极/漏极沟槽228在堆叠件204下方延伸至衬底202中。图7示出了在源极/漏极区域212SD处沿Y方向观察的工件200的截面图。如图7中所示，在框110中去除源极/漏极区域212SD中的牺牲层206和沟道层208，暴露衬底202。
参考图1、图8、图9和图10，方法100包括框112，其中形成内部间隔件部件234。虽然未明确示出，但是框112中的操作可以包括：选择性和部分去除牺牲层206以形成内部间隔件凹槽230；在工件200上方沉积内部间隔件材料232；以及回蚀内部间隔件材料232以在内部间隔件凹槽230中形成内部间隔件部件234。在源极/漏极沟槽228(图8中所示)中暴露的牺牲层206选择性和部分凹进以形成内部间隔件凹槽230，而栅极间隔件层226、衬底202的暴露部分和沟道层208基本未蚀刻。在沟道层208基本上由硅(Si)组成并且牺牲层206基本上由硅锗(SiGe)组成的实施例中，可以使用选择性湿蚀刻工艺或选择性干蚀刻工艺来实施牺牲层206的选择性凹进。牺牲层206的选择性和部分凹进可以包括SiGe氧化工艺以及随后的SiGe氧化物去除。在那些实施例中，SiGe氧化工艺可以包括使用臭氧。在一些其它实施例中，选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。
在形成内部间隔件凹槽230之后，内部间隔件材料232沉积在工件200上方，包括在内部间隔件凹槽230上方，如图9中所示。内部间隔件材料232可以包括金属氧化物、氧化硅、碳氮氧化硅、氮化硅、氮氧化硅、富碳的碳氮化硅或低k介电材料。金属氧化物可以包括氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧或其它合适的金属氧化物。虽然未明确示出，但是内部间隔件材料232可以是单层或多层。在一些实施方式中，内部间隔件材料232可以使用CVD、PECVD、SACVD、ALD或其它合适的方法来沉积。内部间隔件材料232沉积至内部间隔件凹槽230中以及沉积在沟道层208的在源极/漏极沟槽228中暴露的侧壁上方。参考图10，然后回蚀沉积的内部间隔件材料232以从沟道层208的侧壁去除内部间隔件材料232以在内部间隔件凹槽230中形成内部间隔件部件234。在框112中，也可以从栅极顶部硬掩模层222和栅极间隔件层226的顶面和/或侧壁去除内部间隔件材料232。在一些实施方式中，在框112中实施的回蚀操作可以包括使用氟化氢(HF)、氟气(F2)、氢(H2)、氨(NH3)、三氟化氮(NF3)或其它基于氟的蚀刻剂。如图10中所示，内部间隔件部件234的每个与凹进的牺牲层206直接接触并且设置在两个相邻的沟道层208之间。在一些情况下，内部间隔件部件234的每个沿X方向测量在约3nm和约5nm之间。如图10中所示，虽然框112中的选择性蚀刻工艺和回蚀工艺对牺牲层206和内部间隔件材料232具有选择性，但是沟道层208被适度蚀刻并且具有圆形端部。在所描绘的实施例中，源极/漏极沟槽228延伸至衬底202中深度D，并且深度D在约10nm和约12nm之间。
参考图1和图11，方法100包括框114，其中实施清洁工艺300。清洁工艺300可以包括干清洁、湿清洁或它们的组合。在一些实例中，湿清洁可以包括使用标准清洁1(RCA SC-1，去离子(DI)水、氢氧化铵和过氧化氢的混合物)、标准清洁2(RCA SC-2，DI水、盐酸和过氧化氢的混合物)、SPM(过氧化硫混合物)和/或用于氧化物去除的氢氟酸。干清洁工艺可以包括在约250℃和约550℃之间的温度下和在约75mTorr和约155mTorr之间的压力下的氦(He)和氢(H2)处理。氢处理可以将表面上的硅转化为硅烷(SiH4)，硅烷可以被泵出以去除。在一些实施方式中，清洁工艺配置为选择性去除或修整沟道层的部分而基本不去除内部间隔件部件234。清洁工艺300可以去除表面氧化物和碎屑以确保清洁的半导体表面，这有助于框116中的高质量外延层的生长。
参考图1、图12A和图12B，方法100包括框116，其中沉积第一外延层236。在图12A中所示的一些实施方式中，第一外延层236可以由沟道层208的暴露侧壁和衬底202的暴露表面外延和选择性形成，而牺牲层206的侧壁保持由内部间隔件部件234覆盖。用于框116的合适外延工艺包括汽相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺。框116中的外延生长工艺可以使用气态前体，其与衬底202以及沟道层208的组分相互作用。在一些实施例中，框116中的外延生长工艺的参数选择为使得第一外延层236不外延沉积在内部间隔件部件234上。根据本发明，在框116中的操作结束时，至少一些内部间隔件部件234保持暴露。即，至少一些内部间隔件部件234没有被第一外延层236完全覆盖。在一些情况下，第一外延层236包括硅锗(SiGe)并且掺杂有p型掺杂剂，诸如硼(B)。在一些实施例中，第一外延层236包括在约20％和约30％之间的锗(Ge)含量和在约80％和约70％之间的硅(Si)含量。该锗(Ge)含量范围并非不重要。当锗含量大于约30％时，硅和锗之间的晶格失配可能在第一外延层236和沟道层208之间的界面处引起过多的缺陷，这可能导致电阻增加或器件故障。当锗含量小于约20％时，沟道层208可能没有充分应变以改善空穴迁移率。第一外延层236中的p型掺杂剂的浓度可以在约1x1020原子/cm3和约4x1020原子/cm3之间。该p型掺杂剂浓度范围也并非不重要。当第一外延层236中的p型掺杂剂的掺杂浓度低于约1x1020原子/cm3时，第一外延层236中的电阻可能妨碍令人满意的驱动电流(即，导通电流)。当第一外延层236中的p型掺杂剂的掺杂浓度大于约4x1020原子/cm3时，晶格间隙中的p型掺杂剂也可能在第一外延层236和沟道层208之间的界面处引起过多的缺陷，这可能导致电阻增加。
在图12A中所示的实施例中，第一外延层236可以包括设置在衬底202上的第一衬底部分236B和与沟道层208的圆形端部接触的第一沟道侧壁部分236T。第一沟道侧壁部236T包裹在圆形端部上方并且具有弯曲形状。在这些实施例中，第一沟道侧壁部分236T形成为使得圆形端部被完全覆盖的厚度。在一些情况下，第一沟道侧壁部分236T的每个沿X方向具有约4nm和约6nm之间的厚度。第一衬底部分236B不与第一沟道侧壁部分236T结合或合并。因此，内部间隔件部件234的每个没有被第一外延层236完全覆盖。即，虽然内部间隔件部件234可以与第一外延层236接触，但是内部间隔件部件234的每个的至少部分保持暴露。当从源极/漏极沟槽228的底面测量时，第一衬底部分236B沿Z方向具有第一高度(H1)。第一高度(H1)在约12nm和约15nm之间。如图12A中所示，因为第一高度(H1)大于源极/漏极沟槽228进入衬底202的深度D，所以第一衬底部分236B的部分上升至衬底202之上。
图12B中示出了第一外延层236的可选实施例。为了清楚和易于参考，可选实施例中的第一外延层236可以指可选第一外延层2360。如图12B中所示，可选第一外延层2360可以包括设置在衬底202上的第二衬底部分2360B和与沟道层208的圆形端部接触的第二沟道侧壁部分2360T。第二沟道侧壁部2360T包裹在圆形端部上方并且具有弯曲形状。在这些实施例中，虽然第二沟道侧壁部分2360T形成为完全覆盖沟道层208的圆形端部的厚度，但是暴露的衬底202的较大面积使得第二衬底部分2360B更快外延生长。因此，第二衬底部分2360B与与最底部沟道层208接触的第二沟道侧壁部分2360T合并。如图12B中所示，第二衬底部分2360B不仅与衬底202接触，而且与最底部沟道层208的圆形端部接触。通过在衬底202和最底部沟道层208之间延伸，第二衬底部分2360B也完全覆盖最底部内部间隔件部件234。最底部内部间隔件部件234是垂直(沿Z方向)夹在最底部沟道层208和衬底202之间的那些。除了最底部内部间隔件部件234之外，可选第一外延层2360不完全覆盖其它内部间隔件部件234。在一些情况下，第二沟道侧壁部分2360T的每个沿X方向具有约4nm和约6nm之间的厚度。当从源极/漏极沟槽228的底面测量时，第二衬底部分2360B沿Z方向具有第二高度(H2)。第二高度(H2)大于第一高度(H1)并且在约15nm和约20nm之间。如图12B中所示，因为第二高度(H2)大于源极/漏极沟槽228进入衬底202的深度D，所以第二衬底部分2360B的部分上升至衬底202之上。
参考图1、图13A和图13B，方法100包括框118，其中在图13A中的第一外延层236或图13B中的可选第一外延层2360上方沉积第二外延层238。在一些实施例中，第二外延层238可以由第一外延层236(或可选第一外延层2360)外延和选择性形成。框118的合适的外延工艺包括汽相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺。框118中的外延生长工艺可以使用气态前体，其与第一外延层236(或可选第一外延层2360)的组分相互作用。允许第二外延层238过生长并且在内部间隔件部件234上方合并并且基本填充源极/漏极沟槽228。在一些实施例中，第二外延层238包括掺杂有诸如硼(B)的p型掺杂剂的硅锗(SiGe)。第二外延层238用作低电阻层并且包括比第一外延层236(或可选第一外延层2360)中的掺杂浓度大的掺杂浓度。在一些情况下，第二外延层238中的掺杂浓度可以在约4x1020原子/cm3和约2x1021原子/cm3之间。当第二外延层238中的p型掺杂剂的掺杂浓度低于6x1020原子/cm3时，第二外延层238可能无法充分导电以实现令人满意的驱动电流(即，导通电流)。此外，p型掺杂剂在第二外延层238中的溶解度可以防止p型掺杂剂的掺杂浓度超过2x1021原子/cm3。第二外延层238中的掺杂浓度受到硼(B)在第二外延层238中的溶解度限制。与第一外延层236(或可选第一外延层2360)相比，第二外延层238包括更大的锗含量以增强沟道层208上的应变。在一些实施方式中，第二外延层238包括在约50％和约60％之间的锗含量和在约40％和约50％之间的硅含量。根据本发明，第二外延层238的体积大于第一外延层236(或可选第一外延层2360)的体积。在这方面，第二外延层238比第一外延层236(或可选第一外延层2360)厚。在一些实施例中，第二外延层238可以具有在约11nm和约15nm之间的厚度，沿X方向测量。在图13A和图13B中所示的一些实施例中，第二外延层238通过第一外延层236(或可选第一外延层2360)与沟道层208和衬底202分隔开或间隔开。第二外延层238也可以称为第二外延部件。在图13B中所示的可选实施例中，因为最底部内部间隔件部件234由可选第一外延层2360的第二衬底部分2360B覆盖，所以第二外延层238与最底部内部间隔件部件234间隔开。在图13B中，第二外延层238与其它内部间隔件部件234接触。
参考图1、图14A和图14B，方法100可以可选地包括框120，其中在第二外延层238上沉积第三外延层240。在一些实施例中，第三外延层240可以由第二外延层238外延和选择性形成。框120的合适的外延工艺包括汽相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺。框120中的外延生长工艺可以使用气态前体，其与第二外延层238的组分相互作用。在一些实施例中，第三外延层240包括硅锗(SiGe)并且掺杂有p型掺杂剂，诸如硼(B)。当形成源极/漏极接触开口时，第三外延层240用作牺牲层。为了更好地用作牺牲层，第三外延层240通过具有比第二外延层238的锗含量甚至第一外延层236(或可选第一外延层2360)的锗含量小的锗含量而更抗蚀刻。在一些情况下，第三外延层240具有在约15％和约20％之间的锗含量和在约80％和约85％之间的硅含量。同样地，为了增加第三外延层240的抗蚀刻性，第三外延层240中的掺杂浓度小于第二外延层238的掺杂浓度。在一些情况下，第三外延层240中的掺杂浓度可以在约2x1020原子/cm3和约6x1020原子/cm3之间。沿Z方向，第三外延层240具有在约2nm和约3nm之间的厚度。参考图14A和图14B，源极/漏极区域212SD中的第一外延层236(或可选第一外延层2360)、第二外延层238和第三外延层240(如果形成)可以统称为源极/漏极部件242。
参考图1、图15A和图15B，方法100包括框122，其中在退火工艺400中退火工件200。在一些实施方式中，退火工艺400可以包括快速热退火(RTA)工艺、激光尖峰退火工艺、快速退火工艺或炉退火工艺。退火工艺400可以包括在约900℃和约1000℃之间的峰值退火温度。在这些实施方式中，峰值退火温度可以保持以秒或微秒测量的持续时间。通过退火工艺400，可以获得p型掺杂剂在半导体主体(诸如硅锗(SiGe)或锗(Ge))中的期望电子贡献。退火工艺400可以生成空位，其促进p型掺杂剂从间隙位置移动至替位式的晶格位置并且减少半导体主体的晶格中的损坏或缺陷。
参考图1、图16A至图19A和图16B至图19B，方法100包括框124，其中实施进一步工艺。这种进一步工艺可以包括，例如，在工件200上方沉积接触蚀刻停止层(CESL)244(如图16A和图16B中所示)，在CESL244上方沉积层间介电(ILD)层246(如图16A和图16B中所示)，去除伪栅极堆叠件220(如图17A和图17B中所示)，选择性去除沟道区域212C中的牺牲层206以释放沟道层208作为沟道构件2080(如图18A和图18B中所示)，以及在沟道区域212C上方形成栅极结构252(如图19A和图19B中所示)。现在参考图16A和图16B，在形成ILD层246之前形成CESL 244。在一些实例中，CESL 244包括氮化硅、氮氧化硅和/或本领域已知的其它材料。CESL 244可以通过ALD、等离子体增强化学汽相沉积(PECVD)工艺和/或其它合适的沉积工艺来形成。然后ILD层246沉积在CESL 244上方。在一些实施例中，ILD层246包括材料，诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。ILD层246可以通过PECVD工艺或其它合适的沉积技术来沉积。在一些实施例中，在形成ILD层246之后，可以退火工件200以改善ILD层246的完整性。如图16A中所示，CESL244可以直接设置在第三外延层240的顶面上。
仍然参考图16A和图16B，在沉积CESL 244和ILD层246之后，可以通过平坦化工艺平坦化工件200以暴露伪栅极堆叠件220。例如，平坦化工艺可以包括化学机械平坦化(CMP)工艺。伪栅极堆叠件220的暴露允许去除伪栅极堆叠件220并且释放沟道层208，图17A和图17B中所示。在一些实施例中，去除伪栅极堆叠件220在沟道区域212C上方产生栅极沟槽248。去除伪栅极堆叠件220可以包括对伪栅极堆叠件220的材料具有选择性的一个或多个蚀刻工艺。例如，可以使用对伪栅极堆叠件220具有选择性的选择性湿蚀刻、选择性干蚀刻或它们的组合来实施去除伪栅极堆叠件220。在去除伪栅极堆叠件220之后，沟道层208和牺牲层206的位于沟道区域212C中的侧壁在栅极沟槽248中暴露。
参考图17A、图17B、图18A和图18B，在去除伪栅极堆叠件220之后，方法100可以包括选择性去除沟道区域212C中的沟道层208之间的牺牲层206的操作。选择性去除牺牲层206释放图17A和图17B中的沟道层208以形成图18A和图18B中所示的沟道构件2080。选择性去除牺牲层206也在沟道构件2080之间留下间隔250。选择性去除牺牲层206可以通过选择性干蚀刻、选择性湿蚀刻或其它选择性蚀刻工艺来实现。示例选择性干蚀刻工艺可以包括使用一种或多种基于氟的蚀刻剂，诸如氟气或氢氟烃。示例选择性湿蚀刻工艺可以包括APM蚀刻(例如，氢氧化氨-过氧化氢-水的混合物)。
参考图19A和图19B，方法100可以包括进一步操作以形成栅极结构252以包裹沟道构件2080的每个。在一些实施例中，栅极结构252形成在栅极沟槽248内并且进入由去除牺牲层206而留下的间隔250中。在这方面，栅极结构252包裹沟道构件2080的每个。栅极结构252包括栅极介电层254和栅极介电层254上方的栅电极层256。在一些实施例中，虽然图中未明确示出，但是栅极介电层254包括界面层和高K栅极介电层。如本文使用和描述的高K介电材料包括具有高介电常数的介电材料，例如大于热氧化硅的介电常数(～3.9)。界面层可以包括介电材料，诸如氧化硅、硅酸铪或氮氧化硅。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其它合适的方法来形成。高K栅极介电层可以包括氧化铪。可选地，高K栅极介电层可以包括其它高K介电材料，诸如氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、二氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba、Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其它合适的材料。高K栅极介电层可以通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其它合适的方法来形成。
栅极结构252的栅电极层256可以包括单层或者可选地包括多层结构，诸如具有选定功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。作为实例，栅电极层256可以包括氮化钛(TiN)、钛铝(TiAl)、氮化铝钛(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、碳化钽(TaC)、氮化硅钽(TaSiN)、铜(Cu)、其它难熔金属或其它合适的金属材料或它们的组合。在各个实施例中，栅电极层256可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺来形成。在各个实施例中，可以实施CMP工艺以去除过量金属，从而提供栅极结构252的基本平坦的顶面。栅极结构252包括介于沟道区域212C中的沟道构件2080之间的部分。
参考图19A和图19B。在框124中的操作结束时，基本形成晶体管260。晶体管260包括沿Z方向垂直堆叠的沟道构件2080。沟道构件2080的每个由栅极结构252包裹。沟道构件2080沿X方向延伸或夹在两个源极/漏极部件242之间。源极/漏极部件242的每个包括与衬底202和沟道构件2080接触的第一外延层236(或图19B中所示的可选第一外延层2360)、与第一外延层236接触的第二外延层238和第三外延层240(如果形成)。第二外延层238通过第一外延层236(或可选第一外延层2360)与沟道构件2080间隔开。
虽然不旨在进行限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供包括在两个源极/漏极部件之间延伸的沟道构件的垂直堆叠件的晶体管。源极/漏极部件的每个包括第一外延层、第一外延层上方的第二外延层和第二外延层上方的第三外延层。第一外延层接合沟道构件并且用作沟道构件和第二外延层之间的过渡层。第一外延层的体积或厚度刚好足以覆盖沟道层的圆形端部。通过最小化第一外延层的体积或厚度，第二外延层的体积或厚度可以最大化。与第一外延层相比，第二外延层具有更大的锗含量以在沟道构件上施加应力，并且具有更大的掺杂剂浓度以减小电阻。第三外延层具有比第二外延层低的锗含量，以在形成源极/漏极接触开口时用作牺牲层。本发明的实施例减小源极/漏极部件中的寄生电阻。
在一个示例性方面，本发明涉及半导体器件。半导体器件包括：多个沟道构件，设置在衬底上方；多个内部间隔件部件，与多个沟道构件交错；栅极结构，包裹多个沟道构件的每个；以及源极/漏极部件。源极/漏极部件包括：第一外延层，与衬底和多个沟道构件接触；以及第二外延层，与第一外延层和多个内部间隔件部件接触。第一外延层和第二外延层包括硅锗。第二外延层的锗含量大于第一外延层的锗含量。
在一些实施例中，第一外延层的锗含量在约20％和约30％之间，并且第二外延层的锗含量在约50％和约60％之间。在一些实施方式中，第一外延层和第二外延层掺杂有硼(B)，并且第二外延层的硼掺杂浓度大于第一外延层的硼掺杂浓度。在一些情况下，半导体器件还可以包括设置在第二外延层上方的第三外延层。第三外延层包括硅锗，并且第三外延层的锗含量小于第二外延层的锗含量。在一些实施例中，第三外延层的锗含量小于第一外延层的锗含量。在一些情况下，第一外延层包括与衬底接触的衬底部分，并且衬底部分完全覆盖多个内部间隔件部件的最底部内部间隔件部件。在一些实施方式中，多个沟道构件的每个包括圆形端部。第一外延层的衬底部分完全覆盖多个沟道构件的最底部沟道构件的圆形端部。在一些情况下，除了最底部内部间隔件部件之外，多个内部间隔件部件与第二外延层接触。
在另一示例性方面，本发明涉及半导体器件。半导体器件包括：多个硅沟道构件，设置在衬底上方；多个介电内部间隔件部件，与多个硅沟道构件交错，多个硅沟道构件的每个包括圆形端部；栅极结构，包裹多个硅沟道构件的每个；以及源极/漏极部件。源极/漏极部件包括：第一外延层，与衬底和多个硅沟道构件的圆形端部接触，以及第二外延层，与第一外延层和多个介电内部间隔件部件接触。第一外延层和第二外延层包括硅锗。第一外延层的锗含量在约20％和约30％之间，并且第二外延层的锗含量在约50％和约60％之间。
在一些实施例中，第一外延层和第二外延层掺杂有硼(B)，并且第二外延层的硼掺杂浓度大于第一外延层的硼掺杂浓度。在一些实施例中，半导体器件还可以包括设置在第二外延层上方的第三外延层。第三外延层包括硅锗，并且第三外延层的锗含量在约15％和约20％之间。在一些情况下，第一外延层包括与衬底接触的衬底部分和与多个硅沟道构件接触的沟道侧壁部分，并且衬底部分完全覆盖多个介电内部间隔件部件的最底部介电内部间隔件部件。在一些实施方式中，第一外延层的沟道侧壁部分包裹在多个硅沟道构件的圆形端部上方。在一些实施例中，第一外延层的沟道侧壁部分包括弯曲形状。在一些情况下，除了最底部介电内部间隔件部件之外，多个介电内部间隔件部件与第二外延层接触。
在又一示例性方面，本发明涉及方法。方法包括：在衬底上方形成堆叠件，其中，堆叠件包括与多个硅锗层交错的多个硅层；由堆叠件和衬底形成鳍状结构，鳍状结构包括沟道区域和源极/漏极区域；在鳍状结构的沟道区域上方形成伪栅极堆叠件；在伪栅极堆叠件上方沉积栅极间隔件层；使源极/漏极区域凹进以形成暴露多个硅层和多个硅锗层的侧壁的源极/漏极沟槽；选择性并且部分使多个硅锗层凹进以形成多个内部间隔件凹槽；在多个内部间隔件凹槽中形成多个内部间隔件部件；在源极/漏极沟槽中沉积第一外延层，第一外延层与多个硅层接触；在第一外延层上方沉积第二外延层，第二外延层与多个内部间隔件部件和第一外延层接触；在第二外延层上沉积第三外延层；在沉积第三外延层之后，去除伪栅极堆叠件；释放沟道区域中的多个硅层作为多个沟道构件；以及在多个沟道构件的每个周围形成栅极结构。第一外延层和第二外延层包括硅锗，并且第二外延层的锗含量大于第一外延层的锗含量。
在一些实施例中，方法还可以包括：在形成多个内部间隔件部件之后并且在沉积第一外延层之前，实施清洁工艺以修整多个硅层。在一些实施例中，第一外延层的锗含量在约20％和约30％之间，并且第二外延层的锗含量在约50％和约60％之间。在一些实施方式中，第三外延层包括硅锗，并且第三外延层的锗含量小于第二外延层的锗含量。在一些情况下，第一外延层包括与衬底接触的衬底部分，并且衬底部分完全覆盖多个内部间隔件部件的最底部内部间隔件部件。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
多个沟道构件，设置在衬底上方；
多个内部间隔件部件，与所述多个沟道构件交错；
栅极结构，包裹所述多个沟道构件的每个；以及
源极/漏极部件，包括：
第一外延层，与所述衬底和所述多个沟道构件接触，以及
第二外延层，与所述第一外延层和所述多个内部间隔件部件接触，
其中，所述第一外延层和所述第二外延层包括硅锗，
其中，所述第二外延层的锗含量大于所述第一外延层的锗含量。
2.根据权利要求1所述的半导体器件，
其中，所述第一外延层的锗含量在约20％和约30％之间，
其中，所述第二外延层的锗含量在约50％和约60％之间。
3.根据权利要求1所述的半导体器件，
其中，所述第一外延层和所述第二外延层掺杂有硼(B)，
其中，所述第二外延层的硼掺杂浓度大于所述第一外延层的硼掺杂浓度。
4.根据权利要求1所述的半导体器件，还包括：
第三外延层，设置在所述第二外延层上方，
其中，所述第三外延层包括硅锗，
其中，所述第三外延层的锗含量小于所述第二外延层的锗含量。
5.根据权利要求4所述的半导体器件，其中，所述第三外延层的锗含量小于所述第一外延层的锗含量。
6.根据权利要求1所述的半导体器件，
其中，所述第一外延层包括与所述衬底接触的衬底部分，
其中，所述衬底部分完全覆盖所述多个内部间隔件部件的最底部内部间隔件部件。
7.根据权利要求6所述的半导体器件，
其中，所述多个沟道构件的每个包括圆形端部，
其中，所述第一外延层的所述衬底部分完全覆盖所述多个沟道构件的最底部沟道构件的所述圆形端部。
8.根据权利要求6所述的半导体器件，其中，除了所述最底部内部间隔件部件之外，所述多个内部间隔件部件与所述第二外延层接触。
9.一种半导体器件，包括：
多个硅沟道构件，设置在衬底上方；
多个介电内部间隔件部件，与所述多个硅沟道构件交错，所述多个硅沟道构件的每个包括圆形端部；
栅极结构，包裹所述多个硅沟道构件的每个；以及
源极/漏极部件，包括：
第一外延层，与所述衬底和所述多个硅沟道构件的圆形端部接触，以及
第二外延层，与所述第一外延层和所述多个介电内部间隔件部件接触，
其中，所述第一外延层和所述第二外延层包括硅锗，
其中，所述第一外延层的锗含量在约20％和约30％之间，
其中，所述第二外延层的锗含量在约50％和约60％之间。
10.一种形成半导体器件的方法，包括：
在衬底上方形成堆叠件，其中，所述堆叠件包括与多个硅锗层交错的多个硅层；
由所述堆叠件和所述衬底形成鳍状结构，所述鳍状结构包括沟道区域和源极/漏极区域；
在所述鳍状结构的所述沟道区域上方形成伪栅极堆叠件；
在所述伪栅极堆叠件上方沉积栅极间隔件层；
使所述源极/漏极区域凹进以形成暴露所述多个硅层和所述多个硅锗层的侧壁的源极/漏极沟槽；
选择性并且部分使所述多个硅锗层凹进以形成多个内部间隔件凹槽；
在所述多个内部间隔件凹槽中形成多个内部间隔件部件；
在所述源极/漏极沟槽中沉积第一外延层，所述第一外延层与所述多个硅层接触；
在所述第一外延层上方沉积第二外延层，所述第二外延层与所述多个内部间隔件部件和所述第一外延层接触；
在所述第二外延层上沉积第三外延层；
在沉积所述第三外延层之后，去除所述伪栅极堆叠件；
释放所述沟道区域中的所述多个硅层作为多个沟道构件；以及
在所述多个沟道构件的每个周围形成栅极结构，
其中，所述第一外延层和所述第二外延层包括硅锗，
其中，所述第二外延层的锗含量大于所述第一外延层的锗含量。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023197202A1 (en) * 2022-04-13 2023-10-19 Huawei Technologies Co.,Ltd. Semiconductor structure for gate all around nanosheet device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220082482A (ko) * 2020-12-10 2022-06-17 삼성전자주식회사 반도체 장치
KR102496323B1 (ko) * 2021-04-30 2023-02-07 한국과학기술원 채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법
KR20240020876A (ko) * 2022-08-09 2024-02-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990346A (zh) * 2014-09-29 2016-10-05 台湾积体电路制造股份有限公司 具有衬底隔离和未掺杂沟道的集成电路结构
CN106328539A (zh) * 2015-06-30 2017-01-11 台湾积体电路制造股份有限公司 多栅极器件及其制造方法
CN106847916A (zh) * 2015-09-15 2017-06-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN108695377A (zh) * 2017-04-05 2018-10-23 三星电子株式会社 半导体装置
US20190131431A1 (en) * 2017-10-30 2019-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN110957221A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102259080B1 (ko) * 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US10475902B2 (en) * 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
KR102385567B1 (ko) * 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11139402B2 (en) * 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US10923598B2 (en) * 2018-11-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and methods of forming the same
US11031502B2 (en) * 2019-01-08 2021-06-08 Samsung Electronics Co., Ltd. Semiconductor devices
US10832907B2 (en) * 2019-02-15 2020-11-10 International Business Machines Corporation Gate-all-around field-effect transistor devices having source/drain extension contacts to channel layers for reduced parasitic resistance
KR20200133842A (ko) * 2019-05-13 2020-12-01 삼성전자주식회사 강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법
KR20200132436A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 반도체 장치
KR20200134404A (ko) * 2019-05-22 2020-12-02 삼성전자주식회사 반도체 장치
KR20200142765A (ko) * 2019-06-13 2020-12-23 삼성전자주식회사 반도체 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990346A (zh) * 2014-09-29 2016-10-05 台湾积体电路制造股份有限公司 具有衬底隔离和未掺杂沟道的集成电路结构
CN106328539A (zh) * 2015-06-30 2017-01-11 台湾积体电路制造股份有限公司 多栅极器件及其制造方法
CN106847916A (zh) * 2015-09-15 2017-06-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN108695377A (zh) * 2017-04-05 2018-10-23 三星电子株式会社 半导体装置
US20190131431A1 (en) * 2017-10-30 2019-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN110957221A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023197202A1 (en) * 2022-04-13 2023-10-19 Huawei Technologies Co.,Ltd. Semiconductor structure for gate all around nanosheet device

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