KR102496323B1 - 채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법 - Google Patents

채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 트랜지스터는, 기판 상에 수직 방향으로 연장 형성된 채 수평 방향으로 돌출된 적어도 하나의 돌출부 및 만입된 적어도 하나의 만입부를 포함하는 채널; 상기 채널의 일부분을 감싸도록 상기 수직 방향으로 연장 형성되는 게이트; 및 상기 게이트의 양측에 대향되며 배치된 채 상기 채널의 일부분을 감싸도록 상기 수직 방향으로 연장 형성되는 소스 및 드레인을 포함할 수 있다.

Description

채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법{TRANSISTOR WITH INCREASED CHANNEL WIDTH AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법에 대한 기술이다.
기존 Non-planar FinFET은 스케일링의 한계에 직면하고 있으며 동일한 활성 폭(Active Width)에서 유효 채널 폭(Effective Channel Width)을 증가시키는 어려움이 있다.
이에 대한 대안으로 Gate All Around FET, Nanosheet FET 등의 기술이 제안되었다. 해당 기술은 동일한 활성 폭(Active Width)에서 더 큰 유효 채널 폭(Effective Channel Width)을 확보할 수 있으나, 채널(Channel)이 부유(Floating) 되는 이슈가 있어 부유 바디 효과(Floating Body Effect)에 기인한 문턱 전압의 변화를 제어할 수 없는 문제를 갖는다.
이에, 동일 면적에서 더 큰 채널 폭을 가져 큰 전류를 가질 수 있는 소자가 제안될 필요가 있다.
일 실시예들은 동일 면적에서 채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법을 제안한다.
특히, 일 실시예들은 부유 바디 효과에 기인한 문턱 전압의 변화를 제어 가능하도록, 채널을 부유시키지 않고 돌출부와 만입부가 반복되는 형상으로 연장 형성시켜 채널 폭을 증가시킨 구조를 가진 트랜지스터 및 그 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 트랜지스터는, 기판 상에 수직 방향으로 연장 형성된 채 수평 방향으로 돌출된 적어도 하나의 돌출부 및 만입된 적어도 하나의 만입부를 포함하는 채널; 상기 채널의 일부분을 감싸도록 상기 수직 방향으로 연장 형성되는 게이트; 및 상기 게이트의 양측에 대향되며 배치된 채 상기 채널의 일부분을 감싸도록 상기 수직 방향으로 연장 형성되는 소스 및 드레인을 포함할 수 있다.
일 측에 따르면, 상기 채널은, 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 수직 방향으로 적층되며 연결된 구조를 갖는 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 채널은, 상기 기판의 바디와 연결되며 상기 수직 방향으로 연장 형성됨으로써 부유 바디 효과에 기인한 문턱 전압의 변화를 제어 가능한 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 채널에서 상기 적어도 하나의 돌출부를 형성하는 물질 및 상기 적어도 하나의 만입부를 형성하는 물질은, 상기 적어도 하나의 만입부에 대한 선택적 에칭이 가능하도록 서로 상이한 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 채널에서 상기 적어도 하나의 돌출부를 형성하는 물질 및 상기 적어도 하나의 만입부를 형성하는 물질은, 동일한 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 게이트, 상기 소스 및 드레인은, 서로 접촉되지 않고 일정 거리 이상 이격되어 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 트랜지스터는, 상기 채널에 포함되는 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 게이트와 직접적으로 맞닿지 않도록 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부를 감싸도록 형성되는 게이트 유전막을 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 트랜지스터는, 상기 기판 상 상기 기판의 바디의 양측에 형성되는 STI(Shallow Trench Isolation)를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 트랜지스터의 제조 방법은, 기판 상에 서로 상이한 적어도 하나의 제1 물질층 및 적어도 하나의 제2 물질층이 수직 방향으로 교번하며 적층된 채널 구조물을 연장 형성하는 단계; 상기 채널 구조물에 상기 수직 방향으로 트렌치(Trench)를 형성하는 단계; 상기 트렌치 내에 상기 적어도 하나의 제1 물질층과 동일한 물질을 채워 넣어 상기 적어도 하나의 제1 물질층을 연결하는 적어도 하나의 연결층을 형성하는 단계; 상기 채널 구조물에서 상기 적어도 하나의 제2 물질층을 제거하여, 수평 방향으로 돌출된 상기 적어도 하나의 제1 물질층으로 채널의 적어도 하나의 돌출부를 형성하고 상기 수평 방향으로 만입된 상기 적어도 하나의 연결층으로 상기 채널의 적어도 하나의 만입부를 형성하는 단계; 상기 채널의 일부분을 감싸도록 게이트를 상기 수직 방향으로 연장 형성하는 단계; 및 상기 게이트의 양측에 대향되며 배치된 채 상기 채널의 일부분을 감싸도록 소스 및 드레인을 상기 수직 방향으로 연장 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 채널의 적어도 하나의 돌출부를 형성하고 상기 채널의 적어도 하나의 만입부를 형성하는 단계는, 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 수직 방향으로 적층되며 연결된 구조를 갖도록 상기 채널을 연장 형성하는 단계인 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 트랜지스터의 제조 방법은, 상기 채널의 적어도 하나의 돌출부를 형성하고 상기 채널의 적어도 하나의 만입부를 형성한 이후, 상기 채널에 포함되는 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 게이트와 직접적으로 맞닿지 않도록 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부를 감싸도록 게이트 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 트랜지스터의 제조 방법은, 상기 채널 구조물을 연장 형성하기 이전, 상기 채널 구조물이 연장 형성될 위치의 양측에 STI(Shallow Trench Isolation)를 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
다른 실시예에 따르면, 트랜지스터의 제조 방법은, 기판 상에 서로 상이한 적어도 하나의 제1 물질층 및 적어도 하나의 제2 물질층이 수직 방향으로 교번하며 적층된 채널 구조물을 연장 형성하는 단계; 상기 채널 구조물에서 상기 적어도 하나의 제2 물질층의 일부분을 제거하여, 수평 방향으로 돌출된 상기 적어도 하나의 제1 물질층으로 채널의 적어도 하나의 돌출부를 형성하고 상기 수평 방향으로 만입된 상기 적어도 하나의 제2 물질층으로 상기 채널의 적어도 하나의 만입부를 형성하는 단계; 상기 채널의 일부분을 감싸도록 게이트를 상기 수직 방향으로 연장 형성하는 단계; 및 상기 게이트의 양측에 대향되며 배치된 채 상기 채널의 일부분을 감싸도록 소스 및 드레인을 상기 수직 방향으로 연장 형성하는 단계를 포함할 수 있다.
일 측에 따르면, 상기 채널의 적어도 하나의 돌출부를 형성하고 상기 채널의 적어도 하나의 만입부를 형성하는 단계는, 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 수직 방향으로 적층되며 연결된 구조를 갖도록 상기 채널을 연장 형성하는 단계인 것을 특징으로 할 수 있다.
다른 일 측에 따르면, 상기 트랜지스터의 제조 방법은, 상기 채널의 적어도 하나의 돌출부를 형성하고 상기 채널의 적어도 하나의 만입부를 형성한 이후, 상기 채널에 포함되는 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 게이트와 직접적으로 맞닿지 않도록 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부를 감싸도록 게이트 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측에 따르면, 상기 트랜지스터의 제조 방법은, 상기 채널 구조물을 연장 형성하기 이전, 상기 채널 구조물이 연장 형성될 위치의 양측에 STI(Shallow Trench Isolation)를 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 동일 면적에서 채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법을 제안할 수 있다.
특히, 일 실시예들은 채널을 부유시키지 않고 돌출부와 만입부가 반복되는 형상으로 연장 형성시켜 채널 폭을 증가시킨 구조를 가진 트랜지스터 및 그 제조 방법을 제안함으로써, 부유 바디 효과에 기인한 문턱 전압의 변화를 제어 가능한 기술적 효과를 달성할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1a 내지 1b는 일 실시예에 따른 트랜지스터를 나타낸 사시도이다.
도 2a 내지 2b는 도 1a 내지 1b에 도시된 트랜지스터의 우수성을 설명하기 위한 도면이다.
도 3은 도 1a 내지 1b에 도시된 트랜지스터를 제조하기 위한, 일 실시예에 따른 트랜지스터 제조 방법을 나타낸 플로우 차트이다.
도 4a 내지 4i는 도 3에 도시된 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
도 5는 도 1a 내지 1b에 도시된 트랜지스터를 제조하기 위한, 다른 실시예에 따른 트랜지스터 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6f는 도 5에 도시된 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
도 1a 내지 1b는 일 실시예에 따른 트랜지스터를 나타낸 사시도이고, 도 2a 내지 2b는 도 1a 내지 1b에 도시된 트랜지스터의 우수성을 설명하기 위한 도면이다.
도 1a 내지 1b를 참조하면, 일 실시예에 따른 트랜지스터(100)는, 채널(110), 게이트(120)와, 소스(130) 및 드레인(140)을 포함할 수 있다.
상기 구성부들은 모두 기판(105)에 형성되는 것으로, 여기서 기판(105)은 후술되는 제조 방법에서 채널(110)이 기판(105)으로부터의 에피택셜 성장(Epitaxial growth)을 통해 형성되기 위해 실리콘(Si) 기반의 물질로 형성될 수 있다.
채널(110)은 기판(105) 상 수직 방향으로 연장 형성된 채 수평 방향으로 돌출된 적어도 하나의 돌출부(111) 및 만입된 적어도 하나의 만입부(112)를 포함할 수 있다. 즉, 채널(110)은 적어도 하나의 돌출부(111) 및 적어도 하나의 만입부(112)가 수직 방향으로 적층되며 연결된 구조(측면에서 볼 때 Fish bone과 유사한 형태를 가져, Fish bone 구조로 명명될 수 있음)를 가질 수 있다.
이처럼 채널(110)은 수평 방향으로 돌출된 적어도 하나의 돌출부(111)를 포함함으로써, 도 2a에 도시된 바와 같이 종래 FinFET보다 폭이 증가된 구조를 가져, 도 2b에 도시된 바와 같이 트랜지스터의 온(On) 전류를 증가시킬 수 있다.
또한, 채널(110)은 채널 폭이 증가된 구조를 가질 뿐만 아니라, 기판(105)의 바디와 연결되며 수직 방향으로 연장 형성됨으로써, 부유 바디 효과에 기인한 문턱 전압의 변화를 제어 가능할 수 있다.
이 때, 채널(110)에서 적어도 하나의 돌출부(111)를 형성하는 물질 및 적어도 하나의 만입부(112)를 형성하는 물질은, 도면에 도시된 바와 같이 동일한 것일 수 있다. 예를 들어, 적어도 하나의 돌출부(111) 및 적어도 하나의 만입부(112) 모두는 실리콘(Si)으로 형성될 수 있다. 이러한 경우의 트랜지스터(100)를 제조하는 방법에 관해서는 아래의 도 3을 참조하여 설명하기로 한다.
반면, 채널(110)에서 적어도 하나의 돌출부(111)를 형성하는 물질 및 적어도 하나의 만입부(112)를 형성하는 물질은, 도면과 달리 후술되는 제조 방법에서 적어도 하나의 만입부(112)에 대한 선택적 에칭이 가능하도록 서로 상이할 수도 있다. 예를 들어, 적어도 하나의 돌출부(111)는 실리콘(Si)으로 형성되고 적어도 하나의 만입부(112)는 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이러한 경우의 트랜지스터(100)를 제조하는 방법에 관해서는 아래의 도 5를 참조하여 설명하기로 한다.
게이트(120)는 채널(110)의 일부분을 감싸도록 수직 방향으로 연장 형성될 수 있다. 게이트(120)를 형성하는 물질은, 폴리실리콘, 고농도의 N형으로 도핑된 폴리실리콘, 고농도의 P형으로 도핑된 폴리실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 또는 타이타늄(Ti) 중 적어도 하나의 물질을 포함할 수 있다.
소스(130) 및 드레인(140)은 게이트(120)의 양측에 대향되며 배치된 채 채널(110)의 일부분을 감싸도록 수직 방향으로 연장 형성될 수 있다. 여기서, 소스(130) 및 드레인(140)은 기판(105)과 동일한 물질(예컨대, 실리콘(Si))에 불순물이 이온 주입을 통해 도핑되어 형성될 수 있다.
이와 같은 게이트(120), 소스(130) 및 드레인(140)은, 서로 접촉되지 않고 일정 거리 이상 이격되어 형성될 수 있다.
또한, 트랜지스터(100)는, 채널(110)이 게이트(120)와 직접적으로 맞닿지 않도록 채널(110)의 외부를 감싸도록 형성되는 게이트 유전막(150)을 더 포함할 수 있다. 즉, 게이트 유전막(150)은 채널(110)의 적어도 하나의 돌출부(111) 및 적어도 하나의 만입부(112)를 감싸도록 형성되어 적어도 하나의 돌출부(111) 및 적어도 하나의 만입부(112)가 게이트(120)에 직접적으로 맞닿지 않도록 할 수 있다. 게이트 유전막(150)은 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 형성될 수 있다.
또한, 트랜지스터(100)는, 기판(105) 상 기판(105)의 바디의 양측에 형성되는 STI(Shallow Trench Isolation)(160)를 더 포함할 수 있다. 이에, 트랜지스터(100)의 채널(110), 게이트(120), 소스(130) 및 드레인(140)은, 이웃하는 트랜지스터(미도시)로부터 분리될 수 있다.
도 3은 도 1a 내지 1b에 도시된 트랜지스터를 제조하기 위한, 일 실시예에 따른 트랜지스터 제조 방법을 나타낸 플로우 차트이고, 도 4a 내지 4i는 도 3에 도시된 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
이하, 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있으며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 1a 내지 1b를 참조하여 설명된 트랜지스터(100)일 수 있다.
단계(S310)에서 제조 시스템은 도 4a에 도시된 바와 같이, 후술되는 단계(S320)를 통해 기판(405) 상 채널 구조물(410)이 연장 형성될 위치의 양측에 STI(Shallow Trench Isolation)를 형성할 수 있다.
여기서 기판(405)은 후술되는 단계(S320)를 통해 채널 구조물(410)이 애피택셜 성장을 통해 형성될 수 있도록 실리콘(Si) 기반의 물질로 형성될 수 있다.
이어서 단계(S320)에서 제조 시스템은 도 4b에 도시된 바와 같이, 기판(405) 상에 서로 상이한 적어도 하나의 제1 물질층(411) 및 적어도 하나의 제2 물질층(412)이 수직 방향으로 교번하며 적층된 채널 구조물(410)을 연장 형성할 수 있다. 이 때, 제조 시스템은 채널 구조물(410)을 연장 형성함에 있어 에피택셜 성장을 이용할 수 있다.
예를 들어, 제조 시스템은 적어도 하나의 제1 물질층(411)을 실리콘(Si)으로, 적어도 하나의 제2 물질층(412)을 게르마늄(Ge)으로 형성할 수 있다.
별도의 단계로 도시되지 않았으나, 단계(320) 이후 제조 시스템은 도 4c에 도시된 바와 같이, 채널 구조물(410)을 감싸도록 산화막(413)을 형성할 수 있다. 경우에 따라 해당 공정은 생략될 수 있다.
그 다음 단계(S330)에서 제조 시스템은 도 4d에 도시된 바와 같이, 채널 구조물(410)에 수직 방향으로 트렌치(Trench)(414)를 형성할 수 있다.
그 다음 단계(S340)에서 제조 시스템은 도 4e에 도시된 바와 같이, 트렌치(414) 내에 적어도 하나의 제1 물질층(411)과 동일한 물질을 채워 넣어 적어도 하나의 제1 물질층(411)을 연결하는 적어도 하나의 연결층(415)을 형성할 수 있다. 제조 시스템은 적어도 하나의 연결층(415)을 형성함에 있어 에피택셜 성장을 이용할 수 있다.
예를 들어, 제조 시스템은 어도 하나의 제1 물질층(411)과 동일한 물질인 실리콘(Si)으로 적어도 하나의 연결층(415)을 형성할 수 있다.
그 다음 단계(S350)에서 제조 시스템은 도 4f에 도시된 바와 같이, 채널 구조물(410)에서 적어도 하나의 제2 물질층(412)을 제거하여, 수평 방향으로 돌출된 적어도 하나의 제1 물질층(411)으로 채널(420)의 적어도 하나의 돌출부(421)를 형성하고 수평 방향으로 만입된 적어도 하나의 연결층(415)으로 채널(420)의 적어도 하나의 만입부(422)를 형성할 수 있다. 즉, 제조 시스템은 적어도 하나의 돌출부(421) 및 적어도 하나의 만입부(422)가 수직 방향으로 적층되며 연결된 Fish bone 구조를 갖도록 채널(420)을 연장 형성될 수 있다.
이 때, 제조 시스템은 적어도 하나의 제2 물질층(412)에 대한 선택적 에칭을 통해 적어도 하나의 제2 물질층(412)만을 제거할 수 있다.
그 다음 단계(S360)에서 제조 시스템은 도 4g에 도시된 바와 같이, 채널(420)의 적어도 하나의 돌출부(421) 및 적어도 하나의 만입부(422)가 게이트(430)와 직접적으로 맞닿지 않도록 채널(420)의 적어도 하나의 돌출부(421) 및 적어도 하나의 만입부(422)를 감싸도록 게이트 유전막(460)을 형성할 수 있다. 게이트 유전막(460)은 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 형성될 수 있다.
그 다음 단계(S370)에서 제조 시스템은 도 4h에 도시된 바와 같이, 채널(420)의 일부분을 감싸도록 게이트(430)를 수직 방향으로 연장 형성할 수 있다. 게이트(430)는 폴리실리콘, 고농도의 N형으로 도핑된 폴리실리콘, 고농도의 P형으로 도핑된 폴리실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 또는 타이타늄(Ti) 중 적어도 하나의 물질로 형성될 수 있다.
그 후 단계(S380)에서 제조 시스템은 도 4i에 도시된 바와 같이, 게이트(430)의 양측에 대향되며 배치된 채 채널(420)의 일부분을 감싸도록 소스(440) 및 드레인(450)을 수직 방향으로 연장 형성할 수 있다. 소스(440) 및 드레인(450)은 기판(405)과 동일한 물질(예컨대, 실리콘(Si))에 불순물이 이온 주입을 통해 도핑되어 형성될 수 있다.
이 때, 단계들(S370 내지 S380)을 통해 형성된 게이트(430), 소스(440) 및 드레인(450)은 서로 접촉되지 않고 일정 거리 이상 이격될 수 있다.
이처럼 제조 완료된 트랜지스터(400)는, 종래 FinFET보다 채널 폭이 증가된 구조를 가져 트랜지스터의 온(On) 전류를 증가시킬 수 있으며, 채널(420)을 기판(405)의 바디와 연결시키며 수직 방향으로 연장 형성함으로써 부유 바디 효과에 기인한 문턱 전압의 변화를 제어 가능할 수 있다.
도 5는 도 1a 내지 1b에 도시된 트랜지스터를 제조하기 위한, 다른 실시예에 따른 트랜지스터 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6f는 도 5에 도시된 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
이하, 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있으며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 1a 내지 1b를 참조하여 설명된 트랜지스터(100)와 동일한 구조를 가지나, 도 1a 내지 1b에 도시된 트랜지스터(100)와 달리 적어도 하나의 만입부와 적어도 하나의 돌출부가 각기 다른 물질로 형성된다는 점에서 상이하다.
단계(S510)에서 제조 시스템은 도 6a에 도시된 바와 같이, 후술되는 단계(S620)를 통해 기판(605) 상 채널 구조물(610)이 연장 형성될 위치의 양측에 STI(Shallow Trench Isolation)를 형성할 수 있다.
여기서 기판(605)은 후술되는 단계(S520)를 통해 채널 구조물(610)이 애피택셜 성장을 통해 형성될 수 있도록 실리콘(Si) 기반의 물질로 형성될 수 있다.
이어서 단계(S520)에서 제조 시스템은 도 6b에 도시된 바와 같이, 기판(605) 상에 서로 상이한 적어도 하나의 제1 물질층(611) 및 적어도 하나의 제2 물질층(612)이 수직 방향으로 교번하며 적층된 채널 구조물(610)을 연장 형성할 수 있다. 이 때, 제조 시스템은 채널 구조물(610)을 연장 형성함에 있어 에피택셜 성장을 이용할 수 있다.
예를 들어, 제조 시스템은 적어도 하나의 제1 물질층(611)을 실리콘(Si)으로, 적어도 하나의 제2 물질층(612)을 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)으로 형성할 수 있다.
그 다음 단계(S530)에서 제조 시스템은 도 6c에 도시된 바와 같이, 채널 구조물(610)에서 적어도 하나의 제2 물질층(612)의 일부분을 제거하여, 수평 방향으로 돌출된 적어도 하나의 제1 물질층(611)으로 채널(620)의 적어도 하나의 돌출부(621)를 형성하고 수평 방향으로 만입된 적어도 하나의 제2 물질층(612)으로 채널(620)의 적어도 하나의 만입부(622)를 형성할 수 있다. 즉, 제조 시스템은 적어도 하나의 돌출부(621) 및 적어도 하나의 만입부(622)가 수직 방향으로 적층되며 연결된 Fish bone 구조를 갖도록 채널(620)을 연장 형성될 수 있다.
이 때, 제조 시스템은 적어도 하나의 제2 물질층(612)에 대한 선택적 에칭의 정도를 조절함으로써, 적어도 하나의 제2 물질층(612)의 일부분을 제거하고 나머지 부분을 잔여시킬 수 있다.
그 다음 단계(S540)에서 제조 시스템은 도 6d에 도시된 바와 같이, 채널(620)의 적어도 하나의 돌출부(621) 및 적어도 하나의 만입부(622)가 게이트(630)와 직접적으로 맞닿지 않도록 채널(620)의 적어도 하나의 돌출부(621) 및 적어도 하나의 만입부(622)를 감싸도록 게이트 유전막(660)을 형성할 수 있다. 게이트 유전막(660)은 산화 실리콘(Silicon ioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나의 물질로 형성될 수 있다.
그 다음 단계(S550)에서 제조 시스템은 도 6e에 도시된 바와 같이, 채널(620)의 일부분을 감싸도록 게이트(630)를 수직 방향으로 연장 형성할 수 있다. 게이트(630)는 폴리실리콘, 고농도의 N형으로 도핑된 폴리실리콘, 고농도의 P형으로 도핑된 폴리실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 또는 타이타늄(Ti) 중 적어도 하나의 물질로 형성될 수 있다.
그 후 단계(S560)에서 제조 시스템은 도 6f에 도시된 바와 같이, 게이트(630)의 양측에 대향되며 배치된 채 채널(620)의 일부분을 감싸도록 소스(640) 및 드레인(650)을 수직 방향으로 연장 형성할 수 있다. 소스(640) 및 드레인(650)은 기판(605)과 동일한 물질(예컨대, 실리콘(Si))에 불순물이 이온 주입을 통해 도핑되어 형성될 수 있다.
이 때, 단계들(S550 내지 S560)을 통해 형성된 게이트(630), 소스(640) 및 드레인(650)은 서로 접촉되지 않고 일정 거리 이상 이격될 수 있다.
이처럼 제조 완료된 트랜지스터(600)는, 종래 FinFET보다 채널 폭이 증가된 구조를 가져 트랜지스터의 온(On) 전류를 증가시킬 수 있으며, 채널(620)을 기판(605)의 바디와 연결시키며 수직 방향으로 연장 형성함으로써 부유 바디 효과에 기인한 문턱 전압의 변화를 제어 가능할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 기판 상에 수직 방향으로 연장 형성된 채 수평 방향으로 돌출된 적어도 하나의 돌출부 및 만입된 적어도 하나의 만입부를 포함하는 채널;
    상기 채널의 일부분을 감싸도록 상기 수직 방향으로 연장 형성되는 게이트; 및
    상기 게이트의 양측에 대향되며 배치된 채 상기 채널의 일부분을 감싸도록 상기 수직 방향으로 연장 형성되는 소스 및 드레인
    을 포함하고,
    상기 채널은,
    상기 기판의 바디와 연결되며 상기 수직 방향으로 연장 형성됨으로써 부유 바디 효과에 기인한 문턱 전압의 변화를 제어 가능한 것을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서,
    상기 채널은,
    상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 수직 방향으로 적층되며 연결된 구조를 갖는 것을 특징으로 하는 트랜지스터.
  3. 삭제
  4. 제1항에 있어서,
    상기 채널에서 상기 적어도 하나의 돌출부를 형성하는 물질 및 상기 적어도 하나의 만입부를 형성하는 물질은,
    상기 적어도 하나의 만입부에 대한 선택적 에칭이 가능하도록 서로 상이한 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서,
    상기 채널에서 상기 적어도 하나의 돌출부를 형성하는 물질 및 상기 적어도 하나의 만입부를 형성하는 물질은,
    동일한 것을 특징으로 하는 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트, 상기 소스 및 드레인은,
    서로 접촉되지 않고 일정 거리 이상 이격되어 형성되는 것을 특징으로 하는 트랜지스터.
  7. 제1항에 있어서,
    상기 채널에 포함되는 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 게이트와 직접적으로 맞닿지 않도록 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부를 감싸도록 형성되는 게이트 유전막
    을 더 포함하는 것을 특징으로 하는 트랜지스터.
  8. 제1항에 있어서,
    상기 기판 상 상기 기판의 바디의 양측에 형성되는 STI(Shallow Trench Isolation)
    를 더 포함하는 것을 특징으로 하는 트랜지스터.
  9. 기판 상에 서로 상이한 적어도 하나의 제1 물질층 및 적어도 하나의 제2 물질층이 수직 방향으로 교번하며 적층된 채널 구조물을 연장 형성하는 단계;
    상기 채널 구조물에 상기 수직 방향으로 트렌치(Trench)를 형성하는 단계;
    상기 트렌치 내에 상기 적어도 하나의 제1 물질층과 동일한 물질을 채워 넣어 상기 적어도 하나의 제1 물질층을 연결하는 적어도 하나의 연결층을 형성하는 단계;
    상기 채널 구조물에서 상기 적어도 하나의 제2 물질층을 제거하여, 수평 방향으로 돌출된 상기 적어도 하나의 제1 물질층으로 채널의 적어도 하나의 돌출부를 형성하고 상기 수평 방향으로 만입된 상기 적어도 하나의 연결층으로 상기 채널의 적어도 하나의 만입부를 형성하는 단계;
    상기 채널의 일부분을 감싸도록 게이트를 상기 수직 방향으로 연장 형성하는 단계; 및
    상기 게이트의 양측에 대향되며 배치된 채 상기 채널의 일부분을 감싸도록 소스 및 드레인을 상기 수직 방향으로 연장 형성하는 단계
    를 포함하는 트랜지스터의 제조 방법.
  10. 제9항에 있어서,
    상기 채널의 적어도 하나의 돌출부를 형성하고 상기 채널의 적어도 하나의 만입부를 형성하는 단계는,
    상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 수직 방향으로 적층되며 연결된 구조를 갖도록 상기 채널을 연장 형성하는 단계인 것을 특징으로 하는 트랜지스터의 제조 방법.
  11. 제9항에 있어서,
    상기 채널의 적어도 하나의 돌출부를 형성하고 상기 채널의 적어도 하나의 만입부를 형성한 이후, 상기 채널에 포함되는 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 게이트와 직접적으로 맞닿지 않도록 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부를 감싸도록 게이트 유전막을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  12. 제9항에 있어서,
    상기 채널 구조물을 연장 형성하기 이전, 상기 채널 구조물이 연장 형성될 위치의 양측에 STI(Shallow Trench Isolation)를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  13. 기판 상에 서로 상이한 적어도 하나의 제1 물질층 및 적어도 하나의 제2 물질층이 수직 방향으로 교번하며 적층된 채널 구조물을 연장 형성하는 단계;
    상기 채널 구조물에서 상기 적어도 하나의 제2 물질층의 일부분을 제거하여, 수평 방향으로 돌출된 상기 적어도 하나의 제1 물질층으로 채널의 적어도 하나의 돌출부를 형성하고 상기 수평 방향으로 만입된 상기 적어도 하나의 제2 물질층으로 상기 채널의 적어도 하나의 만입부를 형성하는 단계;
    상기 채널의 일부분을 감싸도록 게이트를 상기 수직 방향으로 연장 형성하는 단계; 및
    상기 게이트의 양측에 대향되며 배치된 채 상기 채널의 일부분을 감싸도록 소스 및 드레인을 상기 수직 방향으로 연장 형성하는 단계
    를 포함하고,
    상기 채널 구조물을 연장 형성하는 단계는,
    상기 채널이 부유 바디 효과에 기인한 문턱 전압의 변화를 제어 가능하도록 상기 채널을 형성하는 상기 채널 구조물을 상기 기판의 바디와 연결하며 상기 수직 방향으로 연장 형성하는 단계인 것을 특징으로 하는 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 채널의 적어도 하나의 돌출부를 형성하고 상기 채널의 적어도 하나의 만입부를 형성하는 단계는,
    상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 수직 방향으로 적층되며 연결된 구조를 갖도록 상기 채널을 연장 형성하는 단계인 것을 특징으로 하는 트랜지스터의 제조 방법.
  15. 제13항에 있어서,
    상기 채널의 적어도 하나의 돌출부를 형성하고 상기 채널의 적어도 하나의 만입부를 형성한 이후, 상기 채널에 포함되는 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부가 상기 게이트와 직접적으로 맞닿지 않도록 상기 적어도 하나의 돌출부 및 상기 적어도 하나의 만입부를 감싸도록 게이트 유전막을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  16. 제13항에 있어서,
    상기 채널 구조물을 연장 형성하기 이전, 상기 채널 구조물이 연장 형성될 위치의 양측에 STI(Shallow Trench Isolation)를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
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