TW201448120A - 半導體裝置及其製作方法 - Google Patents

Abstract

一種半導體裝置，包括鰭狀突起結構、絕緣結構、閘極結構、以及磊晶結構。鰭狀突起結構係延伸出基板之表面且具有一頂面以及二側面。絕緣結構係環繞鰭狀突出結構。閘極結構包覆部份鰭狀突起結構的頂面以及二側面，以及覆蓋部份絕緣結構。其中位於閘極結構下方的絕緣結構具有一第一頂面，位於閘極結構兩側的絕緣結構具有一第二頂面，且第一頂面與高於第二頂面。磊晶結構係設置於閘極結構的一側且直接接觸鰭狀突起結構。

Description

半導體裝置及其製作方法

本發明係關於一種半導體裝置，特別是關於一種具有磊晶結構之半導體裝置及其製作方法。

隨著半導體產業的發展，半導體元件的切換速度(switching speed)及其操作電壓的表現均具有顯著的進展。因此，業界對於金氧半場效電晶體元件(Metal-Oxide-Semiconductor Field Effect Transistor,MOS FET)、雙載子電晶體及其他電晶體元件的效能要求也日益嚴苛。對於目前的MOS電晶體而言，提升載子遷移率以增加MOS電晶體之速度已成為目前半導體技術領域中的主要課題。

為了達到上述目的，目前業界已發展出所謂的「應變矽(strained-silicon)技術」，其原理主要是使閘極通道部分的矽晶格產生應變，使載子在通過此應變之閘極通道時的遷移率增加，進而達到使MOS電晶體運作更快的目的。在目前已知的技術中，已有使用應變矽(strained silicon)作為基底的MOS電晶體，其利用矽鍺(SiGe)或矽碳(SiC)的晶格常數與單晶矽(single crystal Si)不同的特性，使矽鍺磊晶層或矽碳磊晶層產生結構上應變而形成應變矽。由於矽鍺磊晶層或矽碳磊晶層的晶格常數(lattice constant)比矽大或 小，這使得矽的帶結構(band structure)發生改變，而造成載子移動性增加，因此可增加MOS電晶體的速度。

然而，隨著半導體裝置尺度不斷減縮，磊晶層的深寬比也不斷增加，致使磊晶層之內部往往會形成不必要之缺陷，例如空穴缺陷(void defects)，進而影響其應力的數值。因此，如何防止磊晶層內部產生不必要之缺陷即成為一重要課題。

有鑑於此，本發明之一目的在於提供一種具有磊晶層之半導體裝置，以提昇施加至通道區域之應力數值。

根據本發明之一較佳實施例，係提供一種半導體裝置。半導體裝置包括鰭狀突起結構、絕緣結構、閘極結構、以及磊晶結構。鰭狀突起結構係延伸出基板之表面且具有一頂面以及二側面。絕緣結構係環繞鰭狀突出結構。閘極結構包覆部份鰭狀突起結構的頂面以及二側面，以及覆蓋部份絕緣結構。其中位於閘極結構下方的絕緣結構具有一第一頂面，位於閘極結構兩側的絕緣結構具有一第二頂面，且第一頂面與高於第二頂面。磊晶結構係設置於閘極結構的一側且直接接觸鰭狀突起結構。

根據本發明另一較佳實施例，係提供一種半導體裝置的製作方法，至少包括下列步驟。首先，形成一鰭狀突起結構，延伸出於一基板之表面，其中鰭狀突起結構具有一頂面以及二側面。接著，形成一絕緣結構，以環繞鰭狀突出結構。再形成閘極結構，包覆部份突起結構的頂面以及二側面，以及覆蓋部份絕緣結構。蝕刻暴露出於閘極結構的絕緣結構，使得絕緣結構的頂面至一第一深度。繼 以於閘極結構一側的鰭狀突起結構內形成一凹槽。最後形成一磊晶結構，以填滿凹槽，其中磊晶結構的底面具有一第二深度，且第二深度深於第一深度。

本發明之特徵在於提供一種具有磊晶結構(或稱磊晶層)之半導體裝置及其製作方法，由於在形成凹槽之前及/或之後會選擇性地蝕刻閘極結構兩側之絕緣結構，降低了凹槽兩側絕緣結構的高度，致使磊晶結構在磊晶成長過程中會較容易填入凹槽內，且不會有提早封口而形成空穴缺陷之情形。

10‧‧‧基底

10a‧‧‧表面

12‧‧‧鰭狀突起結構

14‧‧‧頂面

16‧‧‧側面

20‧‧‧絕緣結構

22‧‧‧頂面

22a‧‧‧第一頂面

22b‧‧‧第二頂面

24‧‧‧側壁

26‧‧‧底面

30‧‧‧閘極結構

32‧‧‧犧牲電極層

34‧‧‧底層

36‧‧‧頂層

38‧‧‧蓋層

40‧‧‧側壁子

42‧‧‧第一蝕刻製程

46‧‧‧第二蝕刻製程

60‧‧‧凹槽

66‧‧‧磊晶結構

68‧‧‧底面

70‧‧‧側壁

D1‧‧‧第一深度

D2‧‧‧第二深度

H1‧‧‧第一高度

H2‧‧‧高度差

X‧‧‧第一方向

Y‧‧‧第二方向

Z‧‧‧第三方向

第1圖至第11圖繪示了本發明之一較佳實施例之半導體裝置之製作方法示意圖，其中：第1圖繪示了半導體裝置於初始階段之透視圖；第2圖繪示了形成閘極結構後半導體裝置之透視圖；第3圖繪示了形成側壁子後半導體裝置之透視圖；第4圖是沿著第3圖剖線A-A’所繪示之剖面示意圖；第5圖繪示了蝕刻絕緣結構後半導體裝置之透視圖；第6圖繪示了蝕刻鰭狀突起結構後半導體裝置之透視圖；第7圖是沿著第6圖剖線A-A’所繪示之剖面示意圖；第8圖是沿著第6圖剖線B-B’所繪示之剖面示意圖；第9圖繪示了形成磊晶結構後半導體裝置之透視圖；第10圖是沿著第9圖剖線A-A’所繪示之剖面示意圖；以及第11圖是沿著第9圖剖線B-B’所繪示之剖面示意圖。

於下文中，係加以陳述本發明之半導體裝置及其製作方法之具體實施方式，以使本技術領域中具有通常技術者可據以實施本發明。該些具體實施方式可參考相對應的圖式，使該些圖式構成實施方式之一部分。雖然本發明之實施例揭露如下，然而其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範疇內，當可作些許之更動與潤飾。

第1圖至第11圖繪示了本發明之一較佳實施例之半導體裝置之製作方法示意圖。請參照第1圖，第1圖繪示了半導體裝置於初始階段之透視圖。如第1圖所示，首先提供一基底10，其可例如是一矽基底、一含矽基底、一三五族半導體覆矽基底(例如GaAs-on-silicon)或一石墨烯覆矽基底(graphene-on-silicon)等半導體基底。較佳來說，基底10不包括矽覆絕緣(silicon-on-insulator，SOI)基底。仍如第1圖所示，基底10上設置有複數個鰭狀突起結構12。詳細而言，製備上述鰭狀突起結構12的方法可包括下列步驟，但不以此為限。首先，提供一塊狀底材(未繪示)，在其上形成硬遮罩層(未繪示)，並將其圖案化以定義出其下之塊狀底材中欲對應形成之鰭狀突起結構12的位置。接著，進行一蝕刻製程，於塊狀底材中形成鰭狀突起結構12。如此，便完成鰭狀突起結構12之製作程序。在此情況下，鰭狀突起結構12可視為延伸出自基底10之一表面10a，且彼此間具有相同之成份組成，例如單晶矽。另一方面，當基底並非選自上述塊狀底材，而是選自於三五族半導體覆矽基底時，則鰭狀突起結構的主要組成會相異於下方底材。

在本實施例中，形成鰭狀突起結構12後可選擇性地移除 硬遮罩層(未繪示)，致使鰭狀突起結構12與後續形成之介電層之間可具有三直接接觸面(包含二接觸側面及一接觸頂面)。因此，具有此三直接接處面之場效電晶體亦被稱作是三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，致使在相同之驅動電壓下可獲得加倍的汲極驅動電流。除此之外，本實施例亦可保留硬遮罩層(未繪示)，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)一鰭式場效電晶體(fin field effect transistor,Fin FET)。鰭式場效電晶體中，由於保留了硬遮罩層(未繪示)，鰭狀突起結構12與後續將形成之介電層之間僅有兩接觸側面。

請參照第2圖，第2圖繪示了形成閘極結構後半導體裝置之透視圖。絕緣結構20會被形成於各鰭狀突起結構12之間的基底10上，以電性絕緣後續形成之各電晶體，而形成如第2圖所示之絕緣結構20。此時，各鰭狀突起結構12的下部會被埋設於絕緣結構20中，致使位於絕緣結構20外的各鰭狀突起結構12會具有一第一高度H1。絕緣結構20例如為一淺溝渠絕緣(shallow trench isolation,STI)結構，其例如以一淺溝渠絕緣製程形成，其詳細形成方法為本領域技術人員所熟知，故不再贅述，但本發明不以此為限。

接續，仍如第2圖所示，由下而上依序形成一閘極介電層(未繪示)、一犧牲電極層(未繪示)以及一蓋層(未繪示)覆蓋基底10以及鰭狀突起結構12。隨之，將蓋層(未繪示)、犧牲電極層(未繪示)以及閘極介電層(未繪示)圖案化，以形成一閘極介電層(未繪示)、一犧牲電極層32以及一蓋層38於基底10以及鰭狀 突起結構12上。閘極介電層、犧牲電極層32以及蓋層38可構成一閘極結構30，以橫跨鰭狀突起結構12並覆蓋各鰭狀突起結構12間的絕緣結構20。根據本實施例，閘極結構30會橫跨二鰭狀突起結構12而形成如第2圖所示之結構。具體來說，閘極結構30會覆蓋各鰭狀突起結構12的部份頂面14以及兩側面16，並覆蓋住部份絕緣結構20的頂面22。此外，閘極結構30較佳係沿著一第一方向X延伸，而鰭狀突起結構12較佳係沿著一第二方向Y延伸並沿著一第三方向Z突出基板10。第一方向X、第二方向Y與第三方向Z互相正交，但不限於此。

為了便於清楚揭露本發明，在第2-11圖中僅繪示單一閘極結構30，然而其個數亦可根據不同產品需求而有所增加。舉例來說，基板上可設有一個以上且互相平行之閘極結構，使得同一條鰭狀突起結構可被一個以上的閘極結構所覆蓋。此外，同一條閘極結構30較佳係用以作為同一導電型電晶體之閘極，例如作為PMOS電晶體的閘極或NMOS電晶體的閘極。

本實施例係以一後置高介電常數後閘極(Gate-Last for High-K Last)製程為例，故閘極結構30亦可被視為是一虛置閘極結構(dummy gate structure)。換言之，閘極介電層將於後續製程中被替換成高介電常數閘極介電層，而犧牲電極層32將會被替換成導電金屬層。在此實施態樣下，閘極介電層可僅為一般方便於後續製程中移除之犧牲材料，例如為一氧化層。犧牲電極層32之組成可以是多晶半導體材料，例如多晶矽，但不以此為限。蓋層可包括由氮化層或氧化層等所組成之單層或多層結構，作為一圖案化的硬遮罩。在本實施例中，蓋層38係為一雙層結構，其由下而上可包含一 底層34以及一頂層36，且底層34例如為一氮化層，而頂層36可例如為一氧化層，不以此為限。

上述係介紹後置高介電常數後閘極製程的實施態樣，然而本實施例不限於此，其亦可採用一前置高介電常數後閘極(Gate-Last for High-K First)製程。在此態樣下，閘極介電層可為一高介電常數閘極介電層，其可選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicate,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate,SrTiO₃)、矽酸鋯氧化合物(zirconium silicate,ZrSiO₄)、鋯酸鉿(hafnium zirconate,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鉭鍶(barium strontium titanate,BaxSr_1-xTiO₃,BST)所組成之群組，但本發明不以此為限。另外，可形成一阻障層(未繪示)於閘極介電層上，用以於移除犧牲電極層時當作蝕刻停止層來保護閘極介電層，並可防止後續位於其上之金屬成分向下擴散污染閘極介電層。上述阻障層(未繪示)可例如為氮化鉭(tantalum nitride,TaN)、氮化鈦(titanium nitride,TiN)等之單層結構或複合層結構。

請參照第3圖及第4圖，其中第4圖是沿著第3圖剖線A-A’所繪示之剖面示意圖。在形成上述之閘極結構後，繼以如第3圖和第4圖所示，可形成一側壁子40於閘極結構30之一側壁上，以定義後續所形成之磊晶結構的位置。本實施例之側壁子40較佳係 形成於閘極結構30之各側，且其底部會覆蓋絕緣結構20之部份頂面22。詳細而言，形成側壁子40的方法可例如為：先順向性地沈積一材料層(未繪示)於閘極結構30以及基底10上，再進行一蝕刻製程以形成側壁子40。上述側壁子40之結構可包括單層結構或多層結構，例如由氮化矽、氮氧化矽等所組成之單層結構，或者由氧化矽/氮化矽等所組成之雙層結構，但不以此為限。本實施例所指之側壁子40係為用以定義及形成磊晶結構之側壁子，因此在形成側壁子40之前或之後，可能會再另外形成其他較薄的側壁子以形成輕摻雜源/汲極區(未繪示)或另外形成其他較厚的側壁子以形成源/汲極區(未繪示)等。為能簡化及清楚揭示本發明，第3-11圖僅繪示用以形成磊晶結構之側壁子40。

請參照第5圖，第5圖繪示了蝕刻絕緣結構後半導體裝置之透視圖。在形成上述側壁子40後，可進一步蝕刻未被閘極結構30以及側壁子40覆蓋的絕緣結構20，使部份絕緣結構20之頂面22下降一預定深度(或稱一第一深度D1)，而形成如第5圖所示之結構。詳細來說，可以利用一第一蝕刻製程42，例如濕式蝕刻或乾式蝕刻製程，選擇性地移除絕緣結構20，而不移除閘極結構30及鰭狀突起結構12。透過這樣的方式，除了可暴露出位於閘極結構30及側壁子40正下方絕緣結構20的部份側壁24，也會被暴露出原本埋設於絕緣結構20內並與絕緣結構20直接接觸的部份鰭狀突起結構12。此時，位於閘極結構30以及側壁子40正下方之絕緣結構20便具有一較高之第一頂面22a，而未被閘極結構30覆蓋住的絕緣結構20則具有一較低之第二頂面22b，且其間會具有一高度差H2。舉例來說，此高度差可介於100埃至250埃之間，較佳為150埃，但不限於此。

請參照第6圖至第8圖，第6圖繪示了蝕刻鰭狀突起結構後半導體裝置之透視圖，第7圖是沿著第6圖剖線A-A’所繪示之剖面示意圖，第8圖是沿著第6圖剖線B-B’所繪示之剖面示意圖。如第6圖至第8圖所示，可以在閘極結構30以及側壁子40之覆蓋下進行一第二蝕刻製程46，以蝕刻鰭狀突起結構12，並於閘極結構30至少一側的鰭狀突起結構12內形成一凹槽60一凹槽60。進一步來說，本實施例閘極結構30兩側的鰭狀突起結構12內各會形成一凹槽60，且凹槽60之底面68底面68較佳不會深於絕緣結構20之底面26。具體來說，如第7圖和第8圖所示，凹槽底面68與原始鰭狀突起結構12之頂面14會具有一差值，此差值等於第一高度H1加上第二深度D2；而位於閘極結構30兩側之絕緣結構20之頂面22相較於施行第二蝕刻製程46前會減少一數值，此數值即等於第一深度D1。進一步來說，第二深度D2會大於(或稱深於)第一深度D1。

更進一步而言，上述蝕刻可包含至少一乾蝕刻步驟或/以及至少一濕蝕刻步驟，例如先以一乾蝕刻步驟蝕刻基底10至一預定深度，然後以一濕蝕刻步驟側向蝕刻以形成所需之凹槽60的輪廓，但不以此為限。在本實施例中，凹槽60之一剖面具有一上凹的剖面結構，但不以此為限，凹槽60可視實際需要具有不同之剖面結構。此外，本實施例可選擇性進行一濕式清洗製程(未繪示)，清洗蝕刻後的凹槽60表面。濕式清洗製程可例如為含稀釋氫氟酸(dilute hydrofluoric acid,DHF)的製程，但本發明不以此為限。

在此需注意的是，上述蝕刻未被閘極結構30以及側壁子 40覆蓋的絕緣結構20之製程時點以及蝕刻鰭狀突起結構12之製程時點可以相互對調。具體而言，本實施例亦可以先蝕刻暴露出於閘極結構30以及側壁子40之鰭狀突起結構12，再蝕刻未被閘極結構30以及側壁子40覆蓋的絕緣結構20。換言之，由於本發明之一特徵在於透過蝕刻絕緣結構20的方式，降低凹槽60底面68與閘極結構30兩側之絕緣結構20頂面22之差距，因此無論其蝕刻先後順序為何，均可達到本明所需之目的。

請參照第9圖至第11圖，其中第9圖繪示了形成磊晶結構後半導體裝置之透視圖，第10圖是沿著第9圖剖線A-A’所繪示之剖面示意圖，第11圖是沿著第9圖剖線B-B’所繪示之剖面示意圖。如第9圖至第11圖所示，進行一磊晶成長製程，例如一分子束磊晶製程(molecular beam epitaxy,MBE)、一共流磊晶成長製程(co-flow epitaxial growth process)、一循環選擇性磊晶成長製程(cyclic selective epitaxial growth process)或其他類似之磊晶製程，於相應之凹槽60內形成一磊晶結構66。具體來說，各磊晶結構66可以完整覆蓋對應凹槽60之底面68以及側壁70。進一步來說，磊晶結構66的成份可搭配不同導電型的半導體裝置而有所差異，致使其可以施加適當至應力至鄰近於鰭狀突起結構12頂面14以及兩側面16之通道區域。舉例來說，對於一P型半導體裝置而言，磊晶結構66較佳係為具有或不具有摻質之矽鍺層，以提供一壓縮應力至通道區域。且磊晶結構66亦可以具有一由內至外或/且由下至上具有多層濃度不同的包覆結構。舉例來說，磊晶結構由下至上可包括磊晶矽、鍺濃度相對低之至少一磊晶矽鍺層、鍺濃度相對高之至少一磊晶矽鍺層以及一磊晶矽層等等。另一方面，對於一N型半導體裝置而言，磊晶結構66較佳係為矽磷成份(SiP)、矽碳成分 (SiC)、磷摻雜矽碳成分等等，以提供一伸張應力至通道區域。

進一步來說，無論磊晶結構66的成份為何，由於凹槽60底面68與閘極結構30兩側之絕緣結構20頂面22b之差距可以透過上述蝕刻製程而降低，因此在磊晶過程中，磊晶結構66便不易受到絕緣結構22b的阻擋而提早封口並產生空穴缺陷。換言之，本發明之一特徵在於透過蝕刻閘極結構30兩側之絕緣結構20，使得磊晶結構66可維持所需之高度(或稱為深度)且不會產生空穴缺陷。因此，磊晶結構便可提供載子通道所需之應力，進而有效提升載子遷移率。

在形成上述磊晶結構之後，可選擇性地再進行後續之半導體製程，例如高介電常數後置之金屬閘極取代製程，以將多晶矽構成的閘極結構12置換成金屬閘極結構。其製程可包括：(1)沉積一層間介電層，以圍繞閘極結構；(2)移除閘極結構，以留下一溝渠；(3)形成一閘極介電層，以覆順向性地覆蓋溝渠之側壁及底部；以及(4)形成一導電層，以填滿該溝渠。之後，進行接觸插塞製程，以形成電連接磊晶結構之接觸插塞。由於上述製程步驟為熟習本領域技藝者所知，故於此亦不再贅述。

根據上述，係完成本發明之一較佳實施例之半導體裝置及其製作方法。下文將進一步介紹上述實施例之一變化型實施例，且為簡化說明，以下說明主要針對不同之處進行詳述，而不再對相同之處作重覆贅述。此外，各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。

首先請參照第3圖和第5圖。根據本變化型實施例，在形成側壁子之後40，亦可以進行一第一蝕刻製程42，以暴露出位於閘極結構30及側壁子40正下方絕緣結構20的部份側壁24，並暴露出原本埋設於絕緣結構20內並與絕緣結構20直接接觸的部份鰭狀突起結構12。之後，相異於上述之實施例，本變化型實施例係不進行第二蝕刻製程，因此鰭狀突起結構12內不會形成有凹槽。最後，類似如第9圖所示，可進行一磊晶成長製程，以形成一磊晶結構66於鰭狀突起結構12之表面上。後續之製程類似如前文所述之實施例，在此便不加贅述。由於本變化型實施例會先移除部份之絕緣結構20，所以可使得磊晶結構66有效地施加應力於相對應之通道區域。

在此需注意的是，為了簡潔起見，上文各實施例主要以非平面場效電晶體作為本發明實施之標的。然而，本發明之精神亦可以被應用於平面場效電晶體。具體來說，可利用閘極結構覆蓋一平面主動區域以及部份絕緣結構，並先後蝕刻位於閘極結構兩側之主動區域和絕緣結構，最後再進行磊晶成長製程。同樣地，透過蝕刻閘極結構兩側絕緣結構之方式，使得後續磊晶結構可得到所需之高度(或稱為深度)且不會產生空穴缺陷。因此，磊晶結構便可提供平面載子通道所需之應力，進而有效提升載子遷移率。

綜合上述，本發明係提供一種半導體裝置結構及其製作方法。藉由蝕刻閘極結構兩側之絕緣結構之方式，且選擇性地搭配形成凹槽，便可以降低凹槽底面與閘極結構兩側之絕緣結構頂面之差距。在後續磊晶過程中，磊晶結構便不易受到絕緣結構的阻擋而提早封口產生空穴缺陷，因此可提供載子通道所需之應力，進而有效 提升載子遷移率。

10‧‧‧基底

12‧‧‧鰭狀突起結構

20‧‧‧絕緣結構

24‧‧‧側壁

30‧‧‧閘極結構

32‧‧‧犧牲電極層

34‧‧‧底層

36‧‧‧頂層

38‧‧‧蓋層

40‧‧‧側壁子

66‧‧‧磊晶結構

Claims (19)

1. 一種半導體裝置，包括：一鰭狀突起結構，延伸出於一基板之一表面，其中該鰭狀突起結構具有一頂面以及二側面；一絕緣結構，環繞該鰭狀突出結構；一閘極結構，包覆部份該鰭狀突起結構的該頂面以及該些側面，以及覆蓋部份該絕緣結構，其中位於該閘極結構下方的該絕緣結構具有一第一頂面，位於該閘極結構兩側的該絕緣結構具有一第二頂面，且該第一頂面與高於該第二頂面；以及一磊晶結構，設置於該閘極結構的一側，且直接接觸該鰭狀突起結構。
2. 如請求項第1項所述之半導體裝置，其中該第一頂面與該第二頂面間的差值介於100埃至250埃之間。
3. 如請求項第1項所述之半導體裝置，其中該閘極結構係為一金屬閘極結構。
4. 如請求項第1項所述之半導體裝置，其中位於該閘極結構下方的該絕緣結構具有一側壁，且該磊晶結構直接接觸該側壁。
5. 如請求項第1項所述之半導體裝置，另包括一凹槽，形成於該鰭狀突起結構的一端，其中該磊晶結構會填滿該凹槽。
6. 如請求項第5項所述之半導體裝置，其中該磊晶結構的底面淺於該絕緣結構的底面。
7. 如請求項第6項所述之半導體裝置，其中該磊晶結構的底面與該絕緣結構的底面間的差值介於100埃至250埃之間。
8. 如請求項第1項所述之半導體裝置，其中該磊晶結構包括矽鍺、矽磷或矽磷碳。
9. 如請求項第1項所述之半導體裝置，另包括一側壁子，設置於該閘極結構的一側壁上。
10. 如請求項第1項所述之半導體裝置，另包括：另一磊晶結構，設置於該閘極結構的另一側，且直接接觸該鰭狀突起結構；一通道區域，鄰近於該鰭狀突起結構的該頂面以及該些側面，且位於該磊晶結構以及該另一磊晶結構間。
11. 一種半導體裝置的製作方法，包括：形成一鰭狀突起結構，延伸出於一基板之一表面，其中該鰭狀突起結構具有一頂面以及二側面；形成一絕緣結構，環繞該鰭狀突出結構；形成一閘極結構，包覆部份該突起結構的該頂面以及該些側面，以及覆蓋部份該絕緣結構；蝕刻暴露出於該閘極結構的該絕緣結構，使得該絕緣結構的頂面至一第一深度；於該閘極結構一側的該鰭狀突起結構內形成一凹槽；以及形成一磊晶結構，以填滿該凹槽，其中該磊晶結構的底面具有一 第二深度，且該第二深度深於該第一深度。
12. 如請求項第11項所述之半導體裝置的製作方法，該絕緣結構係為一淺溝渠絕緣結構(shallow trench isolation,STI)。
13. 如請求項第11項所述之半導體裝置的製作方法，其中蝕刻該絕緣結構的步驟包括濕蝕刻或乾蝕刻。
14. 如請求項第11項所述之半導體裝置的製作方法，其中該閘極結構係為一虛置閘極結構(dummy gate structure)。
15. 如請求項第11項所述之半導體裝置的製作方法，其中形成該凹槽的步驟包括濕蝕刻或乾蝕刻。
16. 如請求項第11項所述之半導體裝置的製作方法，該磊晶結構包括矽鍺、矽磷或矽磷碳。
17. 如請求項第11項所述之半導體裝置的製作方法，在蝕刻該絕緣結構前，另包括形成一側壁子，設置於該閘極結構的側壁上。
18. 如請求項第17項所述之半導體裝置的製作方法，其中形成該側壁子之步驟包括：全面沉積一材料層，以順向性地覆蓋該閘極結構以及該鰭狀突起結構；以及蝕刻該材料層，直至暴露出該絕緣結構。
19. 如請求項第11項所述之半導體裝置的製作方法，另包含： 沉積一層間介電層，以圍繞該閘極結構；移除該閘極結構，以留下一溝渠；形成一閘極介電層，以覆順向性地覆蓋該溝渠之側壁及底部；以及形成一導電層，以填滿該溝渠。