TW201503264A - 具有金屬閘極之半導體元件及其製作方法 - Google Patents

具有金屬閘極之半導體元件及其製作方法 Download PDF

Info

Publication number
TW201503264A
TW201503264A TW102125059A TW102125059A TW201503264A TW 201503264 A TW201503264 A TW 201503264A TW 102125059 A TW102125059 A TW 102125059A TW 102125059 A TW102125059 A TW 102125059A TW 201503264 A TW201503264 A TW 201503264A
Authority
TW
Taiwan
Prior art keywords
gate
layer
semiconductor device
metal
substrate
Prior art date
Application number
TW102125059A
Other languages
English (en)
Inventor
Yong Tian Hou
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to TW102125059A priority Critical patent/TW201503264A/zh
Publication of TW201503264A publication Critical patent/TW201503264A/zh

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種具有金屬閘極之半導體元件之製作方法，該製作方法首先提供一基底，該基底上形成有至少一第一半導體元件，且該第一半導體元件包含一第一虛置閘極。接下來移除該第一虛置閘極，以於該第一半導體元件內形成一第一閘極溝渠，且該基底係暴露於該第一閘極溝渠之底部。在形成該第一閘極溝渠之後，於該第一閘極溝渠內形成一磊晶通道層。

Description

具有金屬閘極之半導體元件及其製作方法
本發明係有關於一種具有金屬閘極(metal gate)之半導體元件及其製作方法，尤指一種整合磊晶製程之具有金屬閘極之半導體元件及其製作方法。
隨著半導體製程進入到深次微米時代，對於金氧半導體(metal-oxide semiconductor，MOS)半導體元件的驅動電流(drive current)的提昇已顯得日益重要。為了改善元件的效能，業界已發展出所謂的磊晶(epitaxy)技術，用以達到使MOS電晶體運作更快的目的。
另一方面，隨著半導體元件持續地微縮，功函數金屬(work function metal)係用以取代傳統多晶矽作為匹配高介電常數(high dielectric constant，以下簡稱為high-k)介電層的控制電極。而功能函數金屬閘極之製作方法係可概分為前閘極(gate first)與後閘極(gate last)製程兩大類，其中後閘極製程又因可避免源極/汲極活化回火以及金屬矽化物等高熱預算製程，而具有較寬的材料選擇，故漸漸地取代前閘極製程。
然而，除了金屬閘極製程之外，上述高熱預算製程亦可能 影響磊晶的品質。因此，如何在避免高溫影響的前提下，有效地整合磊晶製程與金屬閘極製程，係為業界努力解決的問題。
因此，本發明之一目的係在於提供一種具有金屬閘極之半導體元件及其製作方法，用以整合磊晶製程與金屬閘極製程。
根據本發明之申請專利範圍，係提供一種具有金屬閘極之半導體元件之製作方法，該製作方法首先提供一基底，該基底上形成有至少一第一半導體元件，且該第一半導體元件包含一第一虛置閘極。接下來移除該第一虛置閘極，以於該第一半導體元件內形成一第一閘極溝渠，且該基底係暴露於該第一閘極溝渠之底部。在形成該第一閘極溝渠之後，於該第一閘極溝渠內形成一磊晶通道層(epitaxial channel layer)。
根據本發明之申請專利範圍，另提供一種具有金屬閘極之半導體元件，該半導體元件包含有一基底、一設置於該基底上之金屬閘極、一high-k閘極介電層、以及一磊晶通道層。該磊晶通道層係設置於該high-k閘極介電層與該基底之間，且該磊晶通道層之一長度與該金屬閘極之一長度相同。
根據本發明所提供之具有金屬閘極之半導體元件及其製作方法，係整合後閘極製程與磊晶製程，並且是在高熱預算製程如源極/汲極回火製程與金屬矽化物製程等之後，以及移除虛置閘極之後，方於閘極溝渠內形成磊晶通道層，並進行金屬閘極的製作。由於磊晶通道層與金屬閘極皆形成於高溫製程之後，因此磊晶通道層 的膜層品質將不再受到影響，而有利於提高電晶體的效能。
100、200‧‧‧基底
102、202‧‧‧核心區域
104、204‧‧‧周邊區域
106、206‧‧‧隔離結構
110、210‧‧‧第一半導體元件
112、212‧‧‧第二半導體元件
114、214‧‧‧氧化層
116‧‧‧虛置閘極
120、220‧‧‧第一輕摻雜汲極
122、222‧‧‧第二輕摻雜汲極
124、224‧‧‧側壁子
130、230‧‧‧第一源極/汲極
132、232‧‧‧第二源極/汲極
140、240‧‧‧接觸洞蝕刻停止層
142、242‧‧‧內層介電層
150、250‧‧‧第一閘極溝渠
152、252‧‧‧第二閘極溝渠
254‧‧‧凹槽
160、260‧‧‧磊晶通道層
170、270‧‧‧高介電常數閘極介電層
172、272‧‧‧功函數金屬層
174、274‧‧‧填充金屬層
180、280‧‧‧第一金屬閘極
182、282‧‧‧第二金屬閘極
第1圖至第6圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。
第7圖至第10圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。
請參閱第1圖至第6圖，第1圖至第6圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底100上可定義有一核心區域102與一周邊區域104，且核心區域102與周邊區域104係藉由一隔離結構106，例如一淺溝隔離(shallow trench isolation，STI)提供電性分離。核心區域102內形成有一第一半導體元件110，而周邊區域104內則形成有一第二半導體元件112。在本較佳實施例中，第一半導體元件110與第二半導體元件112具有相同的導電型式，但第一半導體元件110與第二半導體元件112亦可具有互補(complementary)的導電型式。另外，核心區域102內亦可包含導電型式與第一半導體元件110互補的其他半導體元件，該等細節於此係不多加贅述。
請繼續參閱第1圖。第一半導體元件110與第二半導體元件112分別包含一氧化層114、一虛置閘極116如一多晶矽層以及 一用以定義虛置閘極116位置之圖案化硬遮罩(圖未示)。如第1圖所示，氧化層114係形成於虛置閘極116與基底100之間，用以作為一介面層(interfacial layer，IL)。介面層可提供基底100與後續形成的閘極介電層，尤其是high-k閘極介電層一良好的界面。此一氧化層114可藉由同場蒸氣矽成長(in-situ silicon growth，ISSG)、快速熱氧化(rapid thermal oxidation，RTO)等高溫製程形成於基底100上。此外第一半導體元件110與第二半導體元件112分別包含一第一輕摻雜汲極(light doped drain，以下簡稱為LDD)120與一第二LDD 122、一側壁子124、與一第一源極/汲極130與一第二源極/汲極132。第一源極/汲極130與第二源極/汲極132之表面分別包含有一金屬矽化物(圖未示)。而在第一半導體元件110與第二半導體元件112上，係依序形成一接觸洞蝕刻停止層(contact etch stop layer，以下簡稱為CESL)140與一內層介電(inter-layer dielectric，以下簡稱為ILD)層142。上述元件之製作步驟以及材料選擇，皆為該領域之人士所熟知，故於此皆不再贅述。
另外需注意的是，為了提供應力作用以更改善半導體元件110/112的電性表現，本較佳實施例中亦可與選擇性磊晶成長(selective epitaxial growth，以下簡稱為SEG)方法整合，因此至少核心區域102內的第一半導體元件100所具有之第一源極/汲極130可分別包含一摻雜磊晶層。且由於摻雜磊晶層與基底100之晶格差異，具有摻雜磊晶層的第一源極/汲極130之表面可能高於基底100之表面，如第1圖所示。
請參閱第1圖與第2圖。在形成CESL 140與ILD層142後，係藉由一平坦化製程移除部分的ILD層142與CESL 140，直至 暴露出第一半導體元件110與第二半導體元件112之圖案化硬遮罩或虛置閘極116。接下來請參閱第2圖。隨後利用一適合之蝕刻製程移除第一半導體元件110與第二半導體元件112之圖案化硬遮罩與虛置閘極116，而於第一半導體元件110內形成一第一閘極溝渠150，同時於第二半導體元件112內形成一第二閘極溝渠152。且如第2圖所示，在移除虛置閘極116後，氧化層114係暴露於第一閘極溝渠150與第二閘極溝渠152之底部。
請參閱第3圖。更重要的是，本較佳實施例在形成第一閘極溝渠150與第二閘極溝渠152之後，更進行一蝕刻製程，利用一合適的蝕刻劑移除第一閘極溝渠150內的氧化層114，以於第一閘極溝渠150之底部暴露出基底100。另外，在第二半導體元件112處，係可選擇性地形成一保護層(圖未示)，用以保護第二閘極溝渠152內的氧化層114。因此，在本較佳實施例中，基底100係暴露於第一閘極溝渠150之底部；而氧化層114係暴露於第二閘極溝渠152之底部。然而熟習該項技藝之人士應知，在本較佳實施例之其他變化型中，第一閘極溝渠150與第二閘極溝渠152內的氧化層114可同時移除，以於第一閘極溝渠150與第二閘極溝渠152之底部暴露出基底100。
請參閱第4圖。在移除第一閘極溝渠150內的氧化層114並暴露出基底100後，係進行一清洗步驟，用以去除第一閘極溝渠150底部的原生氧化物或其他不純物。隨後進行一磊晶製程，例如一SEG方法，以於第一閘極溝渠150內形成一磊晶通道層160，其厚度介於2奈米(nanometer，以下簡稱為nm)與50nm之間。根據SEG方法中磊晶材料僅會由矽表面成長的特性，本較佳實施例中， 磊晶通道層160僅會形成於暴露於第一閘極溝渠150底部的基底100上，且磊晶通道層160之一底部表面與基底100共平面。另外更值得注意的是，本較佳實施例所形成之磊晶通道層160係根據不同導電型式的要求而可具有不同的材料。舉例來說，當第一半導體元件110係為一p型半導體元件時，磊晶通道層160可包含矽、鍺或鍺化矽；而當第一半導體元件110係為一n型半導體元件，則磊晶通道層160包含III-V族材料如砷化鎵(gallium arsenide，GaAs)、磷化銦(indium phosphide，InP)、砷化銦(indium asenide，InAs)、或銻化銦(indium antimonide，InSb)等。此外，磊晶通道層160可包含摻雜磊晶材料或未摻雜磊晶材料，當磊晶通道層160包含摻雜磊晶材料時，其可包含導電型式與第一源極/汲極130互補之摻雜質。
請參閱第5圖。在形成磊晶通道層160之後，係於基底100上形成一high-k閘極介電層170。由此可知，本較佳實施例係與後閘極介電層(high-k last)製程整合。High-k閘極介電層170可以是一金屬氧化物層，例如一稀土金屬氧化物層。High-k閘極介電層170係可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組。
請仍然參閱第5圖。在形成high-k閘極介電層170之後，係於基底100上依序形成一功函數金屬層172與一填充金屬層174，且如第5圖所示，填充金屬層174填滿第一閘極溝渠150與第二閘極溝渠152。在本較佳實施例中，功函數金屬層172係根據不同的導電類型要求而具有不同的金屬材料。舉例來說，當第一半導體元件110為一p型半導體元件時，功函數金屬層172包含p型功函數金屬層，其功函數介於4.8~5.2；而當第一半導體元件110為一n型半導體元件，則功函數金屬層172包含一n型功函數金屬層，其功函數介於3.9~4.3。另外，熟習該項技藝之人士應知，在金屬閘極製程中，依電性需求於閘極溝渠填入不同的功函數金屬之前，常先填入其他的膜層如阻障層(barrier layer)、蝕刻停止層(etch stop layer)甚或應力層(strained layer)等膜層，於此不多予贅述。
請參閱第6圖。接下來，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層174、功函數金屬層172與high-k閘極介電層170，而於第一半導體元件110內形成一第一金屬閘極180；同時於第二半導體元件112內形成一第二金屬閘極182。此外，本實施例亦可再選擇性去除ILD層142與CESL 140等，然後重新形成一CESL與一ILD層，以有效提升半導體元件110/112的電性表現。如第6圖所示，由於本較佳實施例係與後閘極介電層製程整合，因此high-k閘極介電層170係具有一U形形狀。另外，設置於high-k閘極介電層170與基底100之間的磊晶通道層160，係被限制於側壁子124之內，且其長度係與第一金屬閘極180之長度相同。
根據本第一較佳實施例所提供之具有金屬閘極之半導體 元件及其製作方法，係整合後閘極製程與磊晶製程，並且在其他高熱預算製程如氧化層114、源極/汲極130與金屬矽化物的製作之後，以及移除虛置閘極之後，方於第一閘極溝渠150內形成磊晶通道層160，並進行金屬閘極180/182的製作。由於磊晶通道層160與金屬閘極180/182皆形成於高溫製程之後，因此磊晶通道層160的膜層品質將不再受到影響，而有利於提高半導體元件110的效能。
請參閱第7圖至第10圖，第7圖至第10圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。首先需注意的是，第二較佳實施例中與第一較佳實施例相同之組成元件係可包含相同的材料，故於此將不再贅述。如第7圖所示，本較佳實施例首先提供一基底200，基底200上可定義有一核心區域202與一周邊區域204，且核心區域202與周邊區域204係藉由一隔離結構206，例如一淺溝隔離提供電性分離。核心區域202內形成有一第一半導體元件210，而周邊區域204內則形成有一第二半導體元件212。如前所述，第一半導體元件210與第二半導體元件212可具有相同或不同的導電型式，另外核心區域202內亦可包含導電型式與第一半導體元件210互補的其他半導體元件，該等細節於此亦不多加贅述。
請繼續參閱第7圖。第一半導體元件210與第二半導體元件112分別包含一氧化層214、一虛置閘極(圖未示)如一多晶矽層以及一用以定義虛置閘極位置之圖案化硬遮罩(圖未示)。如前所述，氧化層214係形成於虛置閘極與基底200之間，用以作為一介面層，而此介面層可提供基底200與後續形成的閘極介電層，尤其是high-k閘極介電層一良好的界面。如前所述，此一氧化層214可 藉由同場蒸氣矽成長、快速熱氧化等高溫製程形成於基底200上。此外第一半導體元件210與第二半導體元件212分別包含一第一LDD 220與一第二LDD 222、一側壁子224、與一第一源極/汲極230與一第二源極/汲極232。第一源極/汲極230與第二源極/汲極232之表面係分別包含有一金屬矽化物(圖未示)。而在第一半導體元件210與第二半導體元件212上，係依序形成一CESL 240與一ILD層242。上述元件之製作步驟以及材料選擇，皆為該領域之人士所熟知，故於此皆不再贅述。
另外需注意的是，為了提供應力作用以更改善半導體元件210/212的電性表現，本較佳實施例中亦可與SEG方法整合，因此至少第一半導體元件210之第一源極/汲極230可包含一摻雜磊晶層。且由於摻雜磊晶層與基底200之晶格差異，具有摻雜磊晶層的第一源極/汲極230之表面可能高於基底200之表面，如第7圖所示。
請繼續參閱第7圖。在形成CESL 240與ILD層242後，係藉由一平坦化製程移除部分的ILD層242與CESL 240，直至暴露出第一半導體元件210與第二半導體元件212之圖案化硬遮罩或虛置閘極。隨後利用一適合之蝕刻製程移除第一半導體元件210與第二半導體元件212之圖案化硬遮罩與虛置閘極，而於第一半導體元件210內形成一第一閘極溝渠250，同時於第二半導體元件212內形成一第二閘極溝渠252。如第7圖所示，在移除虛置閘極後，氧化層214係暴露於第一閘極溝渠250與第二閘極溝渠252之底部。
請參閱第8圖。接下來，本較佳實施例在形成第一閘極溝渠250與第二閘極溝渠252之後，更進行一蝕刻製程，利用一合適 的蝕刻劑移除第一閘極溝渠250內的氧化層214，以於第一閘極溝渠250之底部暴露出基底200。更重要的是，在本較佳實施例中，蝕刻製程在移除第一閘極溝渠250內的氧化層214之後，更過度蝕刻(over-etching)暴露於第一閘極溝渠250底部之基底200，而於第一閘極溝渠250的底部形成一凹槽254。另外，在第二半導體元件212處，係可選擇性地形成一保護層(圖未示)，用以保護層第二閘極溝渠252內的氧化層214。因此，在本較佳實施例中，基底200係暴露於第一閘極溝渠250之底部，尤其是凹槽254之底部；而氧化層214係暴露於第二閘極溝渠252之底部。然而熟習該項技藝之人士應知，在本較佳實施例之其他變化型中，第一閘極溝渠250與第二閘極溝渠252內的氧化層214係可同時移除，以於第一閘極溝渠250與第二閘極溝渠252之底部暴露出基底200，並且過度蝕刻第一閘極溝渠250與第二閘極溝渠252底部之基底200，而分別於第一閘極溝渠250與第二閘極溝渠252之底部形成凹槽。
請參閱第9圖。在移除第一閘極溝渠250內的氧化層114並過度蝕刻基底200而形成凹槽254後，係進行一清洗步驟，用以去除凹槽254內的原生氧化物或其他不純物。隨後進行一磊晶製程，例如一SEG方法，於第一閘極溝渠250內形成一磊晶通道層260，其厚度介於2nm與50nm之間。根據SEG方法中磊晶材料僅會由矽表面成長的特性，本較佳實施例中，磊晶通道層260僅會形成於暴露於凹槽254底部的基底200上，且磊晶通道層260之一底部表面與基底200非共平面。如第9圖所示，磊晶通道層260係限制於側壁子224之內，且其底部低於基底200之表面。如前所述，本較佳實施例所形成之磊晶通道層260係根據不同的導電類型要求而可具有不同的材料，而該等材料係可如第一較佳實施例所述，故 不再贅述。此外磊晶通道層260可包含摻雜磊晶材料或未摻雜磊晶材料，當磊晶通道層260包含摻雜磊晶材料時，其可包含導電型式與第一源極/汲極230互補之摻雜質。
請參閱第10圖。在形成磊晶通道層260之後，係於基底200上形成一high-k閘極介電層270，high-k閘極介電層所包含之材料係可如第一較佳實施例所述，故不再贅述。且由此可知，本較佳實施例亦與後閘極介電層製程整合。在形成high-k閘極介電層270之後，係於基底200上依序形成一功函數金屬層272與一填充金屬層274，且如第10圖所示，填充金屬層274填滿第一閘極溝渠250與第二閘極溝渠252。在本較佳實施例中，功函數金屬層272係根據不同的導電類型要求而具有不同的金屬材料。舉例來說，當第一半導體元件210係為一p型半導體元件時，功函數金屬層272包含p型功函數金屬層，其功函數介於4.8~5.2；而當第一半導體元件210係為一n型半導體元件，則功函數金屬層272包含一n型功函數金屬層，其功函數介於3.9~4.3。另外，熟習該項技藝之人士應知，在金屬閘極製程中，依電性需求於閘極溝渠填入不同的功函數金屬之前，常先填入其他的膜層如阻障層、蝕刻停止層甚或應力層等膜層，於此不多予贅述。
請仍然參閱第10圖。接下來，進行一平坦化製程，例如一CMP製程，用以移除多餘的填充金屬層274、功函數金屬層272與high-k閘極介電層270，而於第一半導體元件210內形成一第一金屬閘極280；同時於第二半導體元件212內形成一第二金屬閘極282。此外，本實施例亦可再選擇性去除ILD層242與CESL 240等，然後重新形成一CESL與一ILD層，以有效提升半導體元件210/212 的電性表現。由於上述製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述與繪示。如第10圖所示，由於本較佳實施例係與後閘極介電層製程整合，因此high-k閘極介電層270係具有一U形形狀。另外，設置於high-k閘極介電層270與基底200之間的磊晶通道層260，係被限制於側壁子224之內，且其長度係與第一金屬閘極280之長度相同。
根據本第二較佳實施例所提供之具有金屬閘極之半導體元件及其製作方法，係整合後閘極製程與磊晶製程，並且更在其他高熱預算的製程如氧化層214、第一源極/汲極230與金屬矽化物的製作，以及移除虛置閘極之後，尤其是在移除虛置閘極且於閘極溝渠內形成凹槽254之後，方於第一閘極溝渠250內形成磊晶通道層260，並進行金屬閘極280/282的製作。由於磊晶通道層260與金屬閘極280/282皆形成於高溫製程之後，因此磊晶通道層260的膜層品質將不再受到影響，而更有利於提高第一半導體元件210的效能。另外，由於本較佳實施例中磊晶通道層260之底部係低於基底200表面，因此來自於具有磊晶材料的第一源極/汲極230的應力可更有效地施加於通道區域，而更提升第一半導體元件210的效能。
綜上所述，根據本發明所提供之具有金屬閘極之半導體元件及其製作方法，係整合後閘極製程與磊晶製程，並且在其他高熱預算的如源極/汲極回火製程與金屬矽化物製程等，以及移除虛置閘極之後，方於閘極溝渠內形成底部與基底共平面或非共平面的磊晶通道層，並進行金屬閘極的製作。由於磊晶通道層與金屬閘極皆形成於高溫製程之後，因此磊晶通道層的膜層品質將不再受到影響，故可降低高溫造成的高電阻與漏電流等問題，而更有利於提高電晶 體的效能。除此之外，本發明所提供之具有金屬閘極之半導體元件及其製作方法更可與多閘極半導體元件如鰭式場效電晶體(Fin Field effect transistor，FinFET)技術整合。
100‧‧‧基底
102‧‧‧核心區域
104‧‧‧周邊區域
106‧‧‧隔離結構
110‧‧‧第一半導體元件
112‧‧‧第二半導體元件
114‧‧‧氧化層
120‧‧‧第一輕摻雜汲極
122‧‧‧第二輕摻雜汲極
124‧‧‧側壁子
130‧‧‧第一源極/汲極
132‧‧‧第二源極/汲極
140‧‧‧接觸洞蝕刻停止層
142‧‧‧內層介電層
160‧‧‧磊晶通道層
170‧‧‧高介電常數閘極介電層
172‧‧‧功函數金屬層
174‧‧‧填充金屬層
180‧‧‧第一金屬閘極
182‧‧‧第二金屬閘極

Claims (20)

  1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底上形成有至少一第一半導體元件，且該第一半導體元件包含一第一虛置閘極；移除該第一虛置閘極，以於該第一半導體元件內形成一第一閘極溝渠，且該基底係暴露於該第一閘極溝渠之底部；以及於該第一閘極溝渠內形成一磊晶通道層(epitaxial channel layer)。
  2. 如申請專利範圍第1項所述之製作方法，更包含一氧化層(oxide layer)，設置於該基底與該第一虛置閘極之間。
  3. 如申請專利範圍第2項所述之製作方法，更包含一移除該氧化層以於該第一閘極溝渠底部暴露該基底之步驟，進行於移除該第一虛置閘極之後。
  4. 如申請專利範圍第1項所述之製作方法，更包含一過度蝕刻(over-etching)暴露於該第一閘極溝渠底部之該基底之步驟。
  5. 如申請專利範圍第1項所述之製作方法，其中該第一半導體元件係為一p型半導體元件，且該磊晶通道層包含矽、鍺或鍺化矽。
  6. 如申請專利範圍第1項所述之製作方法，其中該第一半導體元件係為一n型半導體元件，且該磊晶通道層包含III-V族材料。
  7. 如申請專利範圍第1項所述之製作方法，更包含一第二半導體元件，設置於該基底上，該第二半導體元件包含一第二虛置閘極與一 氧化層，且該氧化層設置於該第二虛置閘極與該基底之間。
  8. 如申請專利範圍第7項所述之製作方法，更包含於移除該第一虛置閘極的同時移除該第二虛置閘極，以於該第二半導體元件內形成一第二閘極溝渠。
  9. 如申請專利範圍第8項所述之製作方法，其中該氧化層係暴露於該第二閘極溝渠底部。
  10. 如申請專利範圍第1項所述之製作方法，更包含於該磊晶通道層上形成一高介電常數(high-k)閘極介電層。
  11. 如申請專利範圍第10項所述之製作方法，更包含於該high-k閘極介電層上依序形成一功函數金屬層與一填充金屬層，且該填充金屬層填滿該第一閘極溝渠。
  12. 一種具有金屬閘極之半導體元件，包含有：一基底；一金屬閘極，設置於該基底上；一高介電常數(high-k)閘極介電層；以及一磊晶通道層，設置於該high-k閘極介電層與該基底之間，且該磊晶通道層之一長度係與該金屬閘極之一長度相同。
  13. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該high-k閘極介電層具有一U形形狀。
  14. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其 中該金屬閘極包含至少一功函數金屬層與一填充金屬層。
  15. 如申請專利範圍第12所述之具有金屬閘極之半導體元件，其中該半導體元件係為一p型半導體元件，且該磊晶通道層包含矽、鍺或鍺化矽。
  16. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該半導體元件係為n型半導體元件，且該磊晶通道層包含III-V族材料。
  17. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，更包含一源極/汲極，形成於該基底中。
  18. 如申請專利範圍第17項所述之具有金屬閘極之半導體元件，其中該源極/汲極更包含一摻雜磊晶層。
  19. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該磊晶通道層之一底部表面與該基底共平面。
  20. 如申請專利範圍第12項所述之具有金屬閘極之半導體元件，其中該磊晶通道層之一底部表面與該基底非共平面。
TW102125059A 2013-07-12 2013-07-12 具有金屬閘極之半導體元件及其製作方法 TW201503264A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW102125059A TW201503264A (zh) 2013-07-12 2013-07-12 具有金屬閘極之半導體元件及其製作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102125059A TW201503264A (zh) 2013-07-12 2013-07-12 具有金屬閘極之半導體元件及其製作方法

Publications (1)

Publication Number Publication Date
TW201503264A true TW201503264A (zh) 2015-01-16

Family

ID=52718500

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102125059A TW201503264A (zh) 2013-07-12 2013-07-12 具有金屬閘極之半導體元件及其製作方法

Country Status (1)

Country Link
TW (1) TW201503264A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090396B2 (en) 2015-07-20 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating metal gate devices and resulting structures

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090396B2 (en) 2015-07-20 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating metal gate devices and resulting structures
TWI685024B (zh) * 2015-07-20 2020-02-11 台灣積體電路製造股份有限公司 半導體元件製造方法
US10714587B2 (en) 2015-07-20 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating metal gate devices and resulting structures
US11764280B2 (en) 2015-07-20 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating metal gate devices and resulting structures

Similar Documents

Publication Publication Date Title
US9397184B2 (en) Semiconductor device having metal gate and manufacturing method thereof
US10014227B2 (en) Semiconductor device having strained fin structure and method of making the same
US9698229B2 (en) Semiconductor structure and process thereof
US8993384B2 (en) Semiconductor device and fabrication method thereof
US8853013B2 (en) Method for fabricating field effect transistor with fin structure
US9093477B1 (en) Implantation processing step for a recess in finFET
TWI555067B (zh) 積體電路裝置及其製造方法
US20140106558A1 (en) Semiconductor device having metal gate and manufacturing method thereof
CN104051460A (zh) 包括伪隔离栅极结构的半导体器件及其制造方法
TWI687980B (zh) 半導體元件及其製作方法
US10347761B2 (en) Tunneling field effect transistor and method for fabricating the same
US9685541B2 (en) Method for forming semiconductor structure
US20160190011A1 (en) Epitaxial structure and process thereof for forming fin-shaped field effect transistor
US9450094B1 (en) Semiconductor process and fin-shaped field effect transistor
TWI612666B (zh) 一種製作鰭狀場效電晶體的方法
TWI518790B (zh) 半導體裝置及其製作方法
TWI497716B (zh) 具有金屬閘極之半導體元件及其製作方法
US10381228B2 (en) Epitaxial process applying light illumination
TW201503264A (zh) 具有金屬閘極之半導體元件及其製作方法
TW201448120A (zh) 半導體裝置及其製作方法
TWI584482B (zh) 互補式金氧半場效電晶體結構、金氧半場效電晶體結構及其製作方法
TWI509667B (zh) 金屬閘極之結構及其製作方法
TWI527227B (zh) 半導體結構及其製程
TWI543370B (zh) Ｍｏｓ電晶體製程
TW201642324A (zh) 半導體元件及其製作方法