TWI497716B - 具有金屬閘極之半導體元件及其製作方法 - Google Patents

Description

具有金屬閘極之半導體元件及其製作方法

本發明係有關於一種具有金屬閘極(metal gate)之半導體元件及其製作方法，尤指一種實施後閘極(gate last)製程之具有金屬閘極之半導體元件及其製作方法。

在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗以新的閘極材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，用以作為匹配高介電常數(High-K)閘極介電層的控制電極。

而在互補式金氧半導體(complementary metal-oxide semiconductor，CMOS)元件中，雙功函數金屬閘極一需與NMOS元件搭配，一則需與PMOS元件搭配，因此使得相關元件的整合技術以及製程控制更形複雜，且各材料的厚度與成分控制要求亦更形嚴苛。雙功函數金屬閘極之製作方法係可概分為前閘極(gate first)製程及後閘極(gate last)製程兩大類。其中前閘極製程會在形成金屬閘極後始進行源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，因此使得材料的選擇與調整面對較多的挑戰。為避免上述高熱預算環境並獲得較寬的材料選擇，業界係提出以後閘極製程取代前閘極製程之方法。

而習知後閘極製程中，係先形成一虛置閘極(dummy gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將虛置/取代閘極移除而形成一閘極凹槽(gate trench)，再依電性需求於閘極凹槽內填入不同的金屬。由此可知，後閘極製程雖可避免源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，而具有較寬廣的材料選擇，但仍面臨複雜製程的整合性以及閘極凹槽填補能力等可靠度要求。

因此，本發明之一目的係在於提供一種實施後閘極製程的具有金屬閘極之半導體元件製作方法。

根據本發明所提供之申請專利範圍，係提供一種具有金屬閘極之半導體元件，該半導體元件包含有一半導體基底、一形成於該半導體基底上之閘極介電層、以及至少一形成於該閘極介電層上之第一導電型金屬閘極。該第一導電型金屬閘極更包含有一填充金屬層，以及一設置於該閘極介電層與該填充金屬層之間的U型金屬層，且該U型金屬層之一最高部分係低於該填充金屬層。

根據本發明所提供之申請專利範圍，另提供一種具有金屬閘極之半導體元件之製作方法。該方法首先提供一基底，該基底表面形成有一第一導電型電晶體、一第二導電型電晶體、以及一包圍該第一導電型電晶體與該第二導電型電晶體之介電層。隨後，移除該第一導電型電晶體與該第二導電型電晶體之一閘極導電層，而於第一導電型電晶體與該第二導電型電晶體內分別形成一第一閘極溝渠(gate trench)與一第二閘極溝渠。接下來於該第一閘極溝渠與該第二閘極溝渠內形成一阻障層；於該第一閘極溝渠內形成一U型金屬層，且該U型金屬層係低於該第一閘極溝渠。最後於該第一閘極溝渠與該第二閘極溝渠內形成一第二金屬層。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，各導電型電晶體皆是利用後閘極方法製作而成，故此時需要較高熱預算的製程皆已完成。且由於U型金屬層之設置，除可提供所需的功函數金屬，更可使後續填入閘極溝渠內的填充金屬層享有較佳的填補結果，確保半導體元件的可靠度。

請參閱第1圖至第8圖，第1圖至第8圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，首先提供一半導體基底100，如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底等，半導體基底100表面定義有一第一主動區域110與一第二主動區域112，且半導體基底100內係形成有複數個用以電性隔離第一主動區域110與第二主動區域112之淺溝絕緣(shallow trench isolation，STI) 102。接下來於第一主動區域110與第二主動區域112內之半導體基底100上分別形成一第一導電型電晶體120與一第二導電型電晶體122。在本較佳實施例中，第一導電型電晶體120係為一P型電晶體；而第二導電型電晶體122則為一N型電晶體，但熟習該項技藝之人士應知反之亦可。

如第1圖所示，第一導電型電晶體120與第二導電型電晶體122各包含一閘極介電層104、一閘極導電層106如一多晶矽層、與一圖案化硬遮罩108；其中閘極導電層106係作為一虛置閘極或取代閘極。在本較佳實施例中，閘極介電層104可為一傳統的二氧化矽層，亦可為一高介電常數(high-K)閘極介電層，而此high-K閘極介電層係選自氮化矽(SiN)、氮氧化矽(SiON)以及金屬氧化物所組成之一群組，其中金屬氧化物則包含氧化鉿(hafnium oxide，HfO)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，AlO)、氧化鑭(lanthanum oxide，LaO)、鋁酸鑭(lanthanum aluminum oxide，LaAlO)、氧化鉭(tantalum oxide，TaO)、氧化鋯(zirconium oxide，ZrO)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO)、或鋯酸鉿(hafnium zirconium oxide，HfZrO)等。

請繼續參閱第1圖。第一導電型電晶體120與第二導電型電晶體122分別包含一第一輕摻雜汲極(light doped drain，LDD) 130與一第二LDD 132、一側壁子134、與一第一源極/汲極140與一第二源極/汲極142。側壁子134可為一複合膜層之結構，其可包含高溫氧化矽層(high temperature oxide，HTO)、SiN、SiO或使用六氯二矽烷(hexachlorodisilane，Si₂ Cl₆ )形成的氮化矽(HCD-SiN)。另外，在本較佳實施例中，亦可利用選擇性磊晶成長(selective epitaxial growth，SEG)方法來製作第一源極/汲極140與第二源極/汲極142，例如，當第一導電型電晶體120為P型電晶體，而第二導電型電晶體122為N型電晶體時，係可利用包含有鍺化矽(SiGe)之磊晶層以及包含碳化矽(SiC)有之磊晶層分別製作第一源極/汲極140與第二源極/汲極142，以利用磊晶層與閘極通道矽之間的應力作用更改善電性表現。此外，第一源極/汲極140與第二源極/汲極142表面係分別包含有一金屬矽化物144。而在形成第一導電型電晶體120與第二導電型電晶體122之後，係於半導體基底100上依序形成一接觸洞蝕刻停止層(contact etch stop layer，CESL) 150與一內層介電(inter-layer dielectric，ILD)層152。

請參閱第2圖。接下來利用一平坦化製程，如一CMP製程，用以平坦化ILD層152與CESL 150，並移除圖案化硬遮罩108，直至暴露出閘極導電層106。在平坦化製程後，則利用一蝕刻製程移除第一導電型電晶體120與第二導電型電晶體122之閘極導電層106，而於第一導電型電晶體120與第二導電型電晶體122內分別形成一第一閘極溝渠(gate trench)160與一第二閘極溝渠162。此時第一閘極溝渠160與第二閘極溝渠162之開口係與ILD層152之表面共平面。

在本較佳實施例中，閘極介電層104係分別暴露於第一閘極溝渠160與第二閘極溝渠162之底部，但熟習該項技藝之人士應知，本第一較佳實施例所提供之方法亦不限於在移除閘極導電層106後，更藉由一蝕刻製程移除閘極介電層104。之後，再於第一閘極溝渠160與第二閘極溝渠162之底部重新形成一high-K閘極介電層，以取代傳統的二氧化矽層或氮氧化矽層作為閘極介電層，有效降地低物理極限厚度。並期在相同的EOT下，有效降低漏電流並達成等效電容以控制通道開關。

請參閱第3圖。接下來，於第一閘極溝渠160與第二閘極溝渠162內依序形成一阻障層(barrier layer) 200與一第一金屬層210。第一金屬層210可為一滿足P型電晶體所需功函數要求的金屬，如氮化鈦(titanium nitride，TiN)或碳化鉭(tantalum carbide，TaC)。然而值得注意的是，由於第一導電型電晶體120為一P型電晶體，而其金屬閘極之功函數係介於4.8eV與5.2eV之間，因此本較佳實施例所提供的第一金屬層210亦不限於任何適合的金屬材料。而阻障層200則為一蝕刻率異於第一金屬層210的膜層，如氮化鉭(tantalum nitride，TaN)。待上述膜層形成後，即於半導體基底100上再形成一填洞能力良好的犧牲層，如抗反射底層(bottom anti-reflective coating，BARC layer)、旋塗式玻璃(spin-on glass，SOG)、或光阻300，且光阻300係如第3圖所示填滿第一閘極溝渠160與第二閘極溝渠162。

請參閱第4圖。接下來回蝕刻光阻300等之犧牲層，而形成一圖案化光阻302。回蝕刻後的圖案化光阻302並未填滿第一閘極溝渠160與第二閘極溝渠162，但須完整覆蓋並保護第一閘極溝渠160與第二閘極溝渠162的底部；也就是說，其高度並未超過第一閘極溝渠160與第二閘極溝渠162的開口。值得注意的是，本較佳實施例所提供之圖案化光阻302係如第4圖所示，用以定義一所欲獲得的U型金屬層所形成的位置及高度。

請參閱第5圖。在形成圖案化光阻302之後，係於半導體基底100上形成另一光阻(圖未示)，並利用一微影製程圖案化該光阻，而於第二主動區域112內形成一如第5圖所示之圖案化光阻312。換句話說，圖案化光阻312係形成於第二導電型電晶體122上，且暴露出第一主動區域110內的第一閘極溝渠160。另外，熟習該項技藝之人士應知在形成圖案化光阻312之前，係可對圖案化光阻302進行一烘烤(bake)步驟；甚或使用兩種蝕刻率不同的光阻材料分別形成圖案化光阻302與圖案化光阻312，俾使形成圖案化光阻312的微影製程不致影響到圖案化光阻302。

請繼續參閱第5圖。隨後進行一蝕刻製程，移除第一主動區域110，即第一導電型電晶體120上的部分第一金屬層210。值得注意的是，第一閘極溝渠160內部分的第一金屬層210係由圖案化光阻302所保護，因此在蝕刻製程後，係於第一閘極溝渠160內形成一U型金屬層212。且如第5圖所示，U型金屬層212之任一U型最高部分係低於第一閘極溝渠160之開口。另外，由於ILD層152之表面與第一閘極溝渠160及第二閘極溝渠162之開口共平面，因此U型金屬層212之任一U型最高部分亦可視為低於ILD層152。

請參閱第6圖。接下來，依序移除圖案化光阻312以及第一閘極溝渠160與第二閘極溝渠162內的圖案化光阻302。之後，係於第一主動區域110，即於第一導電型電晶體120上再形成一圖案化光阻322。如第6圖所示，圖案化光阻322係暴露出第二主動區域112。隨後係進行一蝕刻製程，移除第二主動區域112內，詳細地說，係移除第二導電型電晶體122上與第二閘極溝渠162內之第一金屬層210。另外值得注意的是，由於阻障層200的存在，在移除第一金屬層210的蝕刻製程中，第二閘極溝渠162底部的閘極介電層104係受到阻障層200的保護而不致受到損害。

請參閱第7圖。接下來，移除圖案化光阻322，之後於半導體基底100上依序形成一第二金屬層220與一第三金屬層230，且第三金屬層230係填滿第一閘極溝渠160與第二閘極溝渠162。此外，亦可依產品特性與製程所需，在形成第二金屬層220與第三金屬層230之前先行移除阻障層200。

請參閱第8圖。在形成第二金屬層220與一第三金屬層230以填滿第一閘極溝渠160與第二閘極溝渠162後，係可進行另一平坦化製程，用以移除多餘的第三金屬層230、第二金屬層220與阻障層200，而獲得一約略平坦之表面，並完成第一導電型金屬閘極170與第二導電型金屬閘極172之製作。且平坦化製程之後，ILD層152之表面係與第一導電型金屬閘極170與第二導電型金屬閘極172之頂部表面共平面。上述平坦化製程係為該熟習該技藝之人士所知者，故於此係不再贅述。

請仍然參閱第8圖。如前所述，本較佳實施例中第一導電型電晶體120係為一P型電晶體；而第二導電型電晶體122則為一N型電晶體。故在第一導電型金屬閘極172中，U型金屬層212係用以調節功函數，使第一導電型金屬閘極170之功函數介於4.8電子伏特(eV)與5.2eV之間。由於U型金屬層212係用以滿足第一導電型金屬閘極170的功函數要求，因此對第一導電型金屬閘極170來說，第二金屬層220與第三金屬層230可視為一複合型態的填充金屬層。值得注意的是，由於U型金屬層212的形狀特徵，第一閘極溝渠160的上半部開口可維持原來大小，並有效降低第一閘極溝渠160的深寬比(aspect ratio)，故第二金屬層220與第三金屬層230可順利填入，得以避免填補第一閘極溝渠160時發生縫隙(seam)，確保第一導電型金屬閘極170的可靠度。

另外，由於覆蓋第一閘極溝渠160底部之部分U型金屬層212對於功函數的影響係大於與覆蓋第一閘極溝渠160側壁之部分U型金屬層212，因此圖案化光阻302更可選自一蝕刻率與第一金屬層210約略相同的光阻材料，甚或其他合適的犧牲材料。據此，圖案化光阻302與覆蓋第一閘極溝渠160側壁之部分第一金屬層210可能在蝕刻製程中一併消耗，並以不傷害覆蓋第一閘極溝渠160底部的第一金屬層210為蝕刻製程控制考量，降低U型金屬層212的最高點與最低點高度差異，故可獲得一較扁平的U型金屬層212，使得後續形成的第二金屬層220與第三金屬層230更易填入第一閘極溝渠160。

請繼續參閱第8圖。第二金屬層220係選自鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)所組成之一群組。第三金屬層230則選自鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)、或鈦與氮化鈦(Ti/TiN)等複合金屬所組成之一群組，此外第三金屬層230亦可為一複合金屬層。因此，在第二導電型金屬閘極172中，第二金屬層220係用以調節功函數，使第二導電型金屬閘極172的功函數介於3.9eV與4.3eV之間。由於第二金屬層220係用以滿足第二導電型金屬閘極172的功函數要求，因此對第二導電型金屬閘極172來說，第三金屬層230即作為其填充金屬層。

接下來請參閱第9圖至第10圖，第9圖至第10圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。由於第二較佳實施例中，形成第一導電型電晶體120與第二導電型電晶體122、形成第一閘極溝渠160與第二閘極溝渠162、形成阻障層200與第一金屬層210、以及形成圖案化光阻302之步驟係與第一較佳實施例相同，因此該等步驟及相同之元件係可參閱上述所揭露以及第1圖至第4圖所繪示者，而不再贅述。

請參閱第4圖與第9圖。在第一閘極溝渠160與第二閘極溝渠162形成圖案化光阻302之後，係直接進行一蝕刻製程，以移除第一閘極溝渠160與第二閘極溝渠162內未被圖案化光阻層302覆蓋之第一金屬層210，而於第一閘極溝渠160與第二閘極溝渠162內分別形成一如第9圖所示之U型金屬層212。由於阻障層200與第一金屬層210的蝕刻率差異，上述蝕刻製程係可準確停止在阻障層200處，不致於傷害到ILD層152以及第一閘極溝渠160與第二閘極溝渠162之側壁。

請參閱第10圖。接下來，係於第一主動區域110，即第一導電型電晶體120上形成一圖案化光阻層332。如第10圖所示，圖案化光阻層332係暴露出第二主動區域112。隨後係進行一蝕刻製程，移除第二主動區域112內，尤其是第二閘極溝渠162內之U型金屬層212。如前所述，由於阻障層200的存在，因此在移除U型金屬層212的蝕刻製程中，第二閘極溝渠162底部的閘極介電層104係受到阻障層200的保護而不致受到損害。同樣地，可使用兩種蝕刻率不同的光阻材料分別形成圖案化光阻302與圖案化光阻332，或控制圖案化光阻332與圖案化光阻302的厚度比例，俾使蝕刻第二主動區域112，尤其是移除第二閘極溝渠162內之圖案化光阻302與U型金屬層212時，不影響第一主動區域110內的所有元件(element)。

進行上述蝕刻製程之後，係依序進行移除圖案化光阻322與第一閘極溝渠160內的圖案化光阻層302、形成第二金屬層220與第三金屬層230、以及平坦化製程，而完成第一導電型金屬閘極170與第二導電型金屬閘極172之製作。由於上述步驟亦與第一較佳實施例相同，因此該等步驟及相同之元件係可參閱第一較佳實施例所揭露以及第7圖至第8圖所繪示者，而不再贅述。

本第二較佳實施例與第一較佳實施例之差異係在於利用阻障層200與第一金屬層210之蝕刻率差異，可於形成圖案化光阻層302後直接進行蝕刻製程，而於第一閘極溝渠160內形成所欲獲得的U型金屬層212，故可更省去形成光阻與微影製程等步驟之實施，更收節省成本之效。

此外，雖然第一較佳實施例與第二較佳實施例中閘極導電層106係同時移除，但熟習該項技藝之人士應知本發明所提供之方法亦不限於先後移除第一導電型電晶體120或第二導電型電晶體122之閘極導電層106。

綜上所述，根據本發明所提供之具有金屬閘極之半導體元件之製作方法，各導電型電晶體皆是利用後閘極方法製作而成，故此時需要較高熱預算的製程皆已完成。且由於U型金屬層之設置，除可提供所需的功函數金屬外，更可使後續填入閘極溝渠內的填充金屬層享有較佳的填補結果，確保半導體元件的可靠度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．半導體基底

102．．．淺溝絕緣

104．．．閘極介電層

106．．．閘極導電層

108．．．圖案化硬遮罩

110．．．第一主動區域

112．．．第二主動區域

120．．．第一導電型電晶體

122．．．第二導電型電晶體

130．．．第一輕摻雜汲極

132．．．第二輕摻雜汲極

134．．．側壁子

140．．．第一源極/汲極

142．．．第二源極/汲極

144．．．金屬矽化物

150．．．接觸洞蝕刻停止層

152．．．內層介電層

160．．．第一閘極溝渠

162．．．第二閘極溝渠

170．．．第一導電型金屬閘極

172．．．第二導電型金屬閘極

200．．．阻障層

210．．．第一金屬層

212．．．U型金屬層

220．．．第二金屬層

230．．．第三金屬層

300．．．光阻

302、312、322、332．．．圖案化光阻

第1圖至第8圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。

第9圖至第10圖為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。

100．．．半導體基底

102．．．淺溝絕緣

104．．．閘極介電層

110．．．第一主動區域

112．．．第二主動區域

120．．．第一導電型電晶體

122．．．第二導電型電晶體

130．．．第一輕摻雜汲極

132．．．第二輕摻雜汲極

134．．．側壁子

140．．．第一源極/汲極

142．．．第二源極/汲極

144．．．金屬矽化物

150．．．接觸洞蝕刻停止層

152．．．內層介電層

170．．．第一導電型金屬閘極

172．．．第二導電型金屬閘極

200．．．阻障層

212．．．U型金屬層

220．．．第二金屬層

230．．．第三金屬層

Claims (20)

1. 一種具有金屬閘極之半導體元件，包含有：一半導體基底；一閘極介電層，形成於該半導體基底上；以及至少一第一導電型金屬閘極，形成於該閘極介電層上，且該第一導電型金屬閘極包含有：一填充金屬層；以及一U型金屬層，設置於該閘極介電層與該填充金屬層之間，且該U型金屬層之一最高部分係低於該填充金屬層。
2. 如申請專利範圍第1項所述之半導體元件，更包含一內層介電(interlayer-dielectric，ILD)層，且該ILD層之表面係與該第一導電型金屬閘極共平面。
3. 如申請專利範圍第2項所述之半導體元件，其中該U型金屬層之該最高部分低於該ILD層。
4. 如申請專利範圍第1項所述之半導體元件，其中該閘極介電層係一高介電常數(high-K)閘極介電層。
5. 如申請專利範圍第1項所述之半導體元件，其中該填充金屬層係為一複合金屬層。
6. 如申請專利範圍第5項所述之半導體元件，其中該填充金屬層至少包含一第一金屬層與一第二金屬層，且該第一金屬層係設置於該第二金屬層與該U型金屬層之間。
7. 如申請專利範圍第6項所述之半導體元件，其中該第一金屬層係選自鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)所組成之一群組。
8. 如申請專利範圍第6項所述之半導體元件，其中該第二金屬層係選自鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)、或鈦與氮化鈦(Ti/TiN)等複合金屬所組成之一群組。
9. 如申請專利範圍第1項所述之半導體元件，其中該第一導電型金屬閘極之功函數係介於4.8電子伏特(eV)與5.2eV之間。
10. 如申請專利範圍第9項所述之半導體元件，其中該U型金屬層包含氮化鈦或碳化鉭(tantalum carbide，TaC)。
11. 如申請專利範圍第1項所述之半導體元件，更包含一第二導電型金屬閘極，且該第二導電型金屬閘極之功函數係介於3.9eV與4.3eV之間。
12. 如申請專利範圍第11項所述之半導體元件，其中該第二導電型金屬閘極至少包含該填充金屬層。
13. 如申請專利範圍第1項所述之半導體元件，更包含一阻障層，設置於該U型金屬層與該閘極介電層之間。
14. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一半導體基底，該半導體基底表面形成有一第一導電型電晶體、一第二導電型電晶體、以及一包圍該第一導電型電晶體與該第二導電型電晶體之介電層；移除該第一導電型電晶體與該第二導電型電晶體之一閘極導電層，而於第一導電型電晶體與該第二導電型電晶體內分別形成一第一閘極溝渠(gate trench)與一第二閘極溝渠；於該第一閘極溝渠與該第二閘極溝渠內形成一阻障層；於該第一閘極溝渠內形成一U型金屬層，且該U型金屬層係低於該第一閘極溝渠；以及於該第一閘極溝渠與該第二閘極溝渠內形成一第二金屬層。
15. 如申請專利範圍第14項所述之方法，其中形成該U型金屬層之步驟更包含於該第一閘極溝渠與該第二閘極溝渠內均依序形成一第一金屬層與一圖案化第一光阻層，該圖案化第一光阻層未填滿該第一閘極溝渠與該第二閘極溝渠，用以定義該U型金屬層。
16. 如申請專利範圍第15項所述之方法，其中形成該U型金屬層之步驟更包含以下步驟，進行於形成該圖案化第一光阻層之後：於該第二導電型電晶體上形成一圖案化第二光阻層，且該圖案化第二光阻層係暴露出該第一閘極溝渠；移除該第一閘極溝渠內未被該圖案化第一光阻層覆蓋之該第一金屬層，而於該第一閘極溝渠內形成該U型金屬層；移除該圖案化第二光阻層與該圖案化第一光阻層；於該第一導電型電晶體上形成一圖案化之第三光阻層；以及移除該第二導電型電晶體上與該第二閘極溝渠內之該第一金屬層。
17. 如申請專利範圍第15項所述之方法，其中形成該U型金屬層之步驟更包含以下步驟，進行於形成該圖案化第一光阻層之後：移除該第一閘極溝渠與該第二閘極溝渠內未被該圖案化第一光阻層覆蓋之該第一金屬層，而於該第一閘極溝渠與該第二閘極溝渠內分別形成該U型金屬層；於該第一導電型電晶體上形成一圖案化第四光阻層；以及移除該第二閘極溝渠內之該U型金屬層。
18. 如申請專利範圍第14項所述之方法，其中該U型金屬層包含氮化鈦或碳化鉭。
19. 如申請專利範圍第14項所述之方法，其中該第二金屬層係選自鋁化鈦、鋁化鋯、鋁化鎢、鋁化鉭或鋁化鉿所組成之一群組。
20. 如申請專利範圍第14項所述之方法，更包含一形成一第三金屬層之步驟，進行於形成該第二金屬層後，且該第三金屬層係選自鋁、鈦、鉭、鎢、鈮、鉬、銅、氮化鈦、碳化鈦、氮化鉭、鈦鎢、或鈦與氮化鈦等複合金屬所組成之一群組。